JPH11153808A - アクティブ素子アレイ基板の製造方法 - Google Patents
アクティブ素子アレイ基板の製造方法Info
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- JPH11153808A JPH11153808A JP31881797A JP31881797A JPH11153808A JP H11153808 A JPH11153808 A JP H11153808A JP 31881797 A JP31881797 A JP 31881797A JP 31881797 A JP31881797 A JP 31881797A JP H11153808 A JPH11153808 A JP H11153808A
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- insulating film
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 アクティブ素子アレイ基板を製造するに際
し、層間絶縁膜の剥がれを無くし、もって歩留まりを向
上させる。 【解決手段】 層間絶縁材料膜を塗布形成する前処理と
して酸素プラズマ２１を用いたアッシング処理を行う。
または、Ａｌと高融点金属との積層構造からなる低抵抗
配線を形成した後、層間絶縁材料膜を塗布形成し、さら
に露光現像を行って層間絶縁膜を形成する。または、Ａ
ｌと高融点金属との合金からなるＡｌ合金系低抵抗配線
を形成した後、層間絶縁材料膜を全面に塗布形成し、さ
らに露光現像を行って層間絶縁膜を形成する。
し、層間絶縁膜の剥がれを無くし、もって歩留まりを向
上させる。 【解決手段】 層間絶縁材料膜を塗布形成する前処理と
して酸素プラズマ２１を用いたアッシング処理を行う。
または、Ａｌと高融点金属との積層構造からなる低抵抗
配線を形成した後、層間絶縁材料膜を塗布形成し、さら
に露光現像を行って層間絶縁膜を形成する。または、Ａ
ｌと高融点金属との合金からなるＡｌ合金系低抵抗配線
を形成した後、層間絶縁材料膜を全面に塗布形成し、さ
らに露光現像を行って層間絶縁膜を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理などに用
いられる液晶表示装置の表示パネルを構成するアクティ
ブ素子アレイ基板の製造方法に関するものである。
いられる液晶表示装置の表示パネルを構成するアクティ
ブ素子アレイ基板の製造方法に関するものである。
【０００２】
【従来の技術】従来から、ＯＡ機器やテレビなどの情報
機器では、その画像表示装置として液晶表示装置が広く
用いられている。その液晶表示装置の表示画面を備えた
液晶表示パネルは、その内部に挟持された液晶を駆動す
る薄膜トランジスタ（ThinFilm Transistor ；以下、
「ＴＦＴ」と略称する）などのアクティブ素子が基板上
に複数配列された、アクティブ素子アレイ基板を有して
いる。
機器では、その画像表示装置として液晶表示装置が広く
用いられている。その液晶表示装置の表示画面を備えた
液晶表示パネルは、その内部に挟持された液晶を駆動す
る薄膜トランジスタ（ThinFilm Transistor ；以下、
「ＴＦＴ」と略称する）などのアクティブ素子が基板上
に複数配列された、アクティブ素子アレイ基板を有して
いる。
【０００３】このような表示パネルの表示画面における
開口率を高めるために、基板上の最上層に画素電極を形
成したアクティブ素子アレイ基板が知られている。この
種のアクティブ素子アレイ基板の製造方法としては、シ
ンジョウ氏ら著、「短縮工程法により作製した高開口率
１１．３インチＳＶＧＡ ＴＦＴ−ＬＣＤ」、１９９６
年アクティブ マトリックス液晶表示装置国際学会（Ａ
Ｍ−ＬＣＤ ９６）予稿集、第２０１頁〜第２０４頁
（M.Sinjou et al.,A High Aperture Ratio11.3 inch-d
iagonal SVGA TFT-LCDs Fabricated by Reduced Proces
s Method,Digest of Technical Papers 1996 Internati
onal Workshop on Active-MatrixLiquid Crystal Displ
ays （AM-LCD 96 ）,pp.201 〜pp.204）に記載されたも
のが知られている。
開口率を高めるために、基板上の最上層に画素電極を形
成したアクティブ素子アレイ基板が知られている。この
種のアクティブ素子アレイ基板の製造方法としては、シ
ンジョウ氏ら著、「短縮工程法により作製した高開口率
１１．３インチＳＶＧＡ ＴＦＴ−ＬＣＤ」、１９９６
年アクティブ マトリックス液晶表示装置国際学会（Ａ
Ｍ−ＬＣＤ ９６）予稿集、第２０１頁〜第２０４頁
（M.Sinjou et al.,A High Aperture Ratio11.3 inch-d
iagonal SVGA TFT-LCDs Fabricated by Reduced Proces
s Method,Digest of Technical Papers 1996 Internati
onal Workshop on Active-MatrixLiquid Crystal Displ
ays （AM-LCD 96 ）,pp.201 〜pp.204）に記載されたも
のが知られている。
【０００４】図８は、このような従来のアクティブ素子
アレイ基板の製造方法を示す断面図である。この図８に
おいて、１はガラスからなる基板、４はＴＦＴ、２およ
び３は、ＴＦＴ４のソース電極およびドレイン電極、５
はＴＦＴ４のゲート電極配線、６はソース電極２に接続
されるソース配線、７は層間絶縁膜、８は画素電極、７
ａは、ドレイン電極３と画素電極８とを接続するために
層間絶縁膜７に形成されたコンタクトホールである。
アレイ基板の製造方法を示す断面図である。この図８に
おいて、１はガラスからなる基板、４はＴＦＴ、２およ
び３は、ＴＦＴ４のソース電極およびドレイン電極、５
はＴＦＴ４のゲート電極配線、６はソース電極２に接続
されるソース配線、７は層間絶縁膜、８は画素電極、７
ａは、ドレイン電極３と画素電極８とを接続するために
層間絶縁膜７に形成されたコンタクトホールである。
【０００５】製造に際しては、まず、ガラスからなる基
板１上に、インジュウム錫酸化物（Indium Tin Oxide；
以下「ＩＴＯ」と略称する）からなるソース電極２なら
びにドレイン電極３を形成する。次に、非晶質Ｓｉなら
びにＳｉＮをそれぞれチャネル層およびゲート絶縁膜と
して、ソース電極２とドレイン電極３とゲート電極配線
５とを有するＴＦＴ４を形成するとともに、ソース電極
２上のソース配線６を形成する。次に、感光性でありか
つ低誘電率（比誘電率＝３．５）である層間絶縁材料膜
をスピン塗布により全面に形成し、露光現像を行うこと
により、コンタクトホール７ａを有する厚さ１．５μｍ
の層間絶縁膜７を形成する。次に全面に再度ＩＴＯを成
膜後、フォト・エッチング工程により画素電極８を形成
する。ここで画素電極８は、コンタクトホール７ａを介
してドレイン電極３と接続され、かつゲート電極配線５
上ならびにソース配線６上に一部重ねて、層間絶縁膜７
上に形成される。
板１上に、インジュウム錫酸化物（Indium Tin Oxide；
以下「ＩＴＯ」と略称する）からなるソース電極２なら
びにドレイン電極３を形成する。次に、非晶質Ｓｉなら
びにＳｉＮをそれぞれチャネル層およびゲート絶縁膜と
して、ソース電極２とドレイン電極３とゲート電極配線
５とを有するＴＦＴ４を形成するとともに、ソース電極
２上のソース配線６を形成する。次に、感光性でありか
つ低誘電率（比誘電率＝３．５）である層間絶縁材料膜
をスピン塗布により全面に形成し、露光現像を行うこと
により、コンタクトホール７ａを有する厚さ１．５μｍ
の層間絶縁膜７を形成する。次に全面に再度ＩＴＯを成
膜後、フォト・エッチング工程により画素電極８を形成
する。ここで画素電極８は、コンタクトホール７ａを介
してドレイン電極３と接続され、かつゲート電極配線５
上ならびにソース配線６上に一部重ねて、層間絶縁膜７
上に形成される。
【０００６】以上のように、層間絶縁膜７により、最上
層の画素電極８をゲート電極配線５上ならびにソース配
線６上にまで拡張して形成でき、画素電極８の面積を大
きくできる。また、層間絶縁膜７をスピン塗布で厚く形
成することにより、画素電極８と、ゲート電極配線５な
らびにソース配線６との間の寄生容量が低減される。よ
って、クロストークの発生を抑制した開口率の大きな液
晶表示装置を得ることが可能となる。
層の画素電極８をゲート電極配線５上ならびにソース配
線６上にまで拡張して形成でき、画素電極８の面積を大
きくできる。また、層間絶縁膜７をスピン塗布で厚く形
成することにより、画素電極８と、ゲート電極配線５な
らびにソース配線６との間の寄生容量が低減される。よ
って、クロストークの発生を抑制した開口率の大きな液
晶表示装置を得ることが可能となる。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のアクティブ素子アレイ基板の製造方法では、
実装端子上を開口した層間絶縁膜の端部で、実装端子上
の層間絶縁膜が剥離しやすいという問題点を有してい
た。
うな従来のアクティブ素子アレイ基板の製造方法では、
実装端子上を開口した層間絶縁膜の端部で、実装端子上
の層間絶縁膜が剥離しやすいという問題点を有してい
た。
【０００８】この実装端子上での層間絶縁膜の剥がれの
発生について、図８および図９を用いて以下に説明す
る。図９は、従来のアクティブ素子アレイ基板の製造方
法を適用したときの、実装端子部における部分透視平面
図である。この図９および図８において、６ａはソース
配線６に給電する実装端子、また６ｂはソース配線６の
抵抗を低減するためのＡｌからなる低抵抗配線である。
７ｂは層間絶縁膜端部であり、また７ｃは、層間絶縁膜
端部７ｂが実装端子６ａ上で剥離した部分すなわち層間
絶縁膜剥離部である。
発生について、図８および図９を用いて以下に説明す
る。図９は、従来のアクティブ素子アレイ基板の製造方
法を適用したときの、実装端子部における部分透視平面
図である。この図９および図８において、６ａはソース
配線６に給電する実装端子、また６ｂはソース配線６の
抵抗を低減するためのＡｌからなる低抵抗配線である。
７ｂは層間絶縁膜端部であり、また７ｃは、層間絶縁膜
端部７ｂが実装端子６ａ上で剥離した部分すなわち層間
絶縁膜剥離部である。
【０００９】製造時においては、まずソース配線６を形
成する際に、このソース配線６の下層金属としてＴｉか
らなるパターンを実装部分まで伸延して形成し、これを
実装端子６ａとする（図９（ａ））。次に、ソース配線
６の上層金属として、Ａｌからなる低抵抗配線６ｂを、
燐酸と硝酸と酢酸との混酸からなるエッチャントを用い
たエッチングにより、実装端子６ａとなる部分を除いて
形成する（図９（ｂ））。なお、低抵抗配線６ｂを形成
する際に実装端子６ａとなる部分を除いたのは、後工程
でＩＴＯからなる画素電極８をパターン形成するとき
に、実装端子６ａ上にＡｌが存在するとヨウ化水素から
なるＩＴＯのエッチャントによりＡｌが腐食するためで
ある。
成する際に、このソース配線６の下層金属としてＴｉか
らなるパターンを実装部分まで伸延して形成し、これを
実装端子６ａとする（図９（ａ））。次に、ソース配線
６の上層金属として、Ａｌからなる低抵抗配線６ｂを、
燐酸と硝酸と酢酸との混酸からなるエッチャントを用い
たエッチングにより、実装端子６ａとなる部分を除いて
形成する（図９（ｂ））。なお、低抵抗配線６ｂを形成
する際に実装端子６ａとなる部分を除いたのは、後工程
でＩＴＯからなる画素電極８をパターン形成するとき
に、実装端子６ａ上にＡｌが存在するとヨウ化水素から
なるＩＴＯのエッチャントによりＡｌが腐食するためで
ある。
【００１０】次に、層間絶縁材料膜をスピン塗布により
全面に形成後、露光現像を行って、コンタクトホール７
ａを露呈するとともに層間絶縁膜端部７ｂにおいて実装
端子６ａを露呈するように、層間絶縁膜７を形成する。
全面に形成後、露光現像を行って、コンタクトホール７
ａを露呈するとともに層間絶縁膜端部７ｂにおいて実装
端子６ａを露呈するように、層間絶縁膜７を形成する。
【００１１】しかしながらここで、実装端子６ａ上にお
いて層間絶縁膜７が剥離し、層間絶縁膜剥離部７ｂがし
ばしば発生しやすいという傾向がある（図９（ｃ））。
この層間絶縁膜剥離部７ｂの発生は層間絶縁膜７の剥離
小片の発生を意味し、この剥離小片がダストとなって、
アクティブ素子アレイ基板のパターン欠陥を招き、歩留
まりの低下をもたらしていた。
いて層間絶縁膜７が剥離し、層間絶縁膜剥離部７ｂがし
ばしば発生しやすいという傾向がある（図９（ｃ））。
この層間絶縁膜剥離部７ｂの発生は層間絶縁膜７の剥離
小片の発生を意味し、この剥離小片がダストとなって、
アクティブ素子アレイ基板のパターン欠陥を招き、歩留
まりの低下をもたらしていた。
【００１２】本発明は、上記課題に鑑み、層間絶縁膜の
剥がれを無くし、もって歩留まりよくアクティブ素子ア
レイ基板を製造できるようにすることを目的とする。
剥がれを無くし、もって歩留まりよくアクティブ素子ア
レイ基板を製造できるようにすることを目的とする。
【００１３】
【課題を解決するための手段】この課題を解決するため
に本発明のアクティブ素子アレイ基板の製造方法は、層
間絶縁材料膜を塗布形成する前処理としてアッシング処
理を行うか、またはＡｌと高融点金属との積層構造から
なる低抵抗配線を形成した後、層間絶縁材料膜を塗布形
成し、さらに露光現像を行って層間絶縁膜を形成する
か、またはＡｌと高融点金属との合金からなるＡｌ合金
系低抵抗配線を形成した後、層間絶縁材料膜を全面に塗
布形成し、さらに露光現像を行って層間絶縁膜を形成す
るものである。
に本発明のアクティブ素子アレイ基板の製造方法は、層
間絶縁材料膜を塗布形成する前処理としてアッシング処
理を行うか、またはＡｌと高融点金属との積層構造から
なる低抵抗配線を形成した後、層間絶縁材料膜を塗布形
成し、さらに露光現像を行って層間絶縁膜を形成する
か、またはＡｌと高融点金属との合金からなるＡｌ合金
系低抵抗配線を形成した後、層間絶縁材料膜を全面に塗
布形成し、さらに露光現像を行って層間絶縁膜を形成す
るものである。
【００１４】したがって本発明によれば、層間絶縁膜の
剥がれを無くし、もってアクティブ素子アレイ基板を歩
留りよく製造することが可能となる。
剥がれを無くし、もってアクティブ素子アレイ基板を歩
留りよく製造することが可能となる。
【００１５】
【発明の実施の形態】請求項１に記載の発明は、基板上
に駆動用のアクティブ素子を複数配列させて形成する工
程と、前記駆動用の信号を供給するために各アクティブ
素子からそれぞれ電気的に接続して引き出した実装端子
を形成する工程と、その後にアッシング処理を行う工程
と、このアッシング処理の後に、各アクティブ素子に通
じるコンタクトホールを備えるとともに前記複数のアク
ティブ素子を覆いかつ前記実装端子上を開口した層間絶
縁膜を形成する工程と、前記コンタクトホールを通じて
前記アクティブ素子にそれぞれ接続した画素電極を形成
する工程とを有するものである。これにより、実装端子
上での層間絶縁膜の剥離を防止するという作用を有す
る。
に駆動用のアクティブ素子を複数配列させて形成する工
程と、前記駆動用の信号を供給するために各アクティブ
素子からそれぞれ電気的に接続して引き出した実装端子
を形成する工程と、その後にアッシング処理を行う工程
と、このアッシング処理の後に、各アクティブ素子に通
じるコンタクトホールを備えるとともに前記複数のアク
ティブ素子を覆いかつ前記実装端子上を開口した層間絶
縁膜を形成する工程と、前記コンタクトホールを通じて
前記アクティブ素子にそれぞれ接続した画素電極を形成
する工程とを有するものである。これにより、実装端子
上での層間絶縁膜の剥離を防止するという作用を有す
る。
【００１６】請求項２に記載の発明は、実装端子を形成
する工程では、その実装端子としてＴｉを用い、層間絶
縁膜を形成する工程では、アッシング処理として酸素プ
ラズマもしくはＵＶ光を用い、その層間絶縁膜の材料と
して感光性有機膜を用いるものである。これにより、ア
ッシング処理による実装端子表面への影響を少なくする
ことが可能となるとともに、層間絶縁膜の加工工程を通
常のフォト工程と装置を共有化して行うことが可能とな
るという作用を有する。
する工程では、その実装端子としてＴｉを用い、層間絶
縁膜を形成する工程では、アッシング処理として酸素プ
ラズマもしくはＵＶ光を用い、その層間絶縁膜の材料と
して感光性有機膜を用いるものである。これにより、ア
ッシング処理による実装端子表面への影響を少なくする
ことが可能となるとともに、層間絶縁膜の加工工程を通
常のフォト工程と装置を共有化して行うことが可能とな
るという作用を有する。
【００１７】請求項３に記載の発明は、基板上に駆動用
のアクティブ素子を複数配列させて形成する工程と、前
記駆動用の信号を供給するために各アクティブ素子から
それぞれ電気的に接続して引き出した実装端子を形成す
る工程と、Ａｌと高融点金属との積層構造からなる低抵
抗配線を前記実装端子を除くソース電極上に形成する工
程と、この低抵抗配線の形成の後に、各アクティブ素子
に通じるコンタクトホールを備えるとともに前記複数の
アクティブ素子を覆いかつ前記実装端子上を開口した層
間絶縁膜を形成する工程と、前記コンタクトホールを通
じて前記アクティブ素子にそれぞれ接続した画素電極を
形成する工程とを有するものである。これにより、実装
端子上での層間絶縁膜の剥離を防止するという作用を有
する。
のアクティブ素子を複数配列させて形成する工程と、前
記駆動用の信号を供給するために各アクティブ素子から
それぞれ電気的に接続して引き出した実装端子を形成す
る工程と、Ａｌと高融点金属との積層構造からなる低抵
抗配線を前記実装端子を除くソース電極上に形成する工
程と、この低抵抗配線の形成の後に、各アクティブ素子
に通じるコンタクトホールを備えるとともに前記複数の
アクティブ素子を覆いかつ前記実装端子上を開口した層
間絶縁膜を形成する工程と、前記コンタクトホールを通
じて前記アクティブ素子にそれぞれ接続した画素電極を
形成する工程とを有するものである。これにより、実装
端子上での層間絶縁膜の剥離を防止するという作用を有
する。
【００１８】請求項４に記載の発明は、実装端子を形成
する工程では、その実装端子としてＴｉを用い、低抵抗
配線を形成する工程では、高融点金属としてＭｏを用い
るとともに、燐酸と硝酸と酢酸とからなる混酸を用いた
エッチングによってその低抵抗配線を形成し、層間絶縁
膜の材料として感光性有機膜を用いるものである。これ
により、低抵抗配線の加工工程を一度で行うことが可能
となるとともに、層間絶縁膜の加工工程を通常のフォト
工程と装置を共有化して行うことが可能となるという作
用を有する。
する工程では、その実装端子としてＴｉを用い、低抵抗
配線を形成する工程では、高融点金属としてＭｏを用い
るとともに、燐酸と硝酸と酢酸とからなる混酸を用いた
エッチングによってその低抵抗配線を形成し、層間絶縁
膜の材料として感光性有機膜を用いるものである。これ
により、低抵抗配線の加工工程を一度で行うことが可能
となるとともに、層間絶縁膜の加工工程を通常のフォト
工程と装置を共有化して行うことが可能となるという作
用を有する。
【００１９】請求項５に記載の発明は、実装端子を形成
する工程では、その実装端子としてＴｉを用い、低抵抗
配線を形成する工程では、高融点金属としてＴｉを用い
るとともに、Ｆ系ガスおよび燐酸と硝酸と酢酸とからな
る混酸を用いたエッチングによってその低抵抗配線を形
成し、層間絶縁膜の材料として感光性有機膜を用いるも
のである。これにより、低抵抗配線の高融点金属成膜工
程を実装端子の成膜工程と装置を共有化して行うことが
可能となるとともに、層間絶縁材料膜の加工工程を通常
のフォト工程と装置を共有化して行うことが可能となる
という作用を有する。
する工程では、その実装端子としてＴｉを用い、低抵抗
配線を形成する工程では、高融点金属としてＴｉを用い
るとともに、Ｆ系ガスおよび燐酸と硝酸と酢酸とからな
る混酸を用いたエッチングによってその低抵抗配線を形
成し、層間絶縁膜の材料として感光性有機膜を用いるも
のである。これにより、低抵抗配線の高融点金属成膜工
程を実装端子の成膜工程と装置を共有化して行うことが
可能となるとともに、層間絶縁材料膜の加工工程を通常
のフォト工程と装置を共有化して行うことが可能となる
という作用を有する。
【００２０】請求項６に記載の発明は、基板上に駆動用
のアクティブ素子を複数配列させて形成する工程と、前
記駆動用の信号を供給するために各アクティブ素子から
それぞれ電気的に接続して引き出した実装端子を形成す
る工程と、Ａｌと高融点金属との合金からなるＡｌ合金
系低抵抗配線を前記実装端子を除くソース電極上に形成
する工程と、この低抵抗配線の形成の後に、各アクティ
ブ素子に通じるコンタクトホールを備えるとともに前記
複数のアクティブ素子を覆いかつ前記実装端子上を開口
した層間絶縁膜を形成する工程と、前記コンタクトホー
ルを通じて前記アクティブ素子にそれぞれ接続した画素
電極を形成する工程とを有するものである。これによ
り、実装端子上での層間絶縁膜の剥離を防止するという
作用を有する。
のアクティブ素子を複数配列させて形成する工程と、前
記駆動用の信号を供給するために各アクティブ素子から
それぞれ電気的に接続して引き出した実装端子を形成す
る工程と、Ａｌと高融点金属との合金からなるＡｌ合金
系低抵抗配線を前記実装端子を除くソース電極上に形成
する工程と、この低抵抗配線の形成の後に、各アクティ
ブ素子に通じるコンタクトホールを備えるとともに前記
複数のアクティブ素子を覆いかつ前記実装端子上を開口
した層間絶縁膜を形成する工程と、前記コンタクトホー
ルを通じて前記アクティブ素子にそれぞれ接続した画素
電極を形成する工程とを有するものである。これによ
り、実装端子上での層間絶縁膜の剥離を防止するという
作用を有する。
【００２１】請求項７に記載の発明は、実装端子を形成
する工程では、その実装端子としてＴｉを用い、低抵抗
配線を形成する工程では、高融点金属としてＭｏもしく
はＴａもしくはＺｒもしくはＴｉもしくはＷを用いると
ともに、燐酸と硝酸と酢酸とからなる混酸を用いたエッ
チングによってその低抵抗配線を形成し、層間絶縁膜の
材料として感光性有機膜を用いるものである。これによ
り、低抵抗配線の加工工程を一度で行うことが可能とな
るとともに、層間絶縁材料膜の加工工程を通常のフォト
工程と装置を共有化して行うことが可能となるという作
用を有する。
する工程では、その実装端子としてＴｉを用い、低抵抗
配線を形成する工程では、高融点金属としてＭｏもしく
はＴａもしくはＺｒもしくはＴｉもしくはＷを用いると
ともに、燐酸と硝酸と酢酸とからなる混酸を用いたエッ
チングによってその低抵抗配線を形成し、層間絶縁膜の
材料として感光性有機膜を用いるものである。これによ
り、低抵抗配線の加工工程を一度で行うことが可能とな
るとともに、層間絶縁材料膜の加工工程を通常のフォト
工程と装置を共有化して行うことが可能となるという作
用を有する。
【００２２】請求項８に記載の発明は、アクティブ素子
を形成する工程では、そのアクティブ素子として薄膜ト
ランジスタを用い、この薄膜トランジスタのドレイン電
極に、層間絶縁膜を形成する工程において形成されたコ
ンタクトホールを用いて画素電極を接続させるものであ
る。これにより、液晶表示装置におけるクロストークが
より低減化されるという作用を有する。
を形成する工程では、そのアクティブ素子として薄膜ト
ランジスタを用い、この薄膜トランジスタのドレイン電
極に、層間絶縁膜を形成する工程において形成されたコ
ンタクトホールを用いて画素電極を接続させるものであ
る。これにより、液晶表示装置におけるクロストークが
より低減化されるという作用を有する。
【００２３】
【実施例】以下、本発明の実施例について、図１〜図７
を用いて説明する。 （実施例１）まず、図１〜図３を用いて実施例１を説明
する。
を用いて説明する。 （実施例１）まず、図１〜図３を用いて実施例１を説明
する。
【００２４】図１は、本発明の実施例１のアクティブ素
子アレイ基板の製造工程であって、アッシング処理工程
におけるアクティブ素子部での断面構造を示す。図２
（ａ）、（ｂ）、（ｃ）、（ｄ）および図３（ａ）、
（ｂ）、（ｃ）は、アクティブ素子アレイ基板の製造時
における各工程での、それぞれアクティブ素子部での断
面構造および実装端子部での部分透視平面構造を示す。
子アレイ基板の製造工程であって、アッシング処理工程
におけるアクティブ素子部での断面構造を示す。図２
（ａ）、（ｂ）、（ｃ）、（ｄ）および図３（ａ）、
（ｂ）、（ｃ）は、アクティブ素子アレイ基板の製造時
における各工程での、それぞれアクティブ素子部での断
面構造および実装端子部での部分透視平面構造を示す。
【００２５】図１〜図３において、１１はＴＦＴのゲー
ト絶縁膜、１２はＴＦＴのチャネル層、１３はＴＦＴの
チャンネル保護膜、１４はＴＦＴのコンタクト層であ
る。２１はアッシング処理としての酸素プラズマであ
る。その他の構成は従来例として図８、図９に示したア
クティブ素子アレイ基板の場合と同じであるため、同一
構成部分には同一番号を付して詳細な説明を省略する。
ト絶縁膜、１２はＴＦＴのチャネル層、１３はＴＦＴの
チャンネル保護膜、１４はＴＦＴのコンタクト層であ
る。２１はアッシング処理としての酸素プラズマであ
る。その他の構成は従来例として図８、図９に示したア
クティブ素子アレイ基板の場合と同じであるため、同一
構成部分には同一番号を付して詳細な説明を省略する。
【００２６】製造に際しては、まず、ガラス（コーニン
グ社製；＃１７３７、寸法；３７０×４７０ｍｍ）から
なる基板１上に、Ａｒガスを用いたスパッタリング法に
より厚さ３５０ｎｍのＡｌＺｒ合金（Ｚｒ：１ａｔ．
％）を成膜後、ゲートパターンにエッチング加工し、ゲ
ート電極配線５を形成した。
グ社製；＃１７３７、寸法；３７０×４７０ｍｍ）から
なる基板１上に、Ａｒガスを用いたスパッタリング法に
より厚さ３５０ｎｍのＡｌＺｒ合金（Ｚｒ：１ａｔ．
％）を成膜後、ゲートパターンにエッチング加工し、ゲ
ート電極配線５を形成した。
【００２７】次に、プラズマ化学気相蒸着法（以下「ｐ
−ＣＶＤ法」と略称する）により、ゲート絶縁膜１１と
なる第１のＳｉＮｘと、チャネル層１２となる非晶質Ｓ
ｉと、さらに第２のＳｉＮｘとの三層を、それぞれ厚さ
２００ｎｍ、５０ｎｍ、１５０ｎｍで成膜後、第２のＳ
ｉＮｘをパターニングしてチャネル保護膜１３を形成し
た。次に、Ｐを不純物添加してｎ型とした厚さ５０ｎｍ
のｎ型非晶質Ｓｉをｐ−ＣＶＤ法により全面に成膜する
とともに、厚さを１００ｎｍとしたＴｉをＡｒガスを用
いたスパッタリング法により全面に成膜した。次に、前
記非晶質Ｓｉとｎ型非晶質ＳｉとＴｉとをエッチング加
工することにより、それぞれＴＦＴとしてのチャネル層
１２とコンタクト層１４とソース電極２とドレイン電極
３とを形成した。かつ、同時にソース電極２のパターン
を実装部分まで伸延して、実装端子６ａを形成した（図
２（ａ）、図３（ａ））。
−ＣＶＤ法」と略称する）により、ゲート絶縁膜１１と
なる第１のＳｉＮｘと、チャネル層１２となる非晶質Ｓ
ｉと、さらに第２のＳｉＮｘとの三層を、それぞれ厚さ
２００ｎｍ、５０ｎｍ、１５０ｎｍで成膜後、第２のＳ
ｉＮｘをパターニングしてチャネル保護膜１３を形成し
た。次に、Ｐを不純物添加してｎ型とした厚さ５０ｎｍ
のｎ型非晶質Ｓｉをｐ−ＣＶＤ法により全面に成膜する
とともに、厚さを１００ｎｍとしたＴｉをＡｒガスを用
いたスパッタリング法により全面に成膜した。次に、前
記非晶質Ｓｉとｎ型非晶質ＳｉとＴｉとをエッチング加
工することにより、それぞれＴＦＴとしてのチャネル層
１２とコンタクト層１４とソース電極２とドレイン電極
３とを形成した。かつ、同時にソース電極２のパターン
を実装部分まで伸延して、実装端子６ａを形成した（図
２（ａ）、図３（ａ））。
【００２８】次に、Ａｒガスを用いたスパッタリング法
により厚さを３５０ｎｍとしたＡｌを全面に成膜後、燐
酸（ｗｔ．％）と硝酸（ｗｔ．％）と酢酸（ｗｔ．％）
と水（ｗｔ．％）とが１６：４：４：１の割合からなる
混酸のエッチャントを用いたエッチングにより、実装端
子６ａとなる部分を除いたソース電極２の上部に、低抵
抗配線６ｂを形成した（図２（ｂ）、図３（ｂ））。
により厚さを３５０ｎｍとしたＡｌを全面に成膜後、燐
酸（ｗｔ．％）と硝酸（ｗｔ．％）と酢酸（ｗｔ．％）
と水（ｗｔ．％）とが１６：４：４：１の割合からなる
混酸のエッチャントを用いたエッチングにより、実装端
子６ａとなる部分を除いたソース電極２の上部に、低抵
抗配線６ｂを形成した（図２（ｂ）、図３（ｂ））。
【００２９】次に、圧力５００ｍＴｏｒｒ、高周波出力
７００Ｗの酸素プラズマ２１により、１分間アッシング
処理を行った（図２（ｂ））。次に、感光性有機材料
（日本合成ゴム社製；ＰＣ−３０２）を全面にスピン塗
布（１０００ｒｐｍ、１５ｓｅｃ）して層間絶縁材料膜
を形成した後、露光（露光機；キヤノン社製ＭＰＡ−３
０００）と、現像（現像液；東京応化社製ＮＭＤ−３
（０．４％））とを行うことにより、コンタクトホール
７ａと層間絶縁膜端部７ｂとを有する厚さ約２．５μｍ
の層間絶縁膜７を形成した（図２（ｃ）、図３
（ｃ））。このとき、従来の技術で示した実装端子６ａ
上の層間絶縁膜端部７ｂの剥がれ（図９（ｃ）に示した
層間絶縁膜剥離部７ｃ）は、全く生じなかった。
７００Ｗの酸素プラズマ２１により、１分間アッシング
処理を行った（図２（ｂ））。次に、感光性有機材料
（日本合成ゴム社製；ＰＣ−３０２）を全面にスピン塗
布（１０００ｒｐｍ、１５ｓｅｃ）して層間絶縁材料膜
を形成した後、露光（露光機；キヤノン社製ＭＰＡ−３
０００）と、現像（現像液；東京応化社製ＮＭＤ−３
（０．４％））とを行うことにより、コンタクトホール
７ａと層間絶縁膜端部７ｂとを有する厚さ約２．５μｍ
の層間絶縁膜７を形成した（図２（ｃ）、図３
（ｃ））。このとき、従来の技術で示した実装端子６ａ
上の層間絶縁膜端部７ｂの剥がれ（図９（ｃ）に示した
層間絶縁膜剥離部７ｃ）は、全く生じなかった。
【００３０】次に、Ａｒ、Ｏ2 混合ガスを用いたスパッ
タリング法により全面にＩＴＯを厚さ約１００ｎｍで成
膜後、パターニングを行い、コンタクトホール７ａを通
じてドレイン電極３と接続した画素電極８を形成して、
アクティブ素子アレイ基板が得られた（図２（ｄ））。
タリング法により全面にＩＴＯを厚さ約１００ｎｍで成
膜後、パターニングを行い、コンタクトホール７ａを通
じてドレイン電極３と接続した画素電極８を形成して、
アクティブ素子アレイ基板が得られた（図２（ｄ））。
【００３１】以上の実施例１によれば、実装端子６ａ上
での層間絶縁膜７の剥離を防止することができた。な
お、以上の説明では、アッシング処理を酸素プラズマ２
１によるものとしたが、ＵＶ光（５０ｍＷ／ｃｍ2 ）を
照射した場合も、同様に実装端子６ａ上での層間絶縁膜
７の剥離を防止できた。 （実施例２）次に、図４および図５を用いて実施例２を
説明する。
での層間絶縁膜７の剥離を防止することができた。な
お、以上の説明では、アッシング処理を酸素プラズマ２
１によるものとしたが、ＵＶ光（５０ｍＷ／ｃｍ2 ）を
照射した場合も、同様に実装端子６ａ上での層間絶縁膜
７の剥離を防止できた。 （実施例２）次に、図４および図５を用いて実施例２を
説明する。
【００３２】図４（ａ）、（ｂ）、（ｃ）、（ｄ）およ
び図５（ａ）、（ｂ）、（ｃ）は、本発明の実施例２の
アクティブ素子アレイ基板の製造方法における各工程で
の、それぞれアクティブ素子部での断面構造および実装
端子部での部分透視平面構造を示す。
び図５（ａ）、（ｂ）、（ｃ）は、本発明の実施例２の
アクティブ素子アレイ基板の製造方法における各工程で
の、それぞれアクティブ素子部での断面構造および実装
端子部での部分透視平面構造を示す。
【００３３】図４および図５において、低抵抗配線６ｂ
は積層構造とされて、Ａｌ２２の上に高融点金属２３が
積層された構成となっている。その他の構成は、従来例
として図８、図９に示し、また実施例１として図１、図
２、図３に示したアクティブ素子アレイ基板の製造方法
と同じであるため、同一構成部分には同一番号を付して
詳細な説明を省略する。
は積層構造とされて、Ａｌ２２の上に高融点金属２３が
積層された構成となっている。その他の構成は、従来例
として図８、図９に示し、また実施例１として図１、図
２、図３に示したアクティブ素子アレイ基板の製造方法
と同じであるため、同一構成部分には同一番号を付して
詳細な説明を省略する。
【００３４】製造に際しては、まず、実施例１と同様に
ガラスからなる基板１上に厚さ３５０ｎｍのＡｌＺｒ合
金（Ｚｒ：１ａｔ．％）を成膜後、ゲートパターンに加
工してゲート電極配線５を形成した。次に、ゲート絶縁
膜１１となる第１のＳｉＮｘと、チャネル層１２となる
非晶質Ｓｉと、さらに第２のＳｉＮｘとの三層を、それ
ぞれ厚さ２００ｎｍ、５０ｎｍ、１５０ｎｍで成膜後、
第２のＳｉＮｘをパターニングしてチャネル保護膜１３
を形成した。
ガラスからなる基板１上に厚さ３５０ｎｍのＡｌＺｒ合
金（Ｚｒ：１ａｔ．％）を成膜後、ゲートパターンに加
工してゲート電極配線５を形成した。次に、ゲート絶縁
膜１１となる第１のＳｉＮｘと、チャネル層１２となる
非晶質Ｓｉと、さらに第２のＳｉＮｘとの三層を、それ
ぞれ厚さ２００ｎｍ、５０ｎｍ、１５０ｎｍで成膜後、
第２のＳｉＮｘをパターニングしてチャネル保護膜１３
を形成した。
【００３５】次に、厚さ５０ｎｍのｎ型非晶質Ｓｉと厚
さ１００ｎｍのＴｉとを全面に成膜後、前記非晶質Ｓｉ
とｎ型非晶質ＳｉとＴｉとをエッチング加工することに
より、それぞれＴＦＴとしてのチャネル層１２とコンタ
クト層１４とソース電極２とドレイン電極３とを形成し
た。かつ、同時にソース電極２のパターンを実装部分ま
で伸延して、実装端子６ａを形成した（図４（ａ）、図
５（ａ））。
さ１００ｎｍのＴｉとを全面に成膜後、前記非晶質Ｓｉ
とｎ型非晶質ＳｉとＴｉとをエッチング加工することに
より、それぞれＴＦＴとしてのチャネル層１２とコンタ
クト層１４とソース電極２とドレイン電極３とを形成し
た。かつ、同時にソース電極２のパターンを実装部分ま
で伸延して、実装端子６ａを形成した（図４（ａ）、図
５（ａ））。
【００３６】次に、Ａｒガスを用いたスパッタリング法
により、厚さを３５０ｎｍとしたＡｌと厚さを５０ｎｍ
としたＭｏとを全面に積層成膜後、燐酸（ｗｔ．％）と
硝酸（ｗｔ．％）と酢酸（ｗｔ．％）と水（ｗｔ．％）
とが１６：４：４：１の割合からなる混酸のエッチャン
トを用いたエッチングにより、実装端子６ａとなる部分
を除いたソース電極２の上部に、Ａｌ２２とＭｏの高融
点金属２３との積層構造からなる低抵抗配線６ｂを形成
した（図４（ｂ）、図５（ｂ））。
により、厚さを３５０ｎｍとしたＡｌと厚さを５０ｎｍ
としたＭｏとを全面に積層成膜後、燐酸（ｗｔ．％）と
硝酸（ｗｔ．％）と酢酸（ｗｔ．％）と水（ｗｔ．％）
とが１６：４：４：１の割合からなる混酸のエッチャン
トを用いたエッチングにより、実装端子６ａとなる部分
を除いたソース電極２の上部に、Ａｌ２２とＭｏの高融
点金属２３との積層構造からなる低抵抗配線６ｂを形成
した（図４（ｂ）、図５（ｂ））。
【００３７】次に、感光性有機材料（日本合成ゴム社
製；ＰＣ−３０２）を全面にスピン塗布（１０００ｒｐ
ｍ、１５ｓｅｃ）して層間絶縁材料膜を形成した後、露
光（露光機；キヤノン社製ＭＰＡ−３０００）と、現像
（現像液；東京応化社製ＮＭＤ−３（０．４％））とを
行うことにより、コンタクトホール７ａと層間絶縁膜端
部７ｂとを有する厚さ約２．５μｍの層間絶縁膜７を形
成した（図４（ｃ）、図５（ｃ））。このとき、従来の
技術で示した実装端子６ａ上の層間絶縁膜端部７ｂの剥
がれ（図９（ｃ）に示した層間絶縁膜剥離部７ｃ）は、
全く生じなかった。
製；ＰＣ−３０２）を全面にスピン塗布（１０００ｒｐ
ｍ、１５ｓｅｃ）して層間絶縁材料膜を形成した後、露
光（露光機；キヤノン社製ＭＰＡ−３０００）と、現像
（現像液；東京応化社製ＮＭＤ−３（０．４％））とを
行うことにより、コンタクトホール７ａと層間絶縁膜端
部７ｂとを有する厚さ約２．５μｍの層間絶縁膜７を形
成した（図４（ｃ）、図５（ｃ））。このとき、従来の
技術で示した実装端子６ａ上の層間絶縁膜端部７ｂの剥
がれ（図９（ｃ）に示した層間絶縁膜剥離部７ｃ）は、
全く生じなかった。
【００３８】次に、ＩＴＯを厚さ約１００ｎｍで成膜
後、パターニングを行い、コンタクトホール７ａを通じ
てドレイン電極３と接続した画素電極８を形成して、ア
クティブ素子アレイ基板が得られた（図４（ｄ））。
後、パターニングを行い、コンタクトホール７ａを通じ
てドレイン電極３と接続した画素電極８を形成して、ア
クティブ素子アレイ基板が得られた（図４（ｄ））。
【００３９】以上の実施例２によれば、低抵抗配線６ｂ
をＡｌ２２とＭｏの高融点金属２３との積層構造とする
ことにより、理由は明白ではないが実装端子６ａ上での
層間絶縁膜７の剥離を防止することができた。
をＡｌ２２とＭｏの高融点金属２３との積層構造とする
ことにより、理由は明白ではないが実装端子６ａ上での
層間絶縁膜７の剥離を防止することができた。
【００４０】なお、以上の説明では、高融点金属２３を
Ｍｏによるものとし、低抵抗配線６ｂの形成を混酸のエ
ッチャントを用いた１種類のエッチングによるものとし
たが、高融点金属としてＴｉを用い、また低抵抗配線６
ｂの形成を、Ｆ系ガスを用いたものと、燐酸と硝酸と酢
酸との混酸を用いたものとの２種類のエッチングによる
ものとした場合も、同様に実装端子６上での層間絶縁膜
７の剥離を防止できた。 （実施例３）次に、図６および図７を用いて実施例３を
説明する。
Ｍｏによるものとし、低抵抗配線６ｂの形成を混酸のエ
ッチャントを用いた１種類のエッチングによるものとし
たが、高融点金属としてＴｉを用い、また低抵抗配線６
ｂの形成を、Ｆ系ガスを用いたものと、燐酸と硝酸と酢
酸との混酸を用いたものとの２種類のエッチングによる
ものとした場合も、同様に実装端子６上での層間絶縁膜
７の剥離を防止できた。 （実施例３）次に、図６および図７を用いて実施例３を
説明する。
【００４１】図６（ａ）、（ｂ）、（ｃ）、（ｄ）およ
び図７（ａ）、（ｂ）、（ｃ）は、本発明の実施例３の
アクティブ素子アレイ基板の製造方法における各工程で
の、それぞれアクティブ素子部での断面構造および実装
端子部での部分透視平面構造を示す。
び図７（ａ）、（ｂ）、（ｃ）は、本発明の実施例３の
アクティブ素子アレイ基板の製造方法における各工程で
の、それぞれアクティブ素子部での断面構造および実装
端子部での部分透視平面構造を示す。
【００４２】図６および図７において、６ｃはＡｌ合金
系低抵抗配線であり、Ａｌと高融点金属との合金によっ
て形成されている。なお、その他の構成は、従来例とし
て図８、図９に示し、また実施例１として図１、図２、
図３に示したアクティブ素子アレイ基板の製造方法と同
じであるため、同一構成部分には同一番号を付して詳細
な説明を省略する。
系低抵抗配線であり、Ａｌと高融点金属との合金によっ
て形成されている。なお、その他の構成は、従来例とし
て図８、図９に示し、また実施例１として図１、図２、
図３に示したアクティブ素子アレイ基板の製造方法と同
じであるため、同一構成部分には同一番号を付して詳細
な説明を省略する。
【００４３】製造に際しては、まず、実施例１と同様に
ガラスからなる基板１上に厚さ３５０ｎｍのＡｌＺｒ合
金（Ｚｒ：１ａｔ．％）を成膜後、ゲートパターンに加
工してゲート電極配線５を形成した。次に、ゲート絶縁
膜１１となる第１のＳｉＮｘと、チャネル層１２となる
非晶質Ｓｉと、さらに第２のＳｉＮｘとの三層を、それ
ぞれ厚さ２００ｎｍ、５０ｎｍ、１５０ｎｍで成膜後、
第２のＳｉＮｘをパターニングしてチャネル保護膜１３
を形成した。
ガラスからなる基板１上に厚さ３５０ｎｍのＡｌＺｒ合
金（Ｚｒ：１ａｔ．％）を成膜後、ゲートパターンに加
工してゲート電極配線５を形成した。次に、ゲート絶縁
膜１１となる第１のＳｉＮｘと、チャネル層１２となる
非晶質Ｓｉと、さらに第２のＳｉＮｘとの三層を、それ
ぞれ厚さ２００ｎｍ、５０ｎｍ、１５０ｎｍで成膜後、
第２のＳｉＮｘをパターニングしてチャネル保護膜１３
を形成した。
【００４４】次に、厚さ５０ｎｍのｎ型非晶質Ｓｉと厚
さ１００ｎｍのＴｉとを全面に成膜後、前記非晶質Ｓｉ
とｎ型非晶質ＳｉとＴｉとをエッチング加工することに
より、それぞれＴＦＴとしてのチャネル層１２とコンタ
クト層１４とソース電極２とドレイン電極３とを形成し
た。かつ、同時にソース電極２のパターンを実装部分ま
で伸延して、実装端子６ａを形成した（図７（ａ）、図
８（ａ））。
さ１００ｎｍのＴｉとを全面に成膜後、前記非晶質Ｓｉ
とｎ型非晶質ＳｉとＴｉとをエッチング加工することに
より、それぞれＴＦＴとしてのチャネル層１２とコンタ
クト層１４とソース電極２とドレイン電極３とを形成し
た。かつ、同時にソース電極２のパターンを実装部分ま
で伸延して、実装端子６ａを形成した（図７（ａ）、図
８（ａ））。
【００４５】次に、Ａｒガスを用いたスパッタリング法
により、ＡｌＭｏ合金を厚さを３５０ｎｍで全面に成膜
後、燐酸（ｗｔ．％）と硝酸（ｗｔ．％）と酢酸（ｗ
ｔ．％）と水（ｗｔ．％）とが１６：４：４：１の割合
からなる混酸のエッチャントを用いたエッチングによ
り、実装端子６ａとなる部分を除いたソース電極２の上
部に、ＡｌＭｏからなるＡｌ合金系低抵抗配線６ｃを形
成した（図７（ｂ）、図８（ｂ））。
により、ＡｌＭｏ合金を厚さを３５０ｎｍで全面に成膜
後、燐酸（ｗｔ．％）と硝酸（ｗｔ．％）と酢酸（ｗ
ｔ．％）と水（ｗｔ．％）とが１６：４：４：１の割合
からなる混酸のエッチャントを用いたエッチングによ
り、実装端子６ａとなる部分を除いたソース電極２の上
部に、ＡｌＭｏからなるＡｌ合金系低抵抗配線６ｃを形
成した（図７（ｂ）、図８（ｂ））。
【００４６】次に、感光性有機材料（日本合成ゴム社
製；ＰＣ−３０２）を全面にスピン塗布（１０００ｒｐ
ｍ、１５ｓｅｃ）して層間絶縁材料膜を形成した後、露
光（露光機；キヤノン社製ＭＰＡ−３０００）と、現像
（現像液；東京応化社製ＮＭＤ−３（０．４％））とを
行うことにより、コンタクトホール７ａと層間絶縁膜端
部７ｂとを有する厚さ約２．５μｍの層間絶縁膜７を形
成した（図６（ｃ）、図７（ｃ））。このとき、従来の
技術で示した実装端子６ａ上の層間絶縁膜端部７ｂの剥
がれ（図９（ｃ）に示した層間絶縁膜剥離部７ｃ）は、
全く生じなかった。
製；ＰＣ−３０２）を全面にスピン塗布（１０００ｒｐ
ｍ、１５ｓｅｃ）して層間絶縁材料膜を形成した後、露
光（露光機；キヤノン社製ＭＰＡ−３０００）と、現像
（現像液；東京応化社製ＮＭＤ−３（０．４％））とを
行うことにより、コンタクトホール７ａと層間絶縁膜端
部７ｂとを有する厚さ約２．５μｍの層間絶縁膜７を形
成した（図６（ｃ）、図７（ｃ））。このとき、従来の
技術で示した実装端子６ａ上の層間絶縁膜端部７ｂの剥
がれ（図９（ｃ）に示した層間絶縁膜剥離部７ｃ）は、
全く生じなかった。
【００４７】次に、ＩＴＯを厚さ約１００ｎｍで成膜
後、パターニングを行い、コンタクトホール７ａを通じ
てドレイン電極３と接続した画素電極８を形成して、ア
クティブ素子アレイ基板が得られた（図６（ｄ））。
後、パターニングを行い、コンタクトホール７ａを通じ
てドレイン電極３と接続した画素電極８を形成して、ア
クティブ素子アレイ基板が得られた（図６（ｄ））。
【００４８】以上の実施例３によれば、従来の技術で示
した低抵抗配線６ｂ（図９（ｂ））を、Ａｌと高融点金
属であるＭｏとの合金からなるＡｌ合金系低抵抗配線６
ｃとすることにより、理由は明白ではないが、実装端子
６ａ上での層間絶縁膜７の剥離を防止することができ
た。
した低抵抗配線６ｂ（図９（ｂ））を、Ａｌと高融点金
属であるＭｏとの合金からなるＡｌ合金系低抵抗配線６
ｃとすることにより、理由は明白ではないが、実装端子
６ａ上での層間絶縁膜７の剥離を防止することができ
た。
【００４９】なお、以上の説明ではＡｌ合金系低抵抗配
線６ｃの高融点金属をＭｏとしたが、高融点金属として
ＴａもしくはＺｒもしくはＴｉもしくはＷを用いた場合
も、同様に実装端子６上での層間絶縁膜７の剥離を防止
できた。
線６ｃの高融点金属をＭｏとしたが、高融点金属として
ＴａもしくはＺｒもしくはＴｉもしくはＷを用いた場合
も、同様に実装端子６上での層間絶縁膜７の剥離を防止
できた。
【００５０】また、上記実施例１〜３においては、層間
絶縁膜端部７ｂの近傍においてＩＴＯをすべて除去する
構成としたが、露呈した実装端子６ａ上をＩＴＯが覆う
構成としてもよい。さらに、アクティブ素子をＴＦＴか
らなるものとしたが、ＭＩＭ等の非線形２端子素子とし
てもよいことは明らかである。
絶縁膜端部７ｂの近傍においてＩＴＯをすべて除去する
構成としたが、露呈した実装端子６ａ上をＩＴＯが覆う
構成としてもよい。さらに、アクティブ素子をＴＦＴか
らなるものとしたが、ＭＩＭ等の非線形２端子素子とし
てもよいことは明らかである。
【００５１】
【発明の効果】以上のように本発明によれば、実装端子
上での層間絶縁膜の剥離防止が可能となる。もって、歩
留まりのよいアクティブ素子アレイ基板の製造方法が得
られるという有利な効果がもたらされる。
上での層間絶縁膜の剥離防止が可能となる。もって、歩
留まりのよいアクティブ素子アレイ基板の製造方法が得
られるという有利な効果がもたらされる。
【図１】本発明の実施例１におけるアクティブ素子アレ
イ基板の製造方法の途中工程を示した構造断面図であ
る。
イ基板の製造方法の途中工程を示した構造断面図であ
る。
【図２】本発明の実施例１におけるアクティブ素子アレ
イ基板の製造方法を各工程ごとに示したアクティブ素子
部での構造断面図である。
イ基板の製造方法を各工程ごとに示したアクティブ素子
部での構造断面図である。
【図３】本発明の実施例１におけるアクティブ素子アレ
イ基板の製造方法を各工程ごとに示した実装端子部での
部分透視平面図である。
イ基板の製造方法を各工程ごとに示した実装端子部での
部分透視平面図である。
【図４】本発明の実施例２におけるアクティブ素子アレ
イ基板の製造方法を各工程ごとに示したアクティブ素子
部での構造断面図である。
イ基板の製造方法を各工程ごとに示したアクティブ素子
部での構造断面図である。
【図５】本発明の実施例２におけるアクティブ素子アレ
イ基板の製造方法を各工程ごとに示した実装端子部での
部分透視平面図である。
イ基板の製造方法を各工程ごとに示した実装端子部での
部分透視平面図である。
【図６】本発明の実施例３におけるアクティブ素子アレ
イ基板の製造方法を各工程ごとに示したアクティブ素子
部での構造断面図である。
イ基板の製造方法を各工程ごとに示したアクティブ素子
部での構造断面図である。
【図７】本発明の実施例３におけるアクティブ素子アレ
イ基板の製造方法を各工程ごとに示した実装端子部での
部分透視平面図である。
イ基板の製造方法を各工程ごとに示した実装端子部での
部分透視平面図である。
【図８】従来のアクティブ素子アレイ基板の製造方法に
おけるアクティブ素子部での構造断面図である。
おけるアクティブ素子部での構造断面図である。
【図９】従来のアクティブ素子アレイ基板の製造方法に
おける実装端子部での部分透視平面図である。
おける実装端子部での部分透視平面図である。
１ 基板 ６ ソース配線 ６ａ 実装端子 ６ｂ 低抵抗配線 ６ｃ Ａｌ合金系低抵抗配線 ７ 層間絶縁膜 ７ａ コンタクトホール ８ 画素電極 ２１ 酸素プラズマ ２２ Ａｌ ２３ 高融点金属
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今田 龍夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小西 芳広 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (8)
- 【請求項１】 液晶表示パネルの駆動用のアクティブ素
子アレイ基板の製造方法であって、基板上に駆動用のア
クティブ素子を複数配列させて形成する工程と、前記駆
動用の信号を供給するために各アクティブ素子からそれ
ぞれ電気的に接続して引き出した実装端子を形成する工
程と、その後にアッシング処理を行う工程と、このアッ
シング処理の後に、各アクティブ素子に通じるコンタク
トホールを備えるとともに前記複数のアクティブ素子を
覆いかつ前記実装端子上を開口した層間絶縁膜を形成す
る工程と、前記コンタクトホールを通じて前記アクティ
ブ素子にそれぞれ接続した画素電極を形成する工程とを
有することを特徴とするアクティブ素子アレイ基板の製
造方法。 - 【請求項２】 実装端子を形成する工程では、その実装
端子としてＴｉを用い、層間絶縁膜を形成する工程で
は、アッシング処理として酸素プラズマもしくはＵＶ光
を用い、その層間絶縁膜の材料として感光性有機膜を用
いることを特徴とする請求項１記載のアクティブ素子ア
レイ基板の製造方法。 - 【請求項３】 液晶表示パネルの駆動用のアクティブ素
子アレイ基板の製造方法であって、基板上に駆動用のア
クティブ素子を複数配列させて形成する工程と、前記駆
動用の信号を供給するために各アクティブ素子からそれ
ぞれ電気的に接続して引き出した実装端子を形成する工
程と、Ａｌと高融点金属との積層構造からなる低抵抗配
線を前記実装端子を除くソース電極上に形成する工程
と、この低抵抗配線の形成の後に、各アクティブ素子に
通じるコンタクトホールを備えるとともに前記複数のア
クティブ素子を覆いかつ前記実装端子上を開口した層間
絶縁膜を形成する工程と、前記コンタクトホールを通じ
て前記アクティブ素子にそれぞれ接続した画素電極を形
成する工程とを有することを特徴とするアクティブ素子
アレイ基板の製造方法。 - 【請求項４】 実装端子を形成する工程では、その実装
端子としてＴｉを用い、低抵抗配線を形成する工程で
は、高融点金属としてＭｏを用いるとともに、燐酸と硝
酸と酢酸とからなる混酸を用いたエッチングによってそ
の低抵抗配線を形成し、層間絶縁膜の材料として感光性
有機膜を用いることを特徴とする請求項３記載のアクテ
ィブ素子アレイ基板の製造方法。 - 【請求項５】 実装端子を形成する工程では、その実装
端子としてＴｉを用い、低抵抗配線を形成する工程で
は、高融点金属としてＴｉを用いるとともに、Ｆ系ガス
および燐酸と硝酸と酢酸とからなる混酸を用いたエッチ
ングによってその低抵抗配線を形成し、層間絶縁膜の材
料として感光性有機膜を用いることを特徴とする請求項
３記載のアクティブ素子アレイ基板の製造方法。 - 【請求項６】 液晶表示パネルの駆動用のアクティブ素
子アレイ基板の製造方法であって、基板上に駆動用のア
クティブ素子を複数配列させて形成する工程と、前記駆
動用の信号を供給するために各アクティブ素子からそれ
ぞれ電気的に接続して引き出した実装端子を形成する工
程と、Ａｌと高融点金属との合金からなるＡｌ合金系低
抵抗配線を前記実装端子を除くソース電極上に形成する
工程と、この低抵抗配線の形成の後に、各アクティブ素
子に通じるコンタクトホールを備えるとともに前記複数
のアクティブ素子を覆いかつ前記実装端子上を開口した
層間絶縁膜を形成する工程と、前記コンタクトホールを
通じて前記アクティブ素子にそれぞれ接続した画素電極
を形成する工程とを有することを特徴とするアクティブ
素子アレイ基板の製造方法。 - 【請求項７】 実装端子を形成する工程では、その実装
端子としてＴｉを用い、低抵抗配線を形成する工程で
は、高融点金属としてＭｏもしくはＴａもしくはＺｒも
しくはＴｉもしくはＷを用いるとともに、燐酸と硝酸と
酢酸とからなる混酸を用いたエッチングによってその低
抵抗配線を形成し、層間絶縁膜の材料として感光性有機
膜を用いることを特徴とする請求項６記載のアクティブ
素子アレイ基板の製造方法。 - 【請求項８】 アクティブ素子を形成する工程では、そ
のアクティブ素子として薄膜トランジスタを用い、この
薄膜トランジスタのドレイン電極に、層間絶縁膜を形成
する工程において形成されたコンタクトホールを用いて
画素電極を接続させることを特徴とする請求項１から７
までのいずれか１項記載のアクティブ素子アレイ基板の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31881797A JPH11153808A (ja) | 1997-11-20 | 1997-11-20 | アクティブ素子アレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31881797A JPH11153808A (ja) | 1997-11-20 | 1997-11-20 | アクティブ素子アレイ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11153808A true JPH11153808A (ja) | 1999-06-08 |
Family
ID=18103287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31881797A Pending JPH11153808A (ja) | 1997-11-20 | 1997-11-20 | アクティブ素子アレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11153808A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003043094A1 (en) * | 2001-11-12 | 2003-05-22 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device, and thin film transistor array panel for display device including the contact portion |
| US7358104B2 (en) | 2002-10-08 | 2008-04-15 | Samsung Electornics Co., Ltd. | Contact portion of semiconductor device, and thin film transistor array panel for display device including the contact portion |
| US8293128B2 (en) | 2003-09-18 | 2012-10-23 | Nec Corporation | Apparatus for processing substrate and method of doing the same |
-
1997
- 1997-11-20 JP JP31881797A patent/JPH11153808A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003043094A1 (en) * | 2001-11-12 | 2003-05-22 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device, and thin film transistor array panel for display device including the contact portion |
| US7061015B2 (en) | 2001-11-12 | 2006-06-13 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device, and thin film transistor array panel for display device including the contact portion |
| KR100796756B1 (ko) * | 2001-11-12 | 2008-01-22 | 삼성전자주식회사 | 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| US7737445B2 (en) | 2001-11-12 | 2010-06-15 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device, and thin film transistor array panel for display device including the contact portion |
| US7358104B2 (en) | 2002-10-08 | 2008-04-15 | Samsung Electornics Co., Ltd. | Contact portion of semiconductor device, and thin film transistor array panel for display device including the contact portion |
| US8293128B2 (en) | 2003-09-18 | 2012-10-23 | Nec Corporation | Apparatus for processing substrate and method of doing the same |
| US8663488B2 (en) | 2003-09-18 | 2014-03-04 | Gold Charm Limited | Apparatus for processing substrate and method of doing the same |
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