CN100447643C - 薄膜晶体管基板及其制造方法 - Google Patents
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Abstract
薄膜晶体管基板及其制造方法。该薄膜晶体管在LCD板上包括选通线和数据线，它们形成像素区并由栅绝缘层分开。在像素区中的薄膜晶体管具有形成沟道的半导体图案。像素区中的像素电极包括透明导电膜。栅金属膜与在像素区中的一部分透明导电膜相邻。通过使沟道中的半导体暴露于氧或氮等离子体而形成半导体钝化膜。与所述选通线相连的选通焊盘包括在焊盘部分中的透明膜、以及在连接选通焊盘和选通线的连接区域中的透明膜和栅膜。与数据线相连的数据焊盘包括所述透明膜。
Description
技术领域
本发明涉及薄膜晶体管基板及其制造方法，更具体地，涉及适于减少掩模工艺数量的薄膜晶体管基板及其制造方法。
背景技术
液晶显示装置使用电场控制透过液晶层的光透射率，以显示图像。如图1所示，液晶显示装置包括彼此面对的薄膜晶体管基板70和滤色器基板80，在它们之间具有液晶76。
滤色器基板80包括用于在上基板11上形成滤色器阵列的多个层。该滤色器阵列包括：用于防止通过其漏光的黑底68；实现各种颜色的滤色器62；公共电极64，其与形成在下基板1上的像素电极72形成垂直电场；以及覆盖在其上的上配向膜，用于对液晶进行配向。
薄膜晶体管基板70包括形成在下基板1上的薄膜晶体管阵列。该薄膜晶体管阵列包括：彼此交叉的选通线82和数据线74；形成在选通线82和数据线74的交叉处的薄膜晶体管58；与薄膜晶体管58相连的像素电极72；以及覆盖在其上的下配向膜，用于对液晶进行配向。
在这种液晶显示装置中，薄膜晶体管阵列基板在制造期间包括大量工艺，包括多个掩模工艺。每个掩模工艺又包括多个工艺，例如薄膜淀积、清洗、光刻、蚀刻、光刻胶剥离、检查等。整个制造过程因而复杂，并增加了液晶显示板的成本。因此，希望减少在制造薄膜晶体管阵列基板中的掩模工艺的数量。
发明内容
仅以介绍的方式，在一个实施例中，一种薄膜晶体管基板包括：在液晶显示基板上的选通线；和与该选通线交叉的数据线，在它们之间具有栅绝缘图案以提供像素区。在该像素区中形成薄膜晶体管。该薄膜晶体管具有半导体图案，该半导体图案形成沟道并具有一个或更多个半导体层。像素电极设置在该像素区中并包括透明导电膜。栅金属膜与在像素区的一部分中的透明导电膜相邻。在半导体图案的与沟道相对应的部分上设置有半导体钝化膜。该半导体钝化膜包括经露出于等离子体的半导体(plasma-exposed semiconductor)。选通焊盘(gate pad)与选通线相连，并可以包括在连接选通焊盘和选通线的连接区域中的透明导电膜和栅金属膜、以及在焊盘部分(pad section)中的透明导电膜。同样，与数据线相连的数据焊盘(data pad)可以包括透明导电膜。可以形成一存储电极，该存储电极与数据线交叠，其间具有栅绝缘图案，并且与像素电极相连以形成存储电容器。
在另一实施例中，一种薄膜晶体管基板的制造方法，其包括：在液晶显示基板上设置透明导电膜、栅金属膜、栅绝缘膜和半导体；对所述栅金属膜和透明导电膜进行构图，以形成像素电极以及包括选通线、栅极、选通焊盘和数据焊盘的栅极图案；对所述半导体和栅绝缘膜进行构图，以形成半导体图案和栅绝缘膜，并使所述选通焊盘、数据焊盘和像素电极的透明导电膜露出；在所述半导体图案上形成包括数据线、源极和漏极的数据图案；以及在所述半导体图案的露出的有源层上形成半导体钝化膜。
在另一实施例中，一种薄膜晶体管基板的制造方法，其包括：在液晶显示基板上顺序设置透明导电膜、不透明栅膜、栅绝缘膜和半导体；由所述不透明栅膜和透明导电膜中的至少一个，形成像素电极以及包括选通线、栅极、选通焊盘和数据焊盘的栅极图案；对所述半导体和栅绝缘膜进行构图，以在栅极图案和像素电极上形成半导体图案和栅绝缘图案，并使所述选通焊盘、数据焊盘和像素电极的透明导电膜露出；在所述半导体图案上形成包括数据线、源极和漏极的数据图案；以及通过使在半导体图案的沟道中的有源层暴露于氧或氮等离子体中的至少一种，在该沟道上形成半导体钝化膜。
根据本发明的第一方面提供了一种薄膜晶体管基板，包括：在液晶显示基板上的选通线；数据线，其与选通线交叉，以提供像素区，所述选通线和数据线之间具有栅绝缘图案；形成在像素区中的薄膜晶体管，该薄膜晶体管具有形成沟道的半导体图案；像素电极，其由所述像素区中的透明导电膜和在所述透明导电膜上限定(circumscribe)所述透明导电膜以与所述像素区的一部分中的透明导电膜接触的栅金属膜构成；以及半导体钝化膜，其在与沟道相对应的、半导体图案的露出的有源层上，该半导体钝化膜包含经露出于等离子体的半导体。
根据本发明的第一方面提供了一种薄膜晶体管基板的制造方法，该方法包括：在液晶显示基板上设置透明导电膜、栅金属膜、栅绝缘膜和半导体；对所述栅金属膜和透明导电膜进行构图，以形成像素电极以及包括选通线、栅极、选通焊盘和数据焊盘的栅极图案；对所述半导体和栅绝缘膜进行构图，以形成半导体图案和栅绝缘膜，并使所述选通焊盘的透明导电膜、数据焊盘和像素电极露出；在所述半导体图案上形成包括数据线、源极和漏极的数据图案；以及在所述半导体图案的露出的有源层上形成半导体钝化膜；其中，所述像素电极由所述像素区中的透明导电膜和在所述透明导电膜上限定所述透明导电膜以与所述像素区的一部分中的透明导电膜接触的栅金属膜构成。
附图说明
下面将参照附图进行详细的描述，其中：
图1是表示现有技术的液晶显示板的立体平面图；
图2是表示根据本发明第一实施例的薄膜晶体管基板的平面图；
图3是表示沿着线I-I’、II-II’和III-III’截取的、图2中所示的薄膜晶体管基板的剖视图；
图4A和图4B是表示图2和图3中所示的薄膜晶体管基板的第一掩模工艺的平面图和剖视图；
图5A和图5B是表示图2和图3中所示的薄膜晶体管基板的第二掩模工艺的平面图和剖视图；
图6A和图6B是表示图2和图3中所示的薄膜晶体管基板的第三掩模工艺的平面图和剖视图；
图7A至图7C是详细地表示图6A和图6B中所示的第三掩模工艺的剖视图；
图8是表示根据本发明第二实施例的薄膜晶体管基板的剖视图；以及
图9A至图9D是详细地表示图8中所示的薄膜晶体管基板的第二掩模工艺的剖视图。
具体实施方式
下面将详细地参考本发明的优选实施例，在附图中显示了其示例。下面将参照图2至图9D来说明本发明的实施例。图2是表示根据本发明第一实施例的液晶显示板的薄膜晶体管基板的平面图，并且图3是表示沿着图2中的线I-I’、II-II’、III-III’截取的薄膜晶体管基板的剖视图。
图2和图3中所示的薄膜晶体管基板包括：形成在下基板101上的选通线102和数据线104，它们彼此交叉，其间具有栅绝缘图案112；形成在其各个交叉部分处的薄膜晶体管130；形成在由所述交叉结构提供的像素区105中的像素电极122；半导体钝化膜120，用于保护薄膜晶体管130的沟道；存储电容器140，其形成在像素电极122和选通线102的交叠部分中；从选通线102伸出的选通焊盘150；以及从数据线104伸出的数据焊盘160。提供选通信号的选通线102和提供数据信号的数据线104彼此交叉，限定了像素区105。
薄膜晶体管130允许响应于选通线102的选通信号将数据线104的像素信号充电并保持在像素电极122中。为此，薄膜晶体管130包括：与选通线102相连的栅极106；与数据线104相连的源极108；以及与像素电极122相连的漏极110。薄膜晶体管130还包括与栅极106交叠的半导体图案114、116，在该栅极与半导体图案之间具有栅绝缘图案112，以在源极108和漏极110之间形成沟道。
栅极图案包括栅极106和选通线102。栅极图案具有多层结构，包括透明导电膜170和在该透明导电膜170上的栅金属层172。选通焊盘150与栅驱动器(未示出)相连，以向选通线102提供在栅驱动器中生成的选通信号。在选通焊盘150中，从选通线102延伸的透明导电膜170露出。
半导体图案在源极108和漏极110之间形成沟道，并包括有源层114，该有源层与栅极图案部分交叠，它们之间具有栅绝缘图案112。半导体图案还包括形成在有源层114上的欧姆接触层116。该欧姆接触层116在有源层114与存储电极128、源极108和漏极110之间建立欧姆接触。
半导体钝化膜120在有源层114上，由氧化硅SiOx或氮化硅SiNx形成，并在源极108和漏极110之间形成沟道。半导体钝化膜120防止了有源层114的沟道部分露出。半导体钝化膜120防止有源层114露出，该有源层沿着选通线102形成，它们之间具有栅绝缘图案112。
像素电极122直接与薄膜晶体管130的漏极110相连。像素电极122包括形成在像素区中的透明导电膜170、以及形成在与半导体图案交叠的区域的透明导电膜170上的栅金属层172。像素电极122的栅金属层172与透明导电膜170的导电率(conductivity)相比具有相对较高的导电率。
因此，在像素电极122(通过薄膜晶体管130向该像素电极提供像素信号)与向其提供基准电压的公共电极(未示出)之间形成电场。该电场使滤色器基板和薄膜晶体管基板之间的液晶分子因介电各向异性而旋转。透过像素区105中的液晶的光透射率根据液晶分子的旋转程度而改变，从而在像素区105中实现灰度级。
存储电容器140包括选通线102和存储电极128。存储电极128与选通线102交叠，并且栅绝缘图案112、有源层114和欧姆接触层116设置在选通线102和存储电极128之间。存储电极128与像素电极122相连。存储电容器140保持在像素电极122中充电的像素信号，直到在像素电极122中充电下一像素信号。
数据焊盘160与数据驱动器(未示出)相连，以向数据线104提供在数据驱动器中生成的数据信号。在一个实施例中，在数据焊盘160中，在接触区域中仅形成栅金属层172，而在与数据线104交叠的连接区域中栅金属层172形成在透明导电膜170上。数据焊盘160的栅金属层172具有相对较高的导电率，以补偿电阻率更大的透明导电膜170。栅绝缘图案112、有源层114和欧姆接触层116形成在数据线104和数据焊盘160的栅金属层172之间。
图4A和图4B是用于说明在根据本发明第一实施例的薄膜晶体管阵列基板的制造方法中第一掩模工艺的平面图和剖视图。如图4A和图4B所示，通过第一掩模工艺在下基板101上形成像素电极122和栅极图案。该栅极图案包括选通线102、栅极106、选通焊盘150和数据焊盘160。像素电极122和栅极图案具有包括透明导电膜170和栅金属层172的双层结构。透明导电膜170和栅金属层172通过例如溅射的淀积方法而形成在下基板101上。透明导电膜170由透明导电材料形成，例如铟锡氧化物(ITO)、锡氧化物(TO)、铟锡锌氧化物(ITZO)、铟锌氧化物(IZO)等。栅金属层172由金属形成，例如铝(Al)或铝合金(例如，铝/钕(AlNd))、钼(Mo)、铜(Cu)、铬(Cr)、钽(Ta)、钛(Ti)等。然后，使用第一掩模通过光刻和蚀刻对透明导电膜170和栅金属层172进行构图，从而形成具有双层结构的选通线102和栅极106、选通焊盘150、数据焊盘160以及像素电极122。
图5A和图5B是用于说明在根据本发明第一实施例的薄膜晶体管阵列基板的制造方法中第二掩模工艺的平面图和剖视图。如图5A和图5B所示，通过第二掩模工艺在形成有栅极图案的下基板101上形成栅绝缘图案112和半导体图案。该半导体图案包括有源层114和欧姆接触层116。更具体地，通过例如PECVD、溅射之类的淀积，在形成有栅极图案的下基板101上，顺序形成栅绝缘膜以及第一和第二半导体层。栅绝缘膜可以是无机绝缘材料，例如硅氧化物(SiOx)或硅氮化物(SiNx)。第一半导体层可以由非故意掺杂的非晶硅形成，第二半导体层可以由掺杂有N型或P型杂质的非晶硅形成。然后，使用第二掩模通过光刻和蚀刻对第一和第二半导体层以及栅绝缘膜进行构图，从而形成与选通线102和栅极106交叠的栅绝缘图案112并在栅绝缘图案112上形成包括有源层114和欧姆接触层的半导体图案。然后通过使用栅绝缘图案112作为掩模去除数据焊盘160、选通焊盘150和像素电极122的露出的栅金属层172，从而使数据焊盘160、选通焊盘150和像素电极122中的透明导电膜170露出。
图6A和图6B是用于说明在根据本发明第一实施例的薄膜晶体管阵列基板的制造方法中第三掩模工艺的平面图和剖视图。如图6A和图6B所示，通过第三掩模工艺在形成有栅绝缘图案112和半导体图案的下基板101上，形成包括数据线104、源极108、漏极11O和存储电极128的数据图案、以及用于保护在源极108与漏极11O之间的沟道的半导体钝化膜120。下面将参照图7A至图7C，详细地描述第三掩模工艺。
如图7A所示，通过例如溅射之类的淀积方法在形成有半导体图案的下基板101上形成数据金属层109。该数据金属层109由例如钼(Mo)、铜(Cu)等的金属形成。通过光刻和蚀刻对该数据金属层进行构图，从而如图7B所示，形成包括存储电极128、数据线104、源极108和漏极110的数据图案。然后使用该数据图案作为掩模通过干蚀刻(dry itching)去除露出的欧姆接触层116，从而使形成薄膜晶体管130的沟道的有源层114和在选通线102上的有源层114露出。
然后如图7C所示，使露出的有源层114的表面暴露于Ox(例如，O2)和/或Nx(例如，N2)等离子体。等离子体中的离子与有源层114中的硅反应，以形成半导体钝化膜120。因此，半导体钝化膜120可以包括在有源层114上的SiO2和/或SiNx。半导体钝化膜120防止对在沟道区域中的有源层114的损害，否则该有源层将暴露于在后续清洗处理中使用的清洗液。
图8是表示根据本发明第二实施例的薄膜晶体管基板的剖视图。参照图8，根据本发明第二实施例的薄膜晶体管基板包括与图3中所示的薄膜晶体管基板相同的部件，但在存储电容器140中没有形成半导体图案。因此，将省略对相同部件的详细描述。
存储电容器140包括选通线102和与该选通线交叠的存储电极128，它们之间具有栅绝缘图案112。如上所述，存储电极128与像素电极122相连。存储电容器140保持在像素电极122中充电的像素信号，直到充电下一像素信号为止。图8中所示的存储电容器140具有比图3的存储电容器的电容相对较大的电容，这是因为在选通线102(下存储电极)和存储电极128(上存储电极)之间的距离较小。
数据焊盘160与数据驱动器(未示出)相连，以向数据线104提供在数据驱动器中生成的数据信号。数据焊盘160包括透明导电膜170、以及在透明导电膜170上与数据线104交叠的区域中的栅金属层172。数据焊盘160的栅金属层172具有相对较高的导电率，以补偿电阻率更大的透明导电膜170。数据焊盘160的栅金属层172与数据线104交叠，它们之间具有栅绝缘图案。从而在与栅极106交叠的栅绝缘图案上形成半导体图案。
图9A至图9D是用于说明图8中所示的薄膜晶体管基板的第二掩模工艺的剖视图。如图9A所示，在形成有栅极图案的下基板上顺序形成栅绝缘膜220、第一半导体层222和第二半导体层226以及光刻胶膜228。通过例如溅射的淀积方法形成这些层。
将一部分曝光掩模(partial exposure mask)相对于下基板101的上部分对齐。该部分曝光掩模包括：包含曝光区域的透明的掩模基板；形成在该掩模基板的屏蔽区域中的屏蔽部分；以及形成在该掩模基板的部分曝光区域中的衍射曝光(diffractive exposure)部分(或透射区域)。光刻胶膜228在使用部分曝光掩模曝光之后被显影，从而形成图9B中所示的光刻胶图案230。光刻胶图案230在屏蔽区域与部分曝光区域之间具有这样的台阶差：在部分曝光区域中的光刻胶图案230的高度比形成在屏蔽区域中的光刻胶图案230的高度要低。
使用光刻胶图案230作为掩模通过干蚀刻，对栅绝缘膜220、第一半导体层222和第二半导体层226进行构图，从而形成具有相同图案的栅绝缘图案112、有源层114和欧姆接触层116。然后，使用氧O2等离子体对光刻胶图案230进行灰化(ash)，从而如图9C所示，去除在部分曝光区域中的光刻胶图案230，并减少在屏蔽区域中的光刻胶图案230的高度。使用光刻胶图案230通过蚀刻去除形成在部分曝光区域上(即，在除了薄膜晶体管130之外的区域上)的有源层114和欧姆接触层116。然后，如图9D所示，通过剥离(stripping)去除留在半导体图案上的光刻胶图案230。
如上所述，根据本发明的薄膜晶体管基板及其制造方法通过第一掩模工艺形成像素电极和栅极图案，通过第二掩模工艺形成半导体图案，并通过第三掩模工艺形成数据图案，从而完成薄膜晶体管阵列基板。这样，在不使用剥落工艺(1ift-off process)或焊盘打开工艺(pad openprocess)的情况下，通过三个掩模工艺形成了薄膜晶体管阵列基板。这简化了结构及其制造方法，减少了制造单位成本，并提高了制造产量。
另外，根据本发明的薄膜晶体管阵列基板及其制造方法通过使用半导体钝化膜而不是分开的钝化膜来保护与薄膜晶体管的沟道相对应的、露出的有源层。因此，可以避免使用用于形成钝化膜的淀积设备或涂覆设备，从而减少了制造成本。同样可以避免由于现有技术中使漏极露出的接触孔中的台阶差导致的、像素电极与漏极的断开。
尽管已经通过上述附图中所示的实施例说明了本发明，但是应理解，对于本领域的普通技术人员来说，本发明并不限于这些实施例，而且可以在不脱离本发明的精神的情况下对其进行各种改动和修改。因此，本发明的范围应该仅由所附权利要求及其等同物来确定。
本申请要求于2005年6月30日提出的韩国专利申请No.P2005-58058的优先权，通过引用将其合并于此。
Claims (19)
1、一种薄膜晶体管基板，包括：
在液晶显示基板上的选通线；
数据线，其与选通线交叉，以提供像素区，所述选通线和数据线之间具有栅绝缘图案；
形成在像素区中的薄膜晶体管，该薄膜晶体管具有形成沟道的半导体图案；
像素电极，其由所述像素区中的透明导电膜和在所述透明导电膜上限定所述透明导电膜以与所述像素区的一部分中的透明导电膜接触的栅金属膜构成；
以及半导体钝化膜，其在与沟道相对应的、半导体图案的露出的有源层上，该半导体钝化膜包含经露出于等离子体的半导体。
2、根据权利要求1所述的薄膜晶体管基板，还包括源极和漏极，它们彼此相对，其间设置有所述半导体钝化膜，
其中，所述半导体图案包括：
所述有源层；以及
欧姆接触层，其设置在该有源层与源极和漏极之间，该欧姆接触层具有孔，所述半导体钝化膜通过所述孔与源极和漏极之间的有源层接触。
3、根据权利要求1所述的薄膜晶体管基板，还包括包含所述栅金属膜的数据焊盘和栅极，该栅极从所述选通线延伸，其中所述半导体图案沿着所述选通线设置，其间具有所述栅绝缘图案，并且该半导体图案与所述数据焊盘和栅极的栅金属膜交叠。
4、根据权利要求3所述的薄膜晶体管基板，其中，所述栅绝缘图案具有与所述半导体图案的有源层相同的图案。
5、根据权利要求2所述的薄膜晶体管基板，其中，所述半导体钝化膜包括硅氧化物或硅氮化物中的至少一种。
6、根据权利要求1所述的薄膜晶体管基板，其中，所述薄膜晶体管包括：
与所述选通线相连的栅极；
与所述数据线相连的源极；以及
与所述源极面对的漏极，所述源极和漏极之间具有所述半导体图案。
7、根据权利要求6所述的薄膜晶体管基板，其中，所述选通线和栅极包括所述透明导电膜和栅金属膜。
8、根据权利要求7所述的薄膜晶体管基板，还包括：
与所述选通线相连的选通焊盘，该选通焊盘包括在连接所述选通焊盘和选通线的连接区域中的透明导电膜和栅金属膜、以及在焊盘部分中的透明导电膜；以及
与所述数据线相连的数据焊盘，该数据焊盘包括透明导电膜。
9、根据权利要求1所述的薄膜晶体管基板，还包括存储电极，其与所述选通线交叠并在它们之间具有所述栅绝缘图案，该存储电极与所述像素电极相连以形成存储电容器。
10、根据权利要求1所述的薄膜晶体管基板，其中，所述栅金属膜与像素区的所述部分中的透明导电膜接触。
11、根据权利要求6所述的薄膜晶体管基板，其中，所述半导体钝化膜保护在所述源极和漏极之间的沟道。
12、一种薄膜晶体管基板的制造方法，该方法包括：
在液晶显示基板上设置透明导电膜、栅金属膜、栅绝缘膜和半导体；
对所述栅金属膜和透明导电膜进行构图，以形成像素电极以及包括选通线、栅极、选通焊盘和数据焊盘的栅极图案；
对所述半导体和栅绝缘膜进行构图，以形成半导体图案和栅绝缘膜，并使所述选通焊盘的透明导电膜、数据焊盘和像素电极露出；
在所述半导体图案上形成包括数据线、源极和漏极的数据图案；以及
在所述半导体图案的露出的有源层上形成半导体钝化膜；
其中，所述像素电极由所述像素区中的透明导电膜和在所述透明导电膜上限定所述透明导电膜以与所述像素区的一部分中的透明导电膜接触的栅金属膜构成。
13、根据权利要求12所述的制造方法，其中，沿着所述栅极图案的所述半导体图案和栅绝缘图案比所述栅极图案要宽。
14、根据权利要求12所述的制造方法，其中，对所述半导体和栅绝缘膜进行构图包括：
在所述栅极图案和像素电极上顺序设置栅绝缘膜以及第一半导体层和第二半导体层；
对该栅绝缘膜以及第一半导体层和第二半导体层进行构图，以形成具有相同图案的栅绝缘图案、有源层和欧姆接触层；以及
使用栅绝缘图案作为掩模对栅金属膜进行构图。
15、根据权利要求12所述的制造方法，其中，对所述半导体和栅绝缘膜进行构图包括：
在所述栅极图案和像素电极上顺序设置栅绝缘膜以及第一半导体层和第二半导体层；
使用部分曝光掩模在第二半导体层上形成有台阶的光刻胶图案；
使用该光刻胶图案对栅绝缘膜以及第一半导体层和第二半导体层进行构图，以形成栅绝缘图案、有源层和欧姆接触层；
对所述光刻胶图案进行灰化；
使用经灰化的光刻胶图案去除薄膜晶体管的有源层和欧姆接触层之外的露出的有源层和欧姆层；
使用所述栅绝缘图案作为掩模对所述栅金属膜进行构图。
16、根据权利要求12所述的制造方法，其中，形成所述半导体钝化膜包括将所述有源层与氧和氮中的至少一个相组合。
17、根据权利要求12所述的制造方法，其中：
所述选通焊盘与选通线相连，该选通焊盘包括在连接所述选通焊盘和选通线的连接区域中的透明导电膜和栅金属膜、以及在焊盘部分中的透明导电膜；以及
将一数据焊盘与所述数据线相连，该数据焊盘包括透明导电膜。
18、根据权利要求12所述的制造方法，还包括形成存储电极，该存储电极与所述选通线交叠并在它们之间具有栅绝缘图案，并且该存储电极与所述像素电极相连以形成存储电容器。
19、根据权利要求12所述的制造方法，其中，所述半导体钝化膜保护所述源极和漏极之间的沟道。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: LG DISPLAY CO., LTD. Free format text: FORMER OWNER: LG. PHILIP LCD CO., LTD. Effective date: 20080606 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20080606 Address after: Seoul Applicant after: LG Display Co., Ltd. Address before: Seoul Applicant before: LG Philips LCD Co., Ltd. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20081231 Termination date: 20181226 |