JP2005070110A - 液晶表示装置 - Google Patents
液晶表示装置 Download PDFInfo
- Publication number
- JP2005070110A JP2005070110A JP2003208765A JP2003208765A JP2005070110A JP 2005070110 A JP2005070110 A JP 2005070110A JP 2003208765 A JP2003208765 A JP 2003208765A JP 2003208765 A JP2003208765 A JP 2003208765A JP 2005070110 A JP2005070110 A JP 2005070110A
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- liquid crystal
- signal
- drain
- polarity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
【課題】走査信号の電位を低減させることのできる液晶表示装置を得る。
【解決手段】液晶を介して対向配置される各基板のうち一方の基板の液晶側の画素領域に、
第１のゲート信号線からの走査信号によってオンされる第１のｎ型スイッチング素子と、第２のゲート信号線からの走査信号によってオンされる第２のｐ型スイッチング素子と、第３のゲート信号線からの走査信号によってオンされる第３のｐ型スイッチング素子と、第４のゲート信号線からの走査信号によってオンされる第４のｎ型スイッチング素子と、
前記第１のｎ型スイッチング素子あるいは第３のｐ型スイッチング素子を介して第１のドレイン信号線から映像信号が供給される第１の画素電極と、
前記第２のｐ型スイッチング素子あるいは第４のｎ型スイッチング素子を介して第２のドレイン信号線から映像信号が供給される第２の画素電極とを備える。
【選択図】 図１
【解決手段】液晶を介して対向配置される各基板のうち一方の基板の液晶側の画素領域に、
第１のゲート信号線からの走査信号によってオンされる第１のｎ型スイッチング素子と、第２のゲート信号線からの走査信号によってオンされる第２のｐ型スイッチング素子と、第３のゲート信号線からの走査信号によってオンされる第３のｐ型スイッチング素子と、第４のゲート信号線からの走査信号によってオンされる第４のｎ型スイッチング素子と、
前記第１のｎ型スイッチング素子あるいは第３のｐ型スイッチング素子を介して第１のドレイン信号線から映像信号が供給される第１の画素電極と、
前記第２のｐ型スイッチング素子あるいは第４のｎ型スイッチング素子を介して第２のドレイン信号線から映像信号が供給される第２の画素電極とを備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、いわゆるアクティブ・マトリクス型と称される液晶表示装置に関する。
【０００２】
【従来の技術】
この種の液晶表示装置として、液晶を介して対向配置される各基板のうち一方の基板の液晶側の画素領域に、ゲート信号線からの走査信号によってオンする第１のスイッチング素子と第２のスイッチング素子と、第１のスイッチング素子を介して第１のドレイン信号線からの映像信号を供給する第１の画素電極と、第２のスイッチング素子を介して第２のドレイン信号線からの映像信号線を供給する第２の画素電極とを備えたものが知られている（特許文献１参照）。
【０００３】
第１の画素電極と第２の画素電極との間の電圧差に応じて発生する電界によって、当該画素の液晶の光透過率を制御するようになっている。
【０００４】
このように構成した液晶表示装置は、第１の画素電極と第２の画素電極との間に生じる電位差の中点電位を基準にして、該第１の画素電極に供給される映像信号を正極側の電位に、第２の画素電極に供給される映像信号を負極側の電位に設定することができるので、それぞれの各電位を小さくできる効果を有する。
【０００５】
そして、このような構成において、液晶にいわゆる分極が発生するのを回避させるため、たとえば１フレーム毎に第１の画素電極に供給される映像信号および第２の画素電極に供給される映像信号を反転させるようにしたものも知られている。
【０００６】
【特許文献１】
特開２０００−３３８４６２号公報
【０００７】
【発明が解決しようとする課題】
しかし、このような液晶表示装置において、そのＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造からなる各スイッチング素子を、その半導体層として低温度で形成することのできるポリＳｉ等で構成した場合、その耐圧（ゲート、ドレイン間耐圧）が充分でなくなることが顕在化されるに至った。
【０００８】
このため、各スイッチング素子をオンさせるためのゲート信号、すなわちゲート信号線に供給するための走査信号の電位を低減させることが要望されるに至った。
【０００９】
本発明は、このような事情に基づいてなされたものであり、その目的は、走査信号の電位を低減させることのできる液晶表示装置を提供することにある。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
手段１．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の画素領域に、第１のゲート信号線からの走査信号によってオンされる第１のｎ型スイッチング素子と、第２のゲート信号線からの走査信号によってオンされる第２のｐ型スイッチング素子と、第３のゲート信号線からの走査信号によってオンされる第３のｐ型スイッチング素子と、第４のゲート信号線からの走査信号によってオンされる第４のｎ型スイッチング素子と、
前記第１のｎ型スイッチング素子あるいは第３のｐ型スイッチング素子を介して第１のドレイン信号線から映像信号が供給される第１の画素電極と、
前記第２のｐ型スイッチング素子あるいは第４のｎ型スイッチング素子を介して第２のドレイン信号線から映像信号が供給される第２の画素電極とを備えることを特徴とするものである。
【００１１】
手段２．
本発明による液晶表示装置は、手段１の構成を前提に、第１のドレイン信号線からの映像信号と第２のドレイン信号線からの映像信号は極性が異なっていることを特徴とするものである。
【００１２】
手段３．
本発明による液晶表示装置は、手段２の構成を前提に、第１のドレイン信号線からの映像信号は少なくとも１フレーム毎に極性が反転することを特徴とするものである。
【００１３】
手段４．
本発明による液晶表示装置は、手段３の構成を前提に、第１のドレイン信号線からの映像信号の極性が正で第２のドレイン信号線からの映像信号の極性が負である場合、第１のゲート信号線および第２のゲート信号線に走査信号が供給され、第１のドレイン信号線からの映像信号の極性が負で第２のドレイン信号線からの映像信号の極性が正である場合、第３のゲート信号線および第４のゲート信号線に走査信号が供給されることを特徴とするものである。
【００１４】
手段５．
本発明による液晶表示装置は、手段４の構成を前提に、第１のドレイン信号線からの映像信号の極性が正で第２のドレイン信号線からの映像信号の極性が負である場合、第１のゲート信号線の走査信号の極性は正であり第２のゲート信号線の走査信号の極性は負であるとともに、第１のドレイン信号線からの映像信号の極性が負で第２のドレイン信号線からの映像信号の極性が正である場合、第３のゲート信号線の走査信号の極性は負であり第４のゲート信号線の走査信号の極性は正であることを特徴とするものである。
【００１５】
手段６．
本発明による液晶表示装置は、たとえば、手段５の構成を前提に、極性が正となる走査信号と極性が負となる走査信号の各波高値はほぼ等しいことを特徴とするものである。
【００１６】
手段７．
本発明による液晶表示装置は、手段１の構成を前提に、各スイッチング素子はポリシリコンを半導体とするＭＩＳ型トラジスタであることを特徴とするものである。
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００１７】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
実施例１．
図２は、本発明による液晶表示装置の一実施例を示す平面図である。まず、液晶を介して互いに対向配置される各基板のうち一方の基板ＧＬＳ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成され、また、ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。
【００１８】
ここで、前記ゲート信号線ＧＬは、図中上側から下側へ互いに隣接された４本の信号線を一組として比較的大きな距離を保って配置されている。そして該一組の各信号線は図中上側から第１のゲート信号線ＧＯＬ、第２のゲート信号線ＧＯＲ、第３のゲート信号線ＧＥＬ、および第４のゲート信号線ＧＥＲからなっている。
【００１９】
また、前記各ドレイン信号線ＤＬは、その隣接方向に近接、遠接、近接、……を繰り返して配置され、これにより、遠接される一対のドレイン信号線ＤＬと前記一組の各ゲート信号線ＧＬを含んで他の隣接する一組の各ゲート信号線ＧＬとで囲まれた矩形の領域（図中太字で囲まれた部分）を画素領域として形成されている。
【００２０】
各画素領域には、その画素領域における画素を含んでｘ方向に並設される画素群を選択する一組の各ゲート信号線ＧＬから走査信号が供給されるとともに、図中左側のドレイン信号線ＤＬ（第１のドレイン信号線ＤＬＬ）からの第１の映像信号と図中右側のドレイン信号線ＤＬ（第２のドレイン信号線ＤＬＲ）からの第２の映像信号とが供給されるようになっている。この画素領域の詳細な構成は後に詳述する。
【００２１】
前記各ゲート信号線ＧＬは、例えばその一端において走査信号駆動回路ＳＣＣに接続され、この走査信号駆動回路ＳＣＣによって、順次走査信号が供給されるようになっている。また、ドレイン信号線ＤＬは、たとえばその一端において映像信号駆動回路ＩＭＣに接続され、この映像信号駆動回路ＩＭＣによって、前記走査信号の供給のタイミングに合わせて映像信号が供給されるようになっている。
【００２２】
なお、走査信号駆動回路ＳＣＣおよび映像信号駆動回路ＩＭＣには、コントローラＣＮＴＬからの信号によって駆動され、該コントローラＣＮＴＬには外部から画像信号等の入力信号が供給されるようになっている。
【００２３】
図１は、本発明による液晶表示装置の画素の一実施例における等価回路を示した図で、図２の太線枠における部分のそれを示している。
図１において、まず、一画素領域の両側に第１のドレイン信号線ＤＬＬと第２のドレイン信号線ＤＬＲが走行されている。また、一画素領域の下側に第１のゲート信号線ＧＯＬ、第２のゲート信号線ＧＯＲ、第３のゲート信号線ＧＥＬ、および第４のゲート信号線ＧＥＲが走行されている。
【００２４】
そして、第１のゲート信号線ＧＯＬからの走査信号によってオンする第１の薄膜トランジスタＮＭＯＳＬがあり、このオンされた第１の薄膜トランジスタＮＭＯＳＬを介して第１のドレイン信号線ＤＬＬからの映像信号が供給される第１の画素電極ＢＰＸがある。ここで、第１のゲート信号線からの走査信号はその極性が正極であり、第１の薄膜トランジスタＮＭＯＳＬはｎチャネル型のトランジスタとして構成されている。
【００２５】
また、第２のゲート信号線ＧＯＲからの走査信号によってオンする第２の薄膜トランジスタＰＭＯＳＲがあり、このオンされた第２の薄膜トランジスタＰＭＯＳＬを介して第２のドレイン信号線ＤＬＲからの映像信号が供給される第２の画素電極ＵＰＸがある。ここで、第２のゲート信号線からの走査信号はその極性が負極であり、第２の薄膜トランジスタＰＭＯＳＲはｐチャネル型のトランジスタとして構成されている。
【００２６】
また、第３のゲート信号線ＧＥＬからの走査信号によってオンする第３の薄膜トランジスタＰＭＯＳＬがあり、このオンされた第３の薄膜トランジスタＰＭＯＳＬを介して第１のドレイン信号線ＤＬＲからの映像信号が第１の前記画素電極ＢＰＸに供給されるようになっている。ここで、第３のゲート信号線からの走査信号はその極性が負極であり、第３の薄膜トランジスタＰＭＯＳＬはｐチャネル型のトランジスタとして構成されている。
【００２７】
さらに、第４のゲート信号線ＧＥＲからの走査信号によってオンする第４の薄膜トランジスタＮＭＯＳＲがあり、このオンされた第４の薄膜トランジスタＮＭＯＳＲを介して第２のドレイン信号線ＤＬＲからの映像信号が第２の前記画素電極ＵＰＸに供給されるようになっている。ここで、第４のゲート信号線からの走査信号はその極性が正極であり、第４の薄膜トランジスタＮＭＯＳＲはｎチャネル型のトランジスタとして構成されている。
【００２８】
ここで、ある１フレーム目で、第１のドレイン信号線ＤＬＬに正極の映像信号が供給され、第２のドレイン信号線ＤＬＲに負極の映像信号が供給される場合に、そのタイミングに合わせて、第１のゲート信号線ＧＯＬに正極の走査信号が供給されるとともに、第２のゲート信号線ＧＯＲに負極の走査信号が供給されるようになっている。これにより、第１のドレイン信号線ＤＬＬの正極の映像信号は第１の薄膜トランジスタＮＭＯＳＬを介して第１の画素電極ＢＰＸに供給され、第２のドレイン信号線ＤＬＲの負極映像信号は第２の薄膜トランジスタＰＭＯＲを介して第２の画素電極ＵＰＸに供給されて、その電位差による電界によって液晶を挙動させるようになる。
【００２９】
そして、次の１フレーム目で、第１のドレイン信号線ＤＬＬに負極の映像信号が供給され、第２のドレイン信号線ＤＬＲに正極の映像信号が供給される場合に、そのタイミングに合わせて、第３のゲート信号線ＧＥＬに負極の走査信号が供給されるとともに、第４のゲート信号線ＧＥＲに正極の走査信号が供給されるようになっている。これにより、第１のドレイン信号線ＤＬＬの負極の映像信号は第３の薄膜トランジスタＰＭＯＳＬを介して第１の画素電極ＢＰＸに供給され、第２のドレイン信号線ＤＬＲの正極映像信号は第４の薄膜トランジスタＮＭＯＲを介して第２の画素電極ＵＰＸに供給されて、その電位差による電界によって液晶を挙動させるようになる。
【００３０】
図３は、本発明による液晶表示装置の画素の構成の一実施例を示す平面図である。また、図３のＩＶ（ａ）−ＩＶ（ａ）線における断面図を図４（ａ）に、ＩＶ（ｂ）−ＩＶ（ｂ）線における断面図を図４（ｂ）に示している。
【００３１】
まず、たとえば透明基板ＧＬＳ１の表面に、第１の薄膜トランジスタＮＭＯＳＬの半導体層ＰＳ、第２の薄膜トランジスタＰＭＯＳＲの半導体層ＰＳ、第３の薄膜トランジスタＰＭＯＳＬの半導体層ＰＳ、および第４の薄膜トランジスタＮＭＯＳＲの半導体層ＰＳが形成されている。この半導体層ＰＳはたとえば低温処理で形成されるポリＳｉ（ｐ−Ｓｉ）から構成されている。
【００３２】
そして、これら各半導体層ＰＳをも被って透明基板ＧＬＳ１の表面には第１の絶縁膜ＧＩが形成されている。この第１の絶縁膜ＧＩは前記各薄膜トランジスタの形成領域においてそれぞれの薄膜トランジスタのゲート絶縁膜として機能するようになっている。
【００３３】
該第１の絶縁膜ＧＩの表面には、そのｘ方向に延在しｙ方向に並設される第１のゲート信号線ＧＯＬ、第２のゲート信号線ＧＯＲ、第３のゲート信号線ＧＥＬ、および第４のゲート信号線ＧＥＲが形成されている。
【００３４】
この場合、第１のゲート信号線ＧＯＬは前記第１の薄膜トランジスタＮＭＯＳＬの半導体層ＰＳを交差するようにして、第２のゲート信号線ＧＯＲは前記第２の薄膜トランジスタＰＭＯＳＲの半導体層ＰＳを交差するようにして、第３のゲート信号線ＧＥＬは前記第３の薄膜トランジスタＰＭＯＳＬの半導体層ＰＳを交差するようにして、第４のゲート信号線ＧＥＲは前記第４の薄膜トランジスタＮＭＯＳＲの半導体層ＰＳを交差するようにして形成されている。それぞれの各ゲート信号線が対応する薄膜トランジスタのゲート電極として機能させるためである。
【００３５】
また、第１の絶縁膜ＧＩの表面には、画素領域の周辺を除く中央部の全域に第１の画素電極ＢＰＸが形成されている。この第１の画素電極は透光性の導電膜から構成され、たとえば、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等からなっている。
【００３６】
そして、前記各ゲート信号線および第１の画素電極ＢＰＸをも被って透明基板ＧＬＳ１の表面には第２の絶縁膜ＩＮが形成されている。この第２の絶縁膜ＩＮはたとえば次に説明する第１のドレイン信号線ＤＬＲおよび第２のドレイン信号線ＤＬＲの前記各ゲート信号線に対する層間絶縁膜等としての機能をもつ。
【００３７】
第２の絶縁膜ＩＮの表面には、前記第１の画素電極ＢＰＸを間に位置づけるようにして第１のドレイン信号線ＤＬＲおよび第２のドレイン信号線ＤＬＲが形成され、これら各ドレイン信号線は図中ｙ方向に延在して配置されている。
【００３８】
ここで、第１のドレイン信号線ＤＬＬは、その一部にて、第２の絶縁膜ＩＮおよび第１の絶縁膜ＧＩを貫通するスルーホールＣＮＴ１を通して、第１の薄膜トランジスタＮＭＯＳＬの半導体層ＰＳの一方の端部に接続され、また、第３の薄膜トランジスタＰＭＯＳＬの半導体層ＰＳの一方の端部に接続されている。同様に、第２のドレイン信号線ＤＬＲは、その一部にて、第２の絶縁膜ＩＮおよび第１の絶縁膜ＧＩを貫通するスルーホールＣＮＴ１を通して、第２の薄膜トランジスタＰＭＯＳＲの半導体層ＰＳの一方の端部に接続され、また、第４の薄膜トランジスタＮＭＯＳＲの半導体層ＰＳの一方の端部に接続されている。
【００３９】
また、各ドレイン信号線の形成の際に同時に形成されるものであって、前記各薄膜トランジスタの半導体層ＰＳの他端を前記第１の画素電極ＢＰＸに、あるいは後述する第２の画素電極ＵＰＸに接続させるための各導電層ＣＤＬが形成されている。
【００４０】
すなわち、一の導電層ＣＤＬ１は、第１の薄膜トランジスタＮＭＯＳＬの半導体層ＰＳの他端に第２の絶縁膜ＩＮおよび第１の絶縁膜ＧＩを貫通するスルーホールＣＮＴ２を通して接続され、該導電層ＣＤＬ１の延在端は第２の絶縁膜ＩＮを貫通するスルーホールＣＮＴ３を通して前記第１の画素電極ＢＰＸに接続されている。同様に、他の導電層ＣＤＬ３は、第３の薄膜トランジスタＰＭＯＳＬの半導体層ＰＳの他端にスルーホールＣＮＴ２を通して接続され、該導電層ＣＤＬ３の延在端はスルーホールＣＮＴ３を通して前記第１の画素電極ＢＰＸに接続されている。
【００４１】
さらに、他の導電層ＣＤＬ２は、第２の薄膜トランジスタＰＭＯＳＲの半導体層ＰＳの他端にスルーホールＣＮＴ２を通して接続され、該導電層ＣＤＬ２の延在端は後述する第２の画素電極ＵＰＸの形成領域の直下に至るように延在されて形成されている。同様に、さらに他の導電層ＣＤＬ４は、第４の薄膜トランジスタＮＭＯＳＲの半導体層ＰＳの他端にスルーホールＣＮＴ２を通して接続され、該導電層ＣＤＬ４の延在端は後述する第２の画素電極ＵＰＸの形成領域の直下に至るように延在されて形成されている。
【００４２】
そして、各ドレイン信号線および導電層ＣＤＬをも被って透明基板ＧＬＳ１の表面には第３の絶縁膜ＰＡＳが形成されている。この第３の絶縁膜ＰＡＳはたとえば前記各薄膜トランジスタを液晶との直接の接触を回避する保護膜等として機能する。
【００４３】
この第３の絶縁膜ＰＡＳの表面には、第２の画素電極ＵＰＸが形成されている。この第２の画素電極ＵＰＸはたとえば図中ｙ方向に延在しｘ方向に延在する複数の電極群から構成されているとともに、透光性の導電膜で形成されている。
【００４４】
これら電極群からなる第２の画素電極ＵＰＸは、前記第１の画素電極ＢＰＸと重ねられて配置され、それらのゲート信号線に近接する一端は互いに共通に接続されているとともに、その部分において、第３の絶縁膜ＰＡＳに形成されたスルーホールＣＮＴ４を通して第２の薄膜トランジスタＰＭＯＳＲに接続された前記導電層ＣＤＬ２、および第４の薄膜トランジスタＮＭＯＳＲに接続された前記導電層ＣＤＬ４にそれぞれ接続されている。
【００４５】
この場合、第２の画素電極ＵＰＸと第１の画素電極ＢＰＸとの間には、それらの間に介在される第３の絶縁膜ＰＡＳおよび第２の絶縁膜ＩＮを誘電体膜とする容量素子Ｃｐが形成されるようになっている。この容量素子Ｃｐは、第１および第２の各画素電極に供給される映像信号を比較的長く該電極に蓄積等するために設けられる。
【００４６】
そして、第２の画素電極ＵＰＸをも被って透明基板ＧＬＳ１の表面には、配向膜ＯＩＬが形成されている。この配向膜ＯＩＬは液晶と直接に接触する膜で液晶の分子の初期配向方向を決定づけるようになっている。
【００４７】
なお、図４（ａ）、（ｂ）で明らかとなるように、上述したように構成された透明基板ＧＬＳ１は液晶ＬＣを介して透明基板ＧＬＳ２が配置されている。この透明基板ＧＬＳ２の液晶側の面には、各画素領域と隣接する画素領域の間を画するブラックマトリクスＢＭ、各画素領域に対応する色のカラーフィルタＦＩＬ、表面を平坦化するための平坦化膜ＯＣ、配向膜ＯＩＬが順次形成されている。
【００４８】
このように構成した液晶表示装置の画素における、走査信号と映像信号の駆動波形を示すタイミングチャートを図５（ａ）、（ｂ）に示す。図中太線で示す波形図は映像信号を、細線で示す波形図は走査信号を示している。また、前記映像信号のうち第１のドレイン信号線ＤＬＬ側から供給されるものを図５（ａ）に、第２ドレイン信号線ＤＬＲ側から供給されるものを図５（ｂ）に示している。そして、図５（ａ）、（ｂ）のそれぞれについて、その左側は、ある１フレーム目（奇数フレーム）における走査信号と映像信号の駆動波形を示し、右側は、次の１フレーム目（偶数フレーム）における走査信号と映像信号の駆動波形を示している。
【００４９】
これらの図から明らかになるように、一方の映像信号（たとえば第１のドレイン信号線ＤＬＬに供給される信号）はある１フレーム目から次の１フレーム目にかけて正極から負極に反転し、他方の映像信号（たとえば第２のドレイン信号線ＤＬＲに供給される信号）はある１フレーム目から次の１フレーム目にかけて負極から正極に反転している。
【００５０】
一方、ある１フレーム目における前記一方の映像信号は第１の薄膜トランジスタＮＭＯＳＬを介して第１の画素電極ＢＰＸに供給され、前記他方の映像信号は第２の薄膜トランジスタＰＭＯＳＲを介して第２の画素電極ＵＰＸに供給されるようになる。次の１フレーム目において、反転された前記一方の映像信号は第３の薄膜トランジスタＰＭＯＳＬを介して第１の画素電極ＢＰＸに供給され、反転された前記他方の映像信号は第４の薄膜トランジスタＮＭＯＳＲを介して第２の画素電極ＵＰＸに供給されるようになる。
【００５１】
そして、このことから、各フレームにおける一画素の駆動は２つの走査信号によってなされ、その一方は極性が正の映像信号をたとえば第１の画素電極ＵＰＸに供給するｎチャネル型の薄膜トランジスタを駆動させ、他方は極性が負の映像信号を第２の画素電極ＢＰＸに供給するｐチャネル型の薄膜トランジスタを駆動させるようになっている。
【００５２】
また、次のフレームにおける一画素の駆動は前記２つの走査信号線とは異なる他の２つの走査信号線によってなされ、その一方は極性が負の映像信号をたとえば第１の画素電極ＢＰＸに供給するｐチャネル型の薄膜トランジスタを駆動させ、他方は極性が正の映像信号を第２の画素電極ＵＰＸに供給するｎチャネル型の薄膜トランジスタを駆動させるようになっている。
【００５３】
このため、前記各薄膜トランジスタは、それに導通されるそれぞれの映像信号に応じてゲート電圧を設定することができ、従来の約半分に低減させることができる。
【００５４】
すなわち、たとえば映像信号線の波高値が３．３Ｖよりも小さい場合に、走査信号の波高値は各薄膜トランジスタの閾値電圧をＶｔｈとした場合にＶｔｈ＋１．８Ｖ以上の大きさであれば十分に駆動させることができる。
【００５５】
なお、図６は、この実施例に用いられる液晶ＬＣの特性を示す図で、横軸に電圧Ｖ、縦軸に透過率Ｔをとっている。該液晶ＬＣの透過率は電圧が０Ｖから約３．３Ｖの間に変化し、該電圧の上昇にともなってたとえば黒表示から白表示に移行するようになっている。
【００５６】
一方、図７は、この実施例に用いられる薄膜トランジスタの特性を示す図で、横軸にゲート電圧Ｖｇｓ、縦軸にソース−ドレイン電流Ｉｓｄをとっている。ｎ型およびｐ型のいずれにおいても、その薄膜トランジスタＴＦＴのゲート電圧の絶対値において、閾値電圧Ｖｔｈに１．８Ｖを加算した値が前記３．６Ｖの値の半分以上の値となっている。
【００５７】
上述した実施例では、各薄膜トランジスタの半導体層としてポリシリコンを用いたものであるが、必ずしもポリシリコンに限定することはなく、アモルファスシリコン等であってもよいことはいうまでもない。半導体層の種類に限らずその薄膜トランジスタを駆動させる走査信号の電位を低減させることができるからである。
【００５８】
また、上述し実施例では、第１の画素電極ＢＰＸおよび第２の画素電極ＵＰＸはいずれも透光性の導電層で構成したものである。しかし、たとえば第２の画素電極ＵＰＸを金属等の非透光性の導電層で構成してもよいことはいうまでもない。いわゆる開口率が低減されるが走査信号の波高値の低減の効果が得られるからである。
【００５９】
さらに、第２の画素電極ＵＰＸのみを非透光性の導電層で構成してもよい。いわゆる反射型の液晶表示装置として適用させる場合があるからである。この場合に第１の画素電極ＢＰＸも非透光性の導電層で構成するようにしてもよいことはもちろんである。
【００６０】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置によれば、その走査信号の電位を低減させることができる。
【００６１】
【図面の簡単な説明】
【図１】本発明による液晶表示装置の画素の等価回路を示す図である。
【図２】本発明による液晶表示装置の概略的な構成を示す平面図である。
【図３】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図４】図３のＩＶ（ａ）−ＩＶ（ａ）線における断面図、ＩＶ（ｂ）−ＩＶ（ｂ）線における断面図である。
【図５】本発明による液晶表示装置の画素に供給される走査信号と映像信号を示すタイミングチャートである。
【図６】本発明による液晶表示装置の一実施例に用いられる液晶の特性図である。
【図７】本発明による液晶表示装置の一実施例に形成される薄膜トランジスタの特性図である。
【符号の説明】
ＧＬＳ…透明基板、ＧＯＬ…第１のゲート信号線、ＧＯＲ…第２のゲート信号線、ＧＥＬ…第３のゲート信号線、ＧＥＲ…第４のゲート信号線、ＤＬＬ…第１のドレイン信号線、ＤＬＲ…第２のドレイン信号線、ＣＤＬ…導電層、ＢＰＸ…第１の画素電極、ＵＰＸ…第２の画素電極、ＧＩ…第１の絶縁膜、ＩＮ…第２の絶縁膜、ＰＡＳ…第３の絶縁膜、Ｃｐ…容量素子、ＯＩＬ…配向膜、ＬＣ…液晶。
【発明の属する技術分野】
本発明は液晶表示装置に係り、いわゆるアクティブ・マトリクス型と称される液晶表示装置に関する。
【０００２】
【従来の技術】
この種の液晶表示装置として、液晶を介して対向配置される各基板のうち一方の基板の液晶側の画素領域に、ゲート信号線からの走査信号によってオンする第１のスイッチング素子と第２のスイッチング素子と、第１のスイッチング素子を介して第１のドレイン信号線からの映像信号を供給する第１の画素電極と、第２のスイッチング素子を介して第２のドレイン信号線からの映像信号線を供給する第２の画素電極とを備えたものが知られている（特許文献１参照）。
【０００３】
第１の画素電極と第２の画素電極との間の電圧差に応じて発生する電界によって、当該画素の液晶の光透過率を制御するようになっている。
【０００４】
このように構成した液晶表示装置は、第１の画素電極と第２の画素電極との間に生じる電位差の中点電位を基準にして、該第１の画素電極に供給される映像信号を正極側の電位に、第２の画素電極に供給される映像信号を負極側の電位に設定することができるので、それぞれの各電位を小さくできる効果を有する。
【０００５】
そして、このような構成において、液晶にいわゆる分極が発生するのを回避させるため、たとえば１フレーム毎に第１の画素電極に供給される映像信号および第２の画素電極に供給される映像信号を反転させるようにしたものも知られている。
【０００６】
【特許文献１】
特開２０００−３３８４６２号公報
【０００７】
【発明が解決しようとする課題】
しかし、このような液晶表示装置において、そのＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造からなる各スイッチング素子を、その半導体層として低温度で形成することのできるポリＳｉ等で構成した場合、その耐圧（ゲート、ドレイン間耐圧）が充分でなくなることが顕在化されるに至った。
【０００８】
このため、各スイッチング素子をオンさせるためのゲート信号、すなわちゲート信号線に供給するための走査信号の電位を低減させることが要望されるに至った。
【０００９】
本発明は、このような事情に基づいてなされたものであり、その目的は、走査信号の電位を低減させることのできる液晶表示装置を提供することにある。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
手段１．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の画素領域に、第１のゲート信号線からの走査信号によってオンされる第１のｎ型スイッチング素子と、第２のゲート信号線からの走査信号によってオンされる第２のｐ型スイッチング素子と、第３のゲート信号線からの走査信号によってオンされる第３のｐ型スイッチング素子と、第４のゲート信号線からの走査信号によってオンされる第４のｎ型スイッチング素子と、
前記第１のｎ型スイッチング素子あるいは第３のｐ型スイッチング素子を介して第１のドレイン信号線から映像信号が供給される第１の画素電極と、
前記第２のｐ型スイッチング素子あるいは第４のｎ型スイッチング素子を介して第２のドレイン信号線から映像信号が供給される第２の画素電極とを備えることを特徴とするものである。
【００１１】
手段２．
本発明による液晶表示装置は、手段１の構成を前提に、第１のドレイン信号線からの映像信号と第２のドレイン信号線からの映像信号は極性が異なっていることを特徴とするものである。
【００１２】
手段３．
本発明による液晶表示装置は、手段２の構成を前提に、第１のドレイン信号線からの映像信号は少なくとも１フレーム毎に極性が反転することを特徴とするものである。
【００１３】
手段４．
本発明による液晶表示装置は、手段３の構成を前提に、第１のドレイン信号線からの映像信号の極性が正で第２のドレイン信号線からの映像信号の極性が負である場合、第１のゲート信号線および第２のゲート信号線に走査信号が供給され、第１のドレイン信号線からの映像信号の極性が負で第２のドレイン信号線からの映像信号の極性が正である場合、第３のゲート信号線および第４のゲート信号線に走査信号が供給されることを特徴とするものである。
【００１４】
手段５．
本発明による液晶表示装置は、手段４の構成を前提に、第１のドレイン信号線からの映像信号の極性が正で第２のドレイン信号線からの映像信号の極性が負である場合、第１のゲート信号線の走査信号の極性は正であり第２のゲート信号線の走査信号の極性は負であるとともに、第１のドレイン信号線からの映像信号の極性が負で第２のドレイン信号線からの映像信号の極性が正である場合、第３のゲート信号線の走査信号の極性は負であり第４のゲート信号線の走査信号の極性は正であることを特徴とするものである。
【００１５】
手段６．
本発明による液晶表示装置は、たとえば、手段５の構成を前提に、極性が正となる走査信号と極性が負となる走査信号の各波高値はほぼ等しいことを特徴とするものである。
【００１６】
手段７．
本発明による液晶表示装置は、手段１の構成を前提に、各スイッチング素子はポリシリコンを半導体とするＭＩＳ型トラジスタであることを特徴とするものである。
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００１７】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
実施例１．
図２は、本発明による液晶表示装置の一実施例を示す平面図である。まず、液晶を介して互いに対向配置される各基板のうち一方の基板ＧＬＳ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成され、また、ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。
【００１８】
ここで、前記ゲート信号線ＧＬは、図中上側から下側へ互いに隣接された４本の信号線を一組として比較的大きな距離を保って配置されている。そして該一組の各信号線は図中上側から第１のゲート信号線ＧＯＬ、第２のゲート信号線ＧＯＲ、第３のゲート信号線ＧＥＬ、および第４のゲート信号線ＧＥＲからなっている。
【００１９】
また、前記各ドレイン信号線ＤＬは、その隣接方向に近接、遠接、近接、……を繰り返して配置され、これにより、遠接される一対のドレイン信号線ＤＬと前記一組の各ゲート信号線ＧＬを含んで他の隣接する一組の各ゲート信号線ＧＬとで囲まれた矩形の領域（図中太字で囲まれた部分）を画素領域として形成されている。
【００２０】
各画素領域には、その画素領域における画素を含んでｘ方向に並設される画素群を選択する一組の各ゲート信号線ＧＬから走査信号が供給されるとともに、図中左側のドレイン信号線ＤＬ（第１のドレイン信号線ＤＬＬ）からの第１の映像信号と図中右側のドレイン信号線ＤＬ（第２のドレイン信号線ＤＬＲ）からの第２の映像信号とが供給されるようになっている。この画素領域の詳細な構成は後に詳述する。
【００２１】
前記各ゲート信号線ＧＬは、例えばその一端において走査信号駆動回路ＳＣＣに接続され、この走査信号駆動回路ＳＣＣによって、順次走査信号が供給されるようになっている。また、ドレイン信号線ＤＬは、たとえばその一端において映像信号駆動回路ＩＭＣに接続され、この映像信号駆動回路ＩＭＣによって、前記走査信号の供給のタイミングに合わせて映像信号が供給されるようになっている。
【００２２】
なお、走査信号駆動回路ＳＣＣおよび映像信号駆動回路ＩＭＣには、コントローラＣＮＴＬからの信号によって駆動され、該コントローラＣＮＴＬには外部から画像信号等の入力信号が供給されるようになっている。
【００２３】
図１は、本発明による液晶表示装置の画素の一実施例における等価回路を示した図で、図２の太線枠における部分のそれを示している。
図１において、まず、一画素領域の両側に第１のドレイン信号線ＤＬＬと第２のドレイン信号線ＤＬＲが走行されている。また、一画素領域の下側に第１のゲート信号線ＧＯＬ、第２のゲート信号線ＧＯＲ、第３のゲート信号線ＧＥＬ、および第４のゲート信号線ＧＥＲが走行されている。
【００２４】
そして、第１のゲート信号線ＧＯＬからの走査信号によってオンする第１の薄膜トランジスタＮＭＯＳＬがあり、このオンされた第１の薄膜トランジスタＮＭＯＳＬを介して第１のドレイン信号線ＤＬＬからの映像信号が供給される第１の画素電極ＢＰＸがある。ここで、第１のゲート信号線からの走査信号はその極性が正極であり、第１の薄膜トランジスタＮＭＯＳＬはｎチャネル型のトランジスタとして構成されている。
【００２５】
また、第２のゲート信号線ＧＯＲからの走査信号によってオンする第２の薄膜トランジスタＰＭＯＳＲがあり、このオンされた第２の薄膜トランジスタＰＭＯＳＬを介して第２のドレイン信号線ＤＬＲからの映像信号が供給される第２の画素電極ＵＰＸがある。ここで、第２のゲート信号線からの走査信号はその極性が負極であり、第２の薄膜トランジスタＰＭＯＳＲはｐチャネル型のトランジスタとして構成されている。
【００２６】
また、第３のゲート信号線ＧＥＬからの走査信号によってオンする第３の薄膜トランジスタＰＭＯＳＬがあり、このオンされた第３の薄膜トランジスタＰＭＯＳＬを介して第１のドレイン信号線ＤＬＲからの映像信号が第１の前記画素電極ＢＰＸに供給されるようになっている。ここで、第３のゲート信号線からの走査信号はその極性が負極であり、第３の薄膜トランジスタＰＭＯＳＬはｐチャネル型のトランジスタとして構成されている。
【００２７】
さらに、第４のゲート信号線ＧＥＲからの走査信号によってオンする第４の薄膜トランジスタＮＭＯＳＲがあり、このオンされた第４の薄膜トランジスタＮＭＯＳＲを介して第２のドレイン信号線ＤＬＲからの映像信号が第２の前記画素電極ＵＰＸに供給されるようになっている。ここで、第４のゲート信号線からの走査信号はその極性が正極であり、第４の薄膜トランジスタＮＭＯＳＲはｎチャネル型のトランジスタとして構成されている。
【００２８】
ここで、ある１フレーム目で、第１のドレイン信号線ＤＬＬに正極の映像信号が供給され、第２のドレイン信号線ＤＬＲに負極の映像信号が供給される場合に、そのタイミングに合わせて、第１のゲート信号線ＧＯＬに正極の走査信号が供給されるとともに、第２のゲート信号線ＧＯＲに負極の走査信号が供給されるようになっている。これにより、第１のドレイン信号線ＤＬＬの正極の映像信号は第１の薄膜トランジスタＮＭＯＳＬを介して第１の画素電極ＢＰＸに供給され、第２のドレイン信号線ＤＬＲの負極映像信号は第２の薄膜トランジスタＰＭＯＲを介して第２の画素電極ＵＰＸに供給されて、その電位差による電界によって液晶を挙動させるようになる。
【００２９】
そして、次の１フレーム目で、第１のドレイン信号線ＤＬＬに負極の映像信号が供給され、第２のドレイン信号線ＤＬＲに正極の映像信号が供給される場合に、そのタイミングに合わせて、第３のゲート信号線ＧＥＬに負極の走査信号が供給されるとともに、第４のゲート信号線ＧＥＲに正極の走査信号が供給されるようになっている。これにより、第１のドレイン信号線ＤＬＬの負極の映像信号は第３の薄膜トランジスタＰＭＯＳＬを介して第１の画素電極ＢＰＸに供給され、第２のドレイン信号線ＤＬＲの正極映像信号は第４の薄膜トランジスタＮＭＯＲを介して第２の画素電極ＵＰＸに供給されて、その電位差による電界によって液晶を挙動させるようになる。
【００３０】
図３は、本発明による液晶表示装置の画素の構成の一実施例を示す平面図である。また、図３のＩＶ（ａ）−ＩＶ（ａ）線における断面図を図４（ａ）に、ＩＶ（ｂ）−ＩＶ（ｂ）線における断面図を図４（ｂ）に示している。
【００３１】
まず、たとえば透明基板ＧＬＳ１の表面に、第１の薄膜トランジスタＮＭＯＳＬの半導体層ＰＳ、第２の薄膜トランジスタＰＭＯＳＲの半導体層ＰＳ、第３の薄膜トランジスタＰＭＯＳＬの半導体層ＰＳ、および第４の薄膜トランジスタＮＭＯＳＲの半導体層ＰＳが形成されている。この半導体層ＰＳはたとえば低温処理で形成されるポリＳｉ（ｐ−Ｓｉ）から構成されている。
【００３２】
そして、これら各半導体層ＰＳをも被って透明基板ＧＬＳ１の表面には第１の絶縁膜ＧＩが形成されている。この第１の絶縁膜ＧＩは前記各薄膜トランジスタの形成領域においてそれぞれの薄膜トランジスタのゲート絶縁膜として機能するようになっている。
【００３３】
該第１の絶縁膜ＧＩの表面には、そのｘ方向に延在しｙ方向に並設される第１のゲート信号線ＧＯＬ、第２のゲート信号線ＧＯＲ、第３のゲート信号線ＧＥＬ、および第４のゲート信号線ＧＥＲが形成されている。
【００３４】
この場合、第１のゲート信号線ＧＯＬは前記第１の薄膜トランジスタＮＭＯＳＬの半導体層ＰＳを交差するようにして、第２のゲート信号線ＧＯＲは前記第２の薄膜トランジスタＰＭＯＳＲの半導体層ＰＳを交差するようにして、第３のゲート信号線ＧＥＬは前記第３の薄膜トランジスタＰＭＯＳＬの半導体層ＰＳを交差するようにして、第４のゲート信号線ＧＥＲは前記第４の薄膜トランジスタＮＭＯＳＲの半導体層ＰＳを交差するようにして形成されている。それぞれの各ゲート信号線が対応する薄膜トランジスタのゲート電極として機能させるためである。
【００３５】
また、第１の絶縁膜ＧＩの表面には、画素領域の周辺を除く中央部の全域に第１の画素電極ＢＰＸが形成されている。この第１の画素電極は透光性の導電膜から構成され、たとえば、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等からなっている。
【００３６】
そして、前記各ゲート信号線および第１の画素電極ＢＰＸをも被って透明基板ＧＬＳ１の表面には第２の絶縁膜ＩＮが形成されている。この第２の絶縁膜ＩＮはたとえば次に説明する第１のドレイン信号線ＤＬＲおよび第２のドレイン信号線ＤＬＲの前記各ゲート信号線に対する層間絶縁膜等としての機能をもつ。
【００３７】
第２の絶縁膜ＩＮの表面には、前記第１の画素電極ＢＰＸを間に位置づけるようにして第１のドレイン信号線ＤＬＲおよび第２のドレイン信号線ＤＬＲが形成され、これら各ドレイン信号線は図中ｙ方向に延在して配置されている。
【００３８】
ここで、第１のドレイン信号線ＤＬＬは、その一部にて、第２の絶縁膜ＩＮおよび第１の絶縁膜ＧＩを貫通するスルーホールＣＮＴ１を通して、第１の薄膜トランジスタＮＭＯＳＬの半導体層ＰＳの一方の端部に接続され、また、第３の薄膜トランジスタＰＭＯＳＬの半導体層ＰＳの一方の端部に接続されている。同様に、第２のドレイン信号線ＤＬＲは、その一部にて、第２の絶縁膜ＩＮおよび第１の絶縁膜ＧＩを貫通するスルーホールＣＮＴ１を通して、第２の薄膜トランジスタＰＭＯＳＲの半導体層ＰＳの一方の端部に接続され、また、第４の薄膜トランジスタＮＭＯＳＲの半導体層ＰＳの一方の端部に接続されている。
【００３９】
また、各ドレイン信号線の形成の際に同時に形成されるものであって、前記各薄膜トランジスタの半導体層ＰＳの他端を前記第１の画素電極ＢＰＸに、あるいは後述する第２の画素電極ＵＰＸに接続させるための各導電層ＣＤＬが形成されている。
【００４０】
すなわち、一の導電層ＣＤＬ１は、第１の薄膜トランジスタＮＭＯＳＬの半導体層ＰＳの他端に第２の絶縁膜ＩＮおよび第１の絶縁膜ＧＩを貫通するスルーホールＣＮＴ２を通して接続され、該導電層ＣＤＬ１の延在端は第２の絶縁膜ＩＮを貫通するスルーホールＣＮＴ３を通して前記第１の画素電極ＢＰＸに接続されている。同様に、他の導電層ＣＤＬ３は、第３の薄膜トランジスタＰＭＯＳＬの半導体層ＰＳの他端にスルーホールＣＮＴ２を通して接続され、該導電層ＣＤＬ３の延在端はスルーホールＣＮＴ３を通して前記第１の画素電極ＢＰＸに接続されている。
【００４１】
さらに、他の導電層ＣＤＬ２は、第２の薄膜トランジスタＰＭＯＳＲの半導体層ＰＳの他端にスルーホールＣＮＴ２を通して接続され、該導電層ＣＤＬ２の延在端は後述する第２の画素電極ＵＰＸの形成領域の直下に至るように延在されて形成されている。同様に、さらに他の導電層ＣＤＬ４は、第４の薄膜トランジスタＮＭＯＳＲの半導体層ＰＳの他端にスルーホールＣＮＴ２を通して接続され、該導電層ＣＤＬ４の延在端は後述する第２の画素電極ＵＰＸの形成領域の直下に至るように延在されて形成されている。
【００４２】
そして、各ドレイン信号線および導電層ＣＤＬをも被って透明基板ＧＬＳ１の表面には第３の絶縁膜ＰＡＳが形成されている。この第３の絶縁膜ＰＡＳはたとえば前記各薄膜トランジスタを液晶との直接の接触を回避する保護膜等として機能する。
【００４３】
この第３の絶縁膜ＰＡＳの表面には、第２の画素電極ＵＰＸが形成されている。この第２の画素電極ＵＰＸはたとえば図中ｙ方向に延在しｘ方向に延在する複数の電極群から構成されているとともに、透光性の導電膜で形成されている。
【００４４】
これら電極群からなる第２の画素電極ＵＰＸは、前記第１の画素電極ＢＰＸと重ねられて配置され、それらのゲート信号線に近接する一端は互いに共通に接続されているとともに、その部分において、第３の絶縁膜ＰＡＳに形成されたスルーホールＣＮＴ４を通して第２の薄膜トランジスタＰＭＯＳＲに接続された前記導電層ＣＤＬ２、および第４の薄膜トランジスタＮＭＯＳＲに接続された前記導電層ＣＤＬ４にそれぞれ接続されている。
【００４５】
この場合、第２の画素電極ＵＰＸと第１の画素電極ＢＰＸとの間には、それらの間に介在される第３の絶縁膜ＰＡＳおよび第２の絶縁膜ＩＮを誘電体膜とする容量素子Ｃｐが形成されるようになっている。この容量素子Ｃｐは、第１および第２の各画素電極に供給される映像信号を比較的長く該電極に蓄積等するために設けられる。
【００４６】
そして、第２の画素電極ＵＰＸをも被って透明基板ＧＬＳ１の表面には、配向膜ＯＩＬが形成されている。この配向膜ＯＩＬは液晶と直接に接触する膜で液晶の分子の初期配向方向を決定づけるようになっている。
【００４７】
なお、図４（ａ）、（ｂ）で明らかとなるように、上述したように構成された透明基板ＧＬＳ１は液晶ＬＣを介して透明基板ＧＬＳ２が配置されている。この透明基板ＧＬＳ２の液晶側の面には、各画素領域と隣接する画素領域の間を画するブラックマトリクスＢＭ、各画素領域に対応する色のカラーフィルタＦＩＬ、表面を平坦化するための平坦化膜ＯＣ、配向膜ＯＩＬが順次形成されている。
【００４８】
このように構成した液晶表示装置の画素における、走査信号と映像信号の駆動波形を示すタイミングチャートを図５（ａ）、（ｂ）に示す。図中太線で示す波形図は映像信号を、細線で示す波形図は走査信号を示している。また、前記映像信号のうち第１のドレイン信号線ＤＬＬ側から供給されるものを図５（ａ）に、第２ドレイン信号線ＤＬＲ側から供給されるものを図５（ｂ）に示している。そして、図５（ａ）、（ｂ）のそれぞれについて、その左側は、ある１フレーム目（奇数フレーム）における走査信号と映像信号の駆動波形を示し、右側は、次の１フレーム目（偶数フレーム）における走査信号と映像信号の駆動波形を示している。
【００４９】
これらの図から明らかになるように、一方の映像信号（たとえば第１のドレイン信号線ＤＬＬに供給される信号）はある１フレーム目から次の１フレーム目にかけて正極から負極に反転し、他方の映像信号（たとえば第２のドレイン信号線ＤＬＲに供給される信号）はある１フレーム目から次の１フレーム目にかけて負極から正極に反転している。
【００５０】
一方、ある１フレーム目における前記一方の映像信号は第１の薄膜トランジスタＮＭＯＳＬを介して第１の画素電極ＢＰＸに供給され、前記他方の映像信号は第２の薄膜トランジスタＰＭＯＳＲを介して第２の画素電極ＵＰＸに供給されるようになる。次の１フレーム目において、反転された前記一方の映像信号は第３の薄膜トランジスタＰＭＯＳＬを介して第１の画素電極ＢＰＸに供給され、反転された前記他方の映像信号は第４の薄膜トランジスタＮＭＯＳＲを介して第２の画素電極ＵＰＸに供給されるようになる。
【００５１】
そして、このことから、各フレームにおける一画素の駆動は２つの走査信号によってなされ、その一方は極性が正の映像信号をたとえば第１の画素電極ＵＰＸに供給するｎチャネル型の薄膜トランジスタを駆動させ、他方は極性が負の映像信号を第２の画素電極ＢＰＸに供給するｐチャネル型の薄膜トランジスタを駆動させるようになっている。
【００５２】
また、次のフレームにおける一画素の駆動は前記２つの走査信号線とは異なる他の２つの走査信号線によってなされ、その一方は極性が負の映像信号をたとえば第１の画素電極ＢＰＸに供給するｐチャネル型の薄膜トランジスタを駆動させ、他方は極性が正の映像信号を第２の画素電極ＵＰＸに供給するｎチャネル型の薄膜トランジスタを駆動させるようになっている。
【００５３】
このため、前記各薄膜トランジスタは、それに導通されるそれぞれの映像信号に応じてゲート電圧を設定することができ、従来の約半分に低減させることができる。
【００５４】
すなわち、たとえば映像信号線の波高値が３．３Ｖよりも小さい場合に、走査信号の波高値は各薄膜トランジスタの閾値電圧をＶｔｈとした場合にＶｔｈ＋１．８Ｖ以上の大きさであれば十分に駆動させることができる。
【００５５】
なお、図６は、この実施例に用いられる液晶ＬＣの特性を示す図で、横軸に電圧Ｖ、縦軸に透過率Ｔをとっている。該液晶ＬＣの透過率は電圧が０Ｖから約３．３Ｖの間に変化し、該電圧の上昇にともなってたとえば黒表示から白表示に移行するようになっている。
【００５６】
一方、図７は、この実施例に用いられる薄膜トランジスタの特性を示す図で、横軸にゲート電圧Ｖｇｓ、縦軸にソース−ドレイン電流Ｉｓｄをとっている。ｎ型およびｐ型のいずれにおいても、その薄膜トランジスタＴＦＴのゲート電圧の絶対値において、閾値電圧Ｖｔｈに１．８Ｖを加算した値が前記３．６Ｖの値の半分以上の値となっている。
【００５７】
上述した実施例では、各薄膜トランジスタの半導体層としてポリシリコンを用いたものであるが、必ずしもポリシリコンに限定することはなく、アモルファスシリコン等であってもよいことはいうまでもない。半導体層の種類に限らずその薄膜トランジスタを駆動させる走査信号の電位を低減させることができるからである。
【００５８】
また、上述し実施例では、第１の画素電極ＢＰＸおよび第２の画素電極ＵＰＸはいずれも透光性の導電層で構成したものである。しかし、たとえば第２の画素電極ＵＰＸを金属等の非透光性の導電層で構成してもよいことはいうまでもない。いわゆる開口率が低減されるが走査信号の波高値の低減の効果が得られるからである。
【００５９】
さらに、第２の画素電極ＵＰＸのみを非透光性の導電層で構成してもよい。いわゆる反射型の液晶表示装置として適用させる場合があるからである。この場合に第１の画素電極ＢＰＸも非透光性の導電層で構成するようにしてもよいことはもちろんである。
【００６０】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置によれば、その走査信号の電位を低減させることができる。
【００６１】
【図面の簡単な説明】
【図１】本発明による液晶表示装置の画素の等価回路を示す図である。
【図２】本発明による液晶表示装置の概略的な構成を示す平面図である。
【図３】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図４】図３のＩＶ（ａ）−ＩＶ（ａ）線における断面図、ＩＶ（ｂ）−ＩＶ（ｂ）線における断面図である。
【図５】本発明による液晶表示装置の画素に供給される走査信号と映像信号を示すタイミングチャートである。
【図６】本発明による液晶表示装置の一実施例に用いられる液晶の特性図である。
【図７】本発明による液晶表示装置の一実施例に形成される薄膜トランジスタの特性図である。
【符号の説明】
ＧＬＳ…透明基板、ＧＯＬ…第１のゲート信号線、ＧＯＲ…第２のゲート信号線、ＧＥＬ…第３のゲート信号線、ＧＥＲ…第４のゲート信号線、ＤＬＬ…第１のドレイン信号線、ＤＬＲ…第２のドレイン信号線、ＣＤＬ…導電層、ＢＰＸ…第１の画素電極、ＵＰＸ…第２の画素電極、ＧＩ…第１の絶縁膜、ＩＮ…第２の絶縁膜、ＰＡＳ…第３の絶縁膜、Ｃｐ…容量素子、ＯＩＬ…配向膜、ＬＣ…液晶。
Claims (7)
- 液晶を介して対向配置される各基板のうち一方の基板の液晶側の画素領域に、
第１のゲート信号線からの走査信号によってオンされる第１のｎ型スイッチング素子と、第２のゲート信号線からの走査信号によってオンされる第２のｐ型スイッチング素子と、第３のゲート信号線からの走査信号によってオンされる第３のｐ型スイッチング素子と、第４のゲート信号線からの走査信号によってオンされる第４のｎ型スイッチング素子と、
前記第１のｎ型スイッチング素子あるいは第３のｐ型スイッチング素子を介して第１のドレイン信号線から映像信号が供給される第１の画素電極と、
前記第２のｐ型スイッチング素子あるいは第４のｎ型スイッチング素子を介して第２のドレイン信号線から映像信号が供給される第２の画素電極とを備えることを特徴とする液晶表示装置。 - 第１のドレイン信号線からの映像信号と第２のドレイン信号線からの映像信号は極性が異なっていることを特徴とする請求項１に記載の液晶表示装置。
- 第１のドレイン信号線からの映像信号は少なくとも１フレーム毎に極性が反転することを特徴とする請求項２に記載の液晶表示装置。
- 第１のドレイン信号線からの映像信号の極性が正で第２のドレイン信号線からの映像信号の極性が負である場合、第１のゲート信号線および第２のゲート信号線に走査信号が供給され、第１のドレイン信号線からの映像信号の極性が負で第２のドレイン信号線からの映像信号の極性が正である場合、第３のゲート信号線および第４のゲート信号線に走査信号が供給されることを特徴とする請求項３に記載の液晶表示装置。
- 第１のドレイン信号線からの映像信号の極性が正で第２のドレイン信号線からの映像信号の極性が負である場合、第１のゲート信号線の走査信号の極性は正であり第２のゲート信号線の走査信号の極性は負であるとともに、第１のドレイン信号線からの映像信号の極性が負で第２のドレイン信号線からの映像信号の極性が正である場合、第３のゲート信号線の走査信号の極性は負であり第４のゲート信号線の走査信号の極性は正であることを特徴とする請求項４に記載の液晶表示装置。
- 極性が正となる走査信号と極性が負となる走査信号の各波高値はほぼ等しいことを特徴とする請求項５に記載の液晶表示装置。
- 各スイッチング素子はポリシリコンを半導体とするＭＩＳ型トラジスタであることを特徴とする請求項１の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003208765A JP2005070110A (ja) | 2003-08-26 | 2003-08-26 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003208765A JP2005070110A (ja) | 2003-08-26 | 2003-08-26 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005070110A true JP2005070110A (ja) | 2005-03-17 |
Family
ID=34401920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003208765A Pending JP2005070110A (ja) | 2003-08-26 | 2003-08-26 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005070110A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010230889A (ja) * | 2009-03-26 | 2010-10-14 | Seiko Epson Corp | 電気光学装置および電子機器 |
| KR101471195B1 (ko) * | 2006-08-07 | 2014-12-09 | 재팬 디스프레이 웨스트 인코포레이트 | 전기 광학 소자의 구동 방법, 화소 회로, 전기 광학 장치및 전자 기기 |
| WO2016090698A1 (zh) * | 2014-12-10 | 2016-06-16 | 深圳市华星光电技术有限公司 | 液晶显示面板及其驱动方法 |
| WO2019123101A1 (ja) * | 2017-12-22 | 2019-06-27 | 株式会社半導体エネルギー研究所 | 表示パネル、表示装置、入出力装置、情報処理装置 |
-
2003
- 2003-08-26 JP JP2003208765A patent/JP2005070110A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101471195B1 (ko) * | 2006-08-07 | 2014-12-09 | 재팬 디스프레이 웨스트 인코포레이트 | 전기 광학 소자의 구동 방법, 화소 회로, 전기 광학 장치및 전자 기기 |
| JP2010230889A (ja) * | 2009-03-26 | 2010-10-14 | Seiko Epson Corp | 電気光学装置および電子機器 |
| WO2016090698A1 (zh) * | 2014-12-10 | 2016-06-16 | 深圳市华星光电技术有限公司 | 液晶显示面板及其驱动方法 |
| WO2019123101A1 (ja) * | 2017-12-22 | 2019-06-27 | 株式会社半導体エネルギー研究所 | 表示パネル、表示装置、入出力装置、情報処理装置 |
| CN111417999A (zh) * | 2017-12-22 | 2020-07-14 | 株式会社半导体能源研究所 | 显示面板、显示装置、输入输出装置以及数据处理装置 |
| KR20200098563A (ko) * | 2017-12-22 | 2020-08-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 패널, 표시 장치, 입출력 장치, 정보 처리 장치 |
| JPWO2019123101A1 (ja) * | 2017-12-22 | 2020-12-24 | 株式会社半導体エネルギー研究所 | 表示パネル、表示装置、入出力装置、情報処理装置 |
| US11423855B2 (en) | 2017-12-22 | 2022-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Display panel, display device, input/output device, and data processing device |
| US20220392419A1 (en) * | 2017-12-22 | 2022-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Display panel, display device, input/output device, and data processing device |
| KR102513208B1 (ko) * | 2017-12-22 | 2023-03-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 패널, 표시 장치, 입출력 장치, 정보 처리 장치 |
| CN111417999B (zh) * | 2017-12-22 | 2023-09-12 | 株式会社半导体能源研究所 | 显示面板、显示装置、输入输出装置以及数据处理装置 |
| US11763766B2 (en) | 2017-12-22 | 2023-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Display panel, display device, input/output device, and data processing device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6388657B2 (ja) | アレイ基板及び液晶表示パネル並びにその駆動方法 | |
| JP4241238B2 (ja) | 液晶表示装置 | |
| US8964140B2 (en) | Liquid crystal display | |
| US7391397B2 (en) | Display device | |
| WO2006098176A1 (ja) | アクティブマトリクス基板およびそれを備えた表示装置 | |
| KR20100100243A (ko) | 액정 표시 장치 및 액정 표시 장치의 구동 방법 | |
| US10684516B2 (en) | Liquid crystal display | |
| KR101136348B1 (ko) | 어레이 기판 및 이를 갖는 표시장치 | |
| US9780126B2 (en) | Z-inversion type display device and method of manufacturing the same | |
| KR101462163B1 (ko) | 액정 표시 장치 | |
| KR101733150B1 (ko) | 액정 표시 장치 | |
| KR20090036920A (ko) | 표시기판, 이를 갖는 표시장치 및 그 구동방법 | |
| JP2016009719A5 (ja) | ||
| JP4047626B2 (ja) | 画像表示装置 | |
| KR20090043750A (ko) | 액정표시장치 | |
| JP2005070110A (ja) | 液晶表示装置 | |
| KR101133193B1 (ko) | 액정 표시 장치 | |
| KR102481182B1 (ko) | 액정 표시 장치 | |
| KR20070080143A (ko) | 액정표시장치 | |
| US20240014220A1 (en) | Array substrate and display panel | |
| KR20070074789A (ko) | 액정 표시 장치 | |
| KR100925471B1 (ko) | 반투과형 액정 표시 장치용 박막 다이오드 표시판 | |
| CN113625496A (zh) | 显示装置 | |
| KR20050078759A (ko) | 박막 트랜지스터 표시판 |