KR20070074789A - 액정 표시 장치 - Google Patents

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KR20070074789A
KR20070074789A KR1020060002765A KR20060002765A KR20070074789A KR 20070074789 A KR20070074789 A KR 20070074789A KR 1020060002765 A KR1020060002765 A KR 1020060002765A KR 20060002765 A KR20060002765 A KR 20060002765A KR 20070074789 A KR20070074789 A KR 20070074789A
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voltage
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KR1020060002765A
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홍준의
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삼성전자주식회사
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    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G19/00—Table service
    • A47G19/02—Plates, dishes or the like
    • A47G19/027—Plates, dishes or the like with means for keeping food cool or hot

Abstract

액정 표시 장치가 제공된다. 액정 표시 장치는 절연 기판 상에 서로 다른 선폭을 가지며 교대로 배열된, 게이트 신호를 전달하는 복수의 제1 및 제2 게이트 라인과, 제1 및 제2 게이트 라인과 절연되어 교차하며, 영상 신호를 전달하는 복수의 데이터 라인과, 제1 게이트 라인과 데이터 라인의 교차점에 형성되며, 제1 게이트 라인이 제어단에 연결되어 있는 복수의 제1 박막 트랜지스터, 및 제2 게이트 라인 및 데이터 라인의 교차점에 형성되며, 제2 게이트 라인이 제어단에 연결되어 있는 복수의 제2 박막 트랜지스터를 포함하는 제1 표시판과, 제1 표시판에 대향하는 제2 표시판, 및 제1 및 제2 표시판 사이에 개재된 액정층을 포함한다.
게이트 라인, 게이트 지연, 킥백 전압, 액정 표시 장치

Description

액정 표시 장치{Liquid crystal display}
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 개략적인 분해 사시도이다.
도 2는 본 발명의 일 실시예에 따른 액정 표시 장치의 제1 표시판의 화소를 나타내는 레이아웃도이다.
도 3은 도 2의 Ⅲ-Ⅲ' 선을 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 액정 표시 장치의 하나의 화소에 대한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 액정 표시 장치의 위치별 전압 관계를 나타내기 위한 평면도이다.
도 6a 및 도 6b는 각각 도 5의 PA1 및 PC1에 인가되는 게이트 전압 및 화소 전압을 나타내는 전압 파형도들이다.
도 7a 및 도 7b는 각각 도 5의 PA2 및 PC2 영역에 인가되는 게이트 전압 및 화소 전압을 나타내는 전압 파형도들이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제1 표시판 121: 제1 게이트 라인
122: 제2 게이트 라인 140: 반도체층
162: 데이터 라인 165: 소오스 전극
166: 드레인 전극 181: 제1 서브 화소 전극
182: 제2 서브 화소 전극 200: 제2 표시판
220: 차광 패턴 230: 컬러 필터 패턴
250: 공통 전극 300: 액정 표시 장치
310: 게이트 구동부 320: 데이터 구동부
330: 액정 패널
본 발명은 액정 표시 장치에 관한 것으로서, 보다 상세하게는 액정 패널에서의 위치에 따른 휘도차가 완화되어 화질이 개선된 액정 표시 장치에 관한 것이다.
액정 표시 장치(Liquid Crystal Display; LCD)는 매트릭스 형태로 배열된 화소들에 화상 정보에 따른 데이터 신호를 개별적으로 공급하여, 그 화소들의 광투과율을 조절함으로써 원하는 화상을 표시할 수 있는 표시 장치이다. 이러한 액정 표시 장치는 화소들이 매트릭스 형태로 배열된 액정 패널, 이들을 구동하는 구동 모듈 및 액정 패널에 빛을 제공하는 백라이트 어셈블리를 포함하여 이루어진다. 여기서, 액정 패널은 박막 트랜지스터 어레이를 포함하는 제1 표시판 및 컬러 필터 패턴 등이 형성되어 있는 제2 표시판의 합착으로 이루어지며, 제1 표시판과 제2 표시 판 사이에는 액정 분자를 포함하는 액정층이 개재된다.
제1 표시판에는 복수의 게이트 라인이 구비되어 박막 트랜지스터를 온-오프 시킨다. 게이트 신호는 복수개의 게이트선에 순차적으로 인가되며, 게이트 온 신호가 인가된 박막 트랜지스터는 턴-온되어 채널을 형성한다. 데이터 라인에 인가된 데이터 전압은 박막 트랜지스터의 채널을 거쳐 화소 전극에 인가된다. 이렇게 인가된 화소 전압은 공통 전압과 함께 액정층에 전계를 생성한다.
그런데, 액정 표시 장치가 대형화될 경우, 게이트 라인의 길이도 길어지게 되어, 저항 상승에 따른 게이트 신호 지연이 발생한다. 특히, 게이트 구동부로부터 멀리 떨어질수록 게이트 신호 지연이 더욱 심화된다. 이러한 게이트 신호 지연은 화소 전극에 생성되는 전계의 크기를 왜곡하며, 위치별 휘도의 차이를 유발하기 때문에 화질이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 액정 패널에서의 위치에 따른 휘도차가 완화되어 화질이 개선된 액정 표시 장치를 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는 절연 기판 상에 서로 다른 선폭을 가지며 교대로 배열된, 게이트 신호를 전 달하는 복수의 제1 및 제2 게이트 라인과, 상기 제1 및 제2 게이트 라인과 절연되어 교차하며, 영상 신호를 전달하는 복수의 데이터 라인과, 상기 제1 게이트 라인과 상기 데이터 라인의 교차점에 형성되며, 상기 제1 게이트 라인이 제어단에 연결되어 있는 복수의 제1 박막 트랜지스터, 및 상기 제2 게이트 라인 및 상기 데이터 라인의 교차점에 형성되며, 상기 제2 게이트 라인이 제어단에 연결되어 있는 복수의 제2 박막 트랜지스터를 포함하는 제1 표시판과, 상기 제1 표시판에 대향하는 제2 표시판, 및 상기 제1 및 제2 표시판 사이에 개재된 액정층을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 액정 표시 장치를 설명한다. 도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 개략적인 분해 사시도이다.
도 1을 참조하면, 액정 표시 장치(300)는 제1 표시판(100)과 그에 대향하는 제2 표시판(200) 및 제1 표시판(100)과 제2 표시판(200) 사이에 개재된 액정층(미 도시)을 포함한다.
제1 표시판(100)은 다수개의 제1 및 제2 게이트 라인(121, 122), 제1 및 제2 게이트 라인(121, 122)과 절연되어 교차하는 데이터 라인(162) 및 제1 및 제2 게이트 라인(121, 122)과 데이터 라인(162) 상에 형성된 다수개의 제1 및 제2 서브 화소 전극(181, 182)을 구비한다. 여기서 제2 게이트 라인(122)은 제1 게이트 라인(121)에 비해 저항이 작다. 예를 들어, 제2 게이트 라인(122)이 제1 게이트 라인(121)과 동일한 물질로 이루어진 경우 제2 게이트 라인(122)의 선폭은 제1 게이트 라인(121)에 비해 넓다. 예를 들어, 제2 게이트 라인(122)의 선폭은 제1 게이트 라인(121)의 선폭의 1.2 내지 2배일 수 있다.
제1 서브 화소 전극(181)은 제1 게이트 라인(121) 및 데이터 라인(162)에 의해 전달되는 구동 신호에 의해 화소 전압을 인가받으며, 제2 서브 화소 전극(182)은 제2 게이트 라인(122) 및 데이터 라인(162)에 의해 전달되는 구동 신호에 의해 화소 전압을 인가받는다. 인접하는 제1 및 제2 서브 화소 전극(181, 182)은 하나의 화소를 이룬다.
제2 표시판(200)은 예컨대, 적색(R), 녹색(G), 청색(B)의 컬러 필터 패턴(230)을 구비한다. 컬러 필터 패턴(230)은 차광 패턴(220)에 의해 구획된다. 컬러 필터 패턴(230) 및 차광 패턴(220)의 아래쪽에는 제1 표시판(100)의 서브 화소 전극(181, 182)과 함께 액정층에 전계를 형성하는 공통 전극(250)이 형성되어 있다.
한편, 상기의 예와는 달리 차광 패턴(220), 컬러 필터 패턴(230) 및 공통 전극(250) 중 적어도 하나는 제1 표시판(100)에 구비될 수도 있다.
이하, 상기한 바와 같은 제1 표시판의 화소 구조에 대해 더욱 상세히 설명한다. 도 2는 본 발명의 일 실시예에 따른 액정 표시 장치의 제1 표시판의 화소를 나타내는 레이아웃도이다.
도 2를 참조하면, 제1 표시판(100)의 화소는 2개의 서브 화소 전극(181, 182)으로 이루어진다. 제1 서브 화소 전극(181)과 제2 서브 화소 전극(182)은 전기적으로 절연되어 있으며, 각각 동일한 스토리지 전극선(128)과 오버랩되어 있다. 스토리지 전극선(128)의 변형예로서는 각각 제1 서브 화소 전극(181)과 제2 서브 화소 전극(182)에 오버랩되는 2개의 스토리지 전극선이 구비될 수도 있다. 도 2에서는 스토리지 전극선(128)이 화소의 중앙부를 가로지르도록 형성되어 있지만, 화소의 외곽부를 따라 제1 및 제2 서브 화소 전극(181, 182)과 오버랩될 수도 있으며, 그밖에 다양한 형상이 가능하다. 또한, 유지 용량이 충분할 경우에는 생략될 수도 있다.
이러한 제1 서브 화소 전극(181)은 제1 박막 트랜지스터(Q1)에 의해 구동되며, 제2 서브 화소 전극(182)는 제2 박막 트랜지스터(Q2)에 의해 구동된다.
제1 및 제2 박막 트랜지스터(Q1, Q2)는 제어단, 입력단 및 출력단을 포함하는 삼단자 소자이다. 먼저, 도 2에서 아래쪽에 위치하는 제2 박막 트랜지스터(Q2)를 살펴보면, 제어단은 제2 게이트 라인(122)으로부터 돌출되어 있는 제2 게이트 전극(126)이며, 입력단은 데이터 라인(162)으로부터 돌출되어 있는 소오스 전극(165)이 다. 제2 박막 트랜지스터(Q2)의 출력단은 드레인 전극(166)이 되며, 드레인 전극(166)은 컨택홀(176)을 통하여 제2 서브 화소 전극(182)과 전기적으로 연결되어 있다. 또한, 제2 게이트 전극(126)과 오버랩되어 형성되어 있는 반도체층(140)이 제2 박막 트랜지스터(Q2)의 채널을 이룬다.
제1 박막 트랜지스터(Q1)의 경우에도 제2 박막 트랜지스터(Q2)와 실질적으로 동일한 구조를 갖는다. 다만, 제어단은 제2 게이트 라인(122) 대신에 제2 게이트 라인(122)보다 선폭이 좁은 제1 게이트 라인(121)으로부터 돌출되어 있는 제1 게이트 전극(121)이 되며, 드레인 전극(166)이 제1 서브 화소 전극(181)과 연결되어 있는 점이 다르다. 여기서, 제1 게이트 전극(125)의 돌출 방향은 도 2에 도시된 것처럼 제2 게이트 전극(126)의 돌출 방향과 반대일 수 있다.
상기한 바와 같은 박막 트랜지스터의 단면 구조에 대해 제2 박막 트랜지스터를 예로 하여 상세히 설명한다. 도 3은 도 2의 Ⅲ-Ⅲ' 선을 따라 절단한 단면도로서, 제1 표시판(100)의 제2 박막 트랜지스터가 형성된 영역의 단면을 나타낸다.
도 3을 참조하면, 유리, 크리스탈 등으로 이루어진 절연 기판(110) 상에 제2 게이트 전극(126)이 형성되어 있다. 제2 게이트 전극(126)은 예를 들어, 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어질 수 있다. 또한, 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다층막 구조로 이루어질 수도 있다.
제2 게이트 전극(126) 위에는 질화 규소, 산화 규소 등으로 이루어진 게이트 절연막(130)이 형성되어 있다. 게이트 절연막(130)은 절연 기판(110)의 전면을 덮으며, 제2 게이트 전극(126)과 상부의 소오스 전극(165), 드레인 전극(166) 등을 절연시키는 역할을 한다.
게이트 절연막(130) 위에는 수소화 비정질 규소 등으로 이루어진 반도체층(140)이 형성되어 있다. 반도체층(140)은 제2 게이트 전극(126)과 오버랩되도록 형성된다. 한편, 도 2 및 도 3에서는 반도체층(140)이 섬형으로 형성되어 있지만, 선형으로 형성될 수도 있다.
또한, 게이트 절연막(130) 및 반도체층(140)의 위에는 소오스 전극(165)과 드레인 전극(166)이 형성되어 있다. 소오스 전극(165)과 드레인 전극(166)은 각각 제2 게이트 전극(126)에 적어도 일부가 오버랩되어 있고, 제2 게이트 전극(126)을 중심으로 서로 이격되어 있다. 소오스 전극(165)과 드레인 전극(166)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어질 수 있으며, 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다층막 구조로 이루어질 수도 있다.
한편, 반도체층(140)과 소오스 전극(165) 사이 및 반도체층(140)과 드레인 전극(166) 사이에는 각각 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 저항성 접촉층(155, 156)이 개재되어 있다. 저항성 접촉층(155, 156)은 반도체층(140)과 소오스 전극(165) 및 드레인 전극(166) 사이의 접촉 저항을 줄이는 역할을 한다.
소오스 전극(165) 및 드레인 전극(166) 위에는 질화 규소 또는 산화 규소 등 으로 이루어진 보호막(170)이 형성되어 있다. 보호막(170) 위에는 ITO 또는 IZO 등으로 이루어진 제2 서브 화소 전극(182)이 배치된다. 또한, 보호막(170)에는 콘택홀(176)이 구비되어 드레인 전극(166)과 제2 서브 화소 전극(182)을 전기적으로 연결시킨다. 제2 서브 화소 전극(182)는 배향막(미도시)으로 덮일 수 있다.
상기한 바와 같은 구조를 갖는 액정 표시 장치는 제1 및 제2 서브 화소 전극에 화소 전압을 인가하고, 공통 전극에 인가된 공통 전압을 인가하여 액정층에 전계를 생성하게 된다. 도 4는 본 발명의 일 실시예에 따른 액정 표시 장치의 하나의 화소에 대한 회로도이다.
도 4를 참조하면, 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL1)에는 게이트 신호가 순차적으로 인가되며, 데이터 라인(DL)에는 영상 신호를 포함하는 데이터 전압이 인가된다. 먼저, 제1 게이트 라인(GL1)에 게이트 온 전압이 인가되면, 제1 박막 트랜지스터(Q1)가 턴온되어 데이터 라인(DL)으로부터 제1 서브 화소 전극(Px1) 측으로 데이터 전압(화소 전압)이 인가된다. 이때, 공통 전극에는 공통 전압이 계속 인가되고 있으며, 화소 전압과 함께 액정층에 전계를 형성하게 된다. 이어서, 제1 게이트 라인(GL1)에 게이트 오프 전압이 인가되면, 제1 박막 트랜지스터(Q1)가 턴오프되어 데이터 라인(DL)으로부터의 데이터 전압이 차단된다. 이때, 제1 서브 화소 전극(Px1)에 인가된 화소 전압은 킥백(kickback)되어 낮아지게 된다. 본 명세서 상에서 데이터 전압은 데이터 라인(DL)을 통해 인가되는 전압을 의미하며, 화소 전압은 실제 서브 화소 전극에 인가되는 전압을 의미하는 것으로 사용될 수 있다. 따라서, 상기 킥백 전압에 의해 데이터 전압과 화소 전압의 크기는 상이하게 된다. 킥백 전압에 대한 더욱 상세한 설명은 후술된다.
또한, 액정층에는 제1 서브 화소 전극(Px1)과 공통 전극을 양 전극으로 하며, 그 사이에 배치된 액정 분자들을 유전체로 하는 액정 커패시턴스(Clc1)가 형성된다. 또한, 스토리지 전극선(SL)과 제1 서브 화소 전극(Px1) 사이에는 스토리지 커패시턴스(Cst1)가 형성된다. 스토리지 커패시턴스(Cst1)는 액정 커패시턴스(Clc1)와 병렬로 연결된다.
마찬가지로, 제2 서브 화소 전극(Px2)에도 제2 게이트 라인(GL2)에 게이트 온 전압 및 게이트 오프 전압이 인가되어 제2 박막 트랜지스터(Q2)가 턴온 및 턴오프되면서 액정 커패시턴스(Clc2) 및 스토리지 커패시턴스(Cst2)가 형성된다.
이와 같이 형성된 액정 커패시턴스(Clc1, Clc2) 및 스토리지 커패시턴스(Cst1, Cst2)는 다음 프레임에서 새로운 화소 전압이 인가될 때까지 액정층에 전계를 유지한다.
여기서, 제1 서브 화소 전극(Px1) 및 제2 서브 화소 전극(Px2)은 하나의 화소를 구성하기 때문에 제1 서브 화소 전극(Px1) 및 제2 서브 화소 전극(Px2)에 인가되는 화소 전압은 공통 전압과의 차이의 절대값이 실질적으로 동일하다. 여기서 실 질적으로 동일하다는 의미는 인가되는 화소 전압값이 수학적으로 완전히 동일한 경우뿐 아니라, 감마 곡선을 보정하기 위해 다소의 차이를 가지며 인가되는 경우를 포함한다. 또, 공통 전압을 기준으로 제1 서브 화소 전극(Px1)에 인가되는 화소 전압과 제2 서브 화소 전극(Px1)에 인가되는 화소 전압의 극성이 서로 반대일 수 있다.
하나의 서브 화소 전극에 충전되는 화소 전압은 위치별로 게이트 지연에 따른 킥백 전압의 차이가 발생하기 때문에, 위치별로 동일한 데이터 전압에 대해 충전되는 화소 전압값이 달라진다.
도 5는 본 발명의 일 실시예에 따른 액정 표시 장치의 위치별 전압 관계를 나타내기 위한 평면도이다. 도 6a, 도 6b 및 각각 도 5의 PA1 및 PC1에 인가되는 게이트 전압 및 화소 전압을 나타내는 전압 파형도들이다.
도 5를 참조하면, 액정 표시 장치(300)는 게이트 라인에 게이트 신호를 인가하는 게이트 구동부(310) 및 데이터 라인에 데이터 신호를 인가하는 데이터 구동부를 더 포함한다. 도 5에서 액정 패널(330)은 게이트 구동부(310)로부터의 거리에 따라 A 영역, B 영역 및 C 영역으로 나뉘어 있다.
도 5 및 도 6a를 참조하여 A 영역의 제1 서브 화소 전극(PA1)에 인가되는 화소 전압에 대해 설명한다. A 영역은 게이트 구동부(310)와 인접하여 위치하기 때문에 도 6a에 도시된 바와 같이 게이트 신호는 지연되지 않고 정상 파형을 나타낸다. 먼저 제1 프레임에서 박막 트랜지스터에 게이트 온 전압(Von)이 인가되면, 게이트 온 전압(Von)의 라이징 타임에 동기되어 제1 서브 화소 전극(PA1)에 화소 전압(Vp1)이 인가된다. 화소 전압(Vp1)은 공통 전압(Vcom)에 대하여 예컨대 정극성일 수 있다. 이어서, 게이트 오프 전압(Voff)이 인가되면, 화소 전압(Vp1)은 킥백 전압(VKA11)만큼 떨어진 후, 제1 프레임 동안 유지된다.
여기서 킥백 전압(VKA11)은 박막 트랜지스터에 존재하는 기생 커패시턴스에 의한 커플링 현상에 의해 발생하는 것으로 알려져 있다. 게이트 오프 전압이 인가될 때 발생하는 킥백 전압(VK)은 아래의 수학식 1로 표현될 수 있다.
Figure 112006001720178-PAT00001
상기 식에서 Cgs는 게이트 라인과 소오스 전극 사이에 형성되는 기생 커패시턴스이다.
상기 Vg는 아래의 수학식 2로 표현될 수 있다.
Figure 112006001720178-PAT00002
상기 식에서 R(x)는 게이트 라인 저항이며, C(x)는 게이트 라인 커패시턴스이다.
상기 수학식 1 및 수학식 2로부터 VK는 위치(x) 및 지연 시간(t)에 따라 달라짐을 알 수 있다.
A 영역의 제1 서브 화소 전극(PA1)에서는 게이트 지연이 거의 없기 때문에 킥백 전압(VKA11)은 상기 수학식 1 및 수학식 2로부터 근사적으로 다음과 같이 표현될 수 있다.
Figure 112006001720178-PAT00003
다시 도 6a를 참조한다. 이어지는 제2 프레임에서 박막 트랜지스터에 게이트 온 전압이 인가되면, 제1 서브 화소 전극(PA1)에 화소 전압(Vp1)이 인가된다. 이때의 화소 전압(Vp1)은 액정 분자의 열화를 방지하기 위해 제1 프레임에서의 화소 전극과 공통 전압(Vcom)에 대하여 반대 극성인 부극성이 되도록 한다(프레임 반전 구동). 이어서, 게이트 오프 전압이 인가되면, 제1 프레임에서와 동일하게 킥백 전압(VKA12)만큼 화소 전압이 감소하게 된다. 상기 수학식 3으로부터, 제2 프레임의 킥백 전압(VKA12)은 제1 프레임의 킥백 전압(VKA11)과 동일하다. 따라서, 정극성의 화소 전압(Vp1)이 인가되는 제1 프레임에서와 부극성의 화소 전압(Vp1)이 인가되는 제2 프레임에서의 화소 전압(Vp1)이 동일하기 때문에 동일한 데이터 전압에 대하여 액정층 에 충전되는 전하의 양은 프레임별로 동일하게 된다.
이어서, 도 5 및 도 6b를 참조하여 C 영역의 제1 서브 화소 전극(PC1)에 인가되는 화소 전압에 대해 설명한다. C 영역은 A 영역에 비해 게이트 구동부(310)로부터 멀리 떨어져 있기 때문에, 게이트 신호가 지연된다. 따라서 도 6b에 도시된 바와 같이 게이트 온 전압(Von) 파형이 기울어지게 된다. 박막 트랜지스터는 게이트 전압(Von)이 문턱 전압(Vth) 이상일 때 턴온되어 예컨대, 정극성의 화소 전압(Vp1)이 인가되며, 킥백 전압(VKC11)은 게이트 전압이 문턱 전압(Vth) 이하로 떨어질 때 발생한다. 여기서의 킥백 전압(VKC11)은 상기 수학식 3이 적용될 수 없으며, 근사적으로 아래의 식으로 표현될 수 있다.
Figure 112006001720178-PAT00004
상기 수학식 4에서 f(t)는 게이트 지연 시간(t)에 의존하는 함수로서 양의 값을 가지며, 게이트 지연 시간이 커질수록 지수함수적으로 작아진다. 또한, 게이트 지연 시간이 0일 경우에는 상기 수학식 3과 동일해진다. 즉, f(0)은 다음의 수학식을 만족한다.
Figure 112006001720178-PAT00005
이어지는 제2 프레임에서는 공통 전압(Vcom)에 대하여 제1 프레임에서와 반 대 극성인 예컨대, 부극성의 화소 전압(Vp1)이 인가된다. 상기 수학식 4에서 정극성의 화소 전압(Vp1)이 인가되는 경우, 예를 들어 Vp가 8V인 경우의 킥백 전압(VKC11)와, 부극성의 화소 전압(Vp1)이 인가되는 경우, 예를 들어 Vp가 2V인 경우에 킥백 전압(VKC12)의 크기가 다름을 알 수 있다. 즉, 도 6b에 도시된 바와 같이 부극성의 화소 전압(Vp1)이 인가되는 경우에 킥백 전압(VKC12)의 크기가 정극성의 화소 전압(Vp1)이 인가되는 경우의 킥백 전압(VKC11)의 크기보다 작다. 따라서, 부극성의 화소 전압(Vp1)을 인가하는 동안 액정층에 충전되는 전하의 양이 정극성의 화소 전압(Vp1) 인가시에 충전되는 전하의 양보다 작게 된다. 그 결과 동일한 데이터 전압에 대해 프레임별로 다른 화소 전압이 인가되며, 위치별로 다른 휘도로서 시인된다.
또, 게이트 라인이 길어져 게이트 저항이 증가하고, 게이트 지연이 커질수록 상기 수학식 4의 f(t)값이 작아지기 때문에 상기 수학식 4에 정극성 전압을 대입하였을 때보다 부극성 전압을 대입하였을 때 그 값이 작아지는 비율이 더욱 크다. 따라서, 킥백 전압의 차이 및 충전되는 전하량의 차이가 더욱 심화된다. 동일한 이치로서, 도 5에 도시된 B 구역의 제1 서브 화소 전극(PB1)의 휘도는 A 구역과 C 구역에서의 휘도의 중간 정도를 나타내게 된다.
이어서, 제2 서브 화소 전극에 인가되는 화소 전압에 대해 설명한다. 도 7a, 도 7b 및 각각 도 5의 PA2 및 PC2에 인가되는 게이트 전압 및 화소 전압을 나타내는 전압 파형도들이다.
도 5 및 도 7a를 참조하면, A 구역의 제2 서브 화소 전극(PA2)에 충전되는 화소 전압(Vp2)은 제1 서브 화소 전극(PA1)에 충전되는 화소 전압(Vp1)과 실질적으로 동일한 파형 패턴을 갖는다. 따라서, 제1 프레임에서의 킥백 전압(VKA21)과 제2 프레임에서의 킥백 전압(VKA22)의 크기가 동일하며, 액정층에 충전되는 전하의 양도 동일하다.
도 5 및 도 7b를 참조하면, C 구역의 제2 서브 화소 전극(PC2)에 충전되는 화소 전압(Vp2)은 제1 서브 화소 전극(PC1)에 충전되는 화소 전압(Vp1)과 다른 패턴을 갖는다. 전술한 바와 같이 제2 게이트 라인이 제1 게이트 라인보다 선폭이 넓다. 게이트 라인의 저항은 선폭에 반비례하기 때문에, 제2 게이트 라인의 저항은 제1 게이트 라인의 저항보다 작다. 따라서, 제2 게이트 라인에 인가되는 게이트 신호는 도 7b에 도시된 바와 같이 게이트 지연이 상대적으로 작아 게이트 온 전압 파형의 기울어지는 정도가 작아지며, 상기 수학식 4에서 f(t)의 값이 상대적으로 크므로 킥백 전압 및 충전되는 전하량의 차이가 작다. 동일한 이치로서, 도 5에 도시된 B 구역의 휘도는 A 구역과 C 구역에서의 휘도의 중간 정도를 나타내게 된다. 따라서, A 구역, B 구역 및 C 구역의 제2 서브 화소 전극(PA2, PB2, PC2)은 위치별로 휘도의 차이가 거의 발생하지 않는다.
여기서, 제2 게이트 라인의 선폭이 넓을수록 휘도 차이는 더 줄어들지만, 동 시에 개구율이 감소하기 때문에, 제2 게이트 라인의 선폭은 제1 게이트 라인의 선폭의 1.2 내지 2배의 범위일 수 있으며, 바람직하기로는 1.3 내지 1.5배일 수 있다.
결국, 상술한 바와 같이 제1 서브 화소 전극(PA1, PB2, PC1)은 각각 제2 서브 화소 전극(PA2, PB2, PC2)과 함께 하나의 화소를 구성하는데, 제1 서브 화소 전극(PA1, PB1, PC1)의 위치별(구역별) 휘도 차이가 크다고 하더라도 제2 서브 화소 전극(PA2, PB2, PC2)의 휘도 차이가 작기 때문에 그 정도가 상쇄되어 전체적으로 위치별 휘도 차이가 감소하게 된다.
한편, 이상의 실시예들에서는 액정 표시 장치로서 화소 전극이 2개의 서브 화소 전극으로 분할된 예를 들었지만, 하나의 화소에 하나의 화소 전극을 구비하는 경우에도 동일하게 적용 가능하다. 이 경우, 상하로 이웃하는 화소 전극 간에는 실질적으로 동일한 화소 전압이 인가되지 않을 수 있다. 상기의 경우에도 이웃하는 상하 화소 전극 중에서 선폭이 넓은 게이트 라인에 의해 제어되는 화소 전극의 위치별 휘도 차이가 작기 때문에 전체적으로 위치별 휘도 차이가 감소하게 된다.
또한, 본 발명의 또 다른 실시예로서는 하나의 화소 전극이 3개 이상의 서브 화소 전극으로 분할된 예를 들 수 있다. 이 경우 적어도 하나의 서브 화소 전극을 제어하는 게이트 라인의 선폭을 넓게 구성함으로써, 위치별 휘도 차이를 감소시킬 수 있다.
또, 상기의 실시예들에서 제1 게이트 라인 및 제2 게이트 라인이 반드시 1:1 로 교대 배열될 필요는 없으며, 2개의 제1 게이트 라인당 1개의 선폭이 넓은 제2 게이트 라인이 배열될 수도 있고, 기타 다른 조합에 의한 교대 배열이 가능함은 물론이다. 이 경우, 게이트 지연 시간의 감소 및 개구율 감소 등을 고려하여 게이트 라인의 선폭 및 선폭이 넓은 게이트 라인의 개수를 조절하는 것이 바람직하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이, 본 발명의 실시예들에 따른 액정 표시 장치에 의하면, 제1 게이트 라인보다 선폭이 넓은 제2 게이트 라인을 구비함으로써, 제2 게이트 라인을 통해 인가되는 게이트 신호의 게이트 지연 시간이 감소한다. 따라서, 전체적으로 액정 패널의 위치별 킥백 전압 및 휘도 차이가 감소될 수 있다.

Claims (7)

  1. 절연 기판 상에 서로 다른 선폭을 가지며 교대로 배열된, 게이트 신호를 전달하는 복수의 제1 및 제2 게이트 라인,
    상기 제1 및 제2 게이트 라인과 절연되어 교차하며, 영상 신호를 전달하는 복수의 데이터 라인,
    상기 제1 게이트 라인과 상기 데이터 라인의 교차점에 형성되며, 상기 제1 게이트 라인이 제어단에 연결되어 있는 복수의 제1 박막 트랜지스터, 및
    상기 제2 게이트 라인 및 상기 데이터 라인의 교차점에 형성되며, 상기 제2 게이트 라인이 제어단에 연결되어 있는 복수의 제2 박막 트랜지스터를 포함하는 제1 표시판;
    상기 제1 표시판에 대향하는 제2 표시판; 및
    상기 제1 및 제2 표시판 사이에 개재된 액정층을 포함하는 액정 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 표시판은 상기 제1 박막 트랜지스터의 출력단에 연결된 제1 서브 화소 전극 및 상기 제2 박막 트랜지스터의 출력단에 연결되며, 상기 제1 서브 화소 전극과 전기적으로 절연된 제2 서브 화소 전극을 더 포함하는 액정 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 서브 화소 전극은 이웃하는 상기 제2 서브 화소 전극들 중 어느 하나와 함께 하나의 화소를 이루는 액정 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 표시판은 공통 전극을 더 포함하며, 상기 하나의 화소에서 제1 및 제2 서브 화소 전극에 각각 인가되는 전압은 상기 공통 전극에 인가되는 공통 전압과의 차이의 절대값이 실질적으로 동일한 액정 표시 장치.
  5. 제2 항에 있어서,
    상기 제2 표시판은 공통 전극을 더 포함하며, 상기 제1 및 제2 서브 화소 전극은 연속하는 프레임에서 상기 공통 전극에 인가되는 공통 전압을 기준으로 프레임별로 다른 극성의 전압이 인가되는 액정 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 게이트 라인의 선폭은 상기 제2 게이트 라인의 선폭의 1.2 내지 2배인 액정 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 및 제2 게이트 라인은 동일한 물질로 이루어지는 액정 표시 장치.
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* Cited by examiner, † Cited by third party
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WO2016095279A1 (zh) * 2014-12-16 2016-06-23 深圳市华星光电技术有限公司 一种液晶显示面板
WO2018191958A1 (zh) * 2017-04-21 2018-10-25 深圳市柔宇科技有限公司 Tft阵列基板、显示面板及显示装置

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