KR19990085789A - 박막트랜지스터의 구조 - Google Patents

Abstract

본 발명은 포토에칭공정시 포토레지스트의 패턴불량으로 인하여 박막트랜지스터의 구성요소인 게이트전극과 드레인전극 상호간에 정열오차를 일으킴에 따라 발생되는 C_gd(게이트전극과 드레인전극의 오버랩 부분에서 발생하는 기생용량)의 변화량을 감소시킴으로써 표시화면 상에 나타나는 플리커 발생을 억제하여 화질을 향상시킨 박막트랜지스터 구조에 관한 것으로서, 상기 게이트전극과 드레인전극의 오버랩 부분에서 상기 소스전극과 대향하고 있는 부분의 상기 드레인전극의 폭(W)보다 상기 게이트전극의 가장자리 부분의 상기 드레인전극의 폭(W′)이 작은 것을 특징으로 하는 박막트랜지스터 구조에 관한 것이다.

Description

박막트랜지스터의 구조

본 발명은 액티브·매트릭스 액정표시장치에서 스위칭 소자의 역할을 하는 박막트랜지스터(Thin Film Transistor, 이하 'TFT'라 함)의 구조에 관한 것이다.

매트릭스형상으로 배열된 복수개의 화소전극과, 상기 각각의 화소전극에 연결된 TFT를 포함하는 일반적인 액정표시장치 액티브패널의 구조는 도 1과 같이 형성된다.

도 1에 도시한 바와 같이 투명기판(10) 위에 복수의 게이트버스라인(60)과 데이터버스라인(70)이 서로 교차하도록 배열되어 있고, 상기 게이트버스라인(60)과 상기 데이터버스라인(70)이 교차하는 영역부근 각각에 게이트전극(60a), 소스전극(70a), 드레인전극(70b), 반도체층(80) 등으로 이루어진 TFT(90)가 형성되어 있다. 그리고, 드레인콘택홀(70d)를 통하여 상기 드레인전극(70b)과 접촉되는 화소전극(40)이 상기 게이트버스라인(60)과 상기 데이터버스라인(70)이 교차하여 이루는 영역에 형성되어 있다. 각각의 게이트버스라인(60) 단부에는 구동 IC(Integrated Circuit)단자와 접촉되는 게이트패드(60b)가 형성되어 있고, 각각의 데이터버스라인(70)의 단부에는 데이터패드(70c)가 형성되어 있다. 그리고, 필요에 따라서 상기 TFT(90)와 접촉된 화소전극(40)의 단부와 데이터버스라인(70) 방향으로 반대측에 위치한 상기 화소전극(40)의 단부를 인접한 게이트버스라인(60)의 일부와 중첩시킬 수 있으며, 상기 중첩부분에서 보조용량(40a)이 구성된다.

이하, TFT(90)의 구성 및 작용에 관하여 좀 더 상세히 설명한다.

TFT(90)는 상기 TFT(90)를 켜고 끄는 것을 조정하는 게이트전극(60a)과, 게이트절연막을 개재하여 상기 게이트전극(60a) 부분에 형성된 활성층인 반도체층(80)과, 상기 반도체층(80)의 영역내에서 서로 대향하여 두 부분으로 분리된 불순물반도체층과, 상기 반도체층 및 불순물반도체층을 개재하여 상기 게이트전극(60a)과 중첩됨과 아울러 상기 두 부분의 불순물반도체층 각각과 접촉되는 입력부인 소스전극(70a) 및 출력부인 드레인전극(70b) 등을 포함하여 구성되며, 그 작용은 다음과 같다.

외부전압이 행방향으로 진행하며 열방향으로 나열된 게이트버스라인(60)에 시간의 순서에 따라 순차적으로 인가되어 게이트전극(60a)에 전달되면 데이터버스라인(70)에 잠재되어 있던 화상정보를 나타내는 신호전압이 소스전극(70a)에서 드레인전극(70b)으로 전달되고(turn-on), 이어서 드레인콘택홀(70d)을 통해 화소전극(40)으로 전달되며, 반면 외부전압이 상기 게이트버스라인(60)에 인가되지 않으면 소스전극(70a)과 드레인전극(70b)이 단절된다(turn-off). 이렇게 해서 박막트랜지스터(90)가 스위칭 소자로서의 작용을 하게 되는 것이다. 참고적으로 게이트버스라인의 전압인가 방식에 대하여 살펴보면, 시간의 순서에 따라 n번째 게이트버스라인(60)에 외부전압을 인가한 후 (n+1)번째 게이트버스라인(60)에 인가함과 동시에 상기 n번째 게이트버스라인(60)에서는 단절하고 계속하여 마지막번째 게이트버스라인(60)까지 전압을 인가하고 나면 다시 첫번째 게이트버스라인(60)부터 인가하는 순차적인 방식을 사용한다. 상기 화소전극은(40)은 TFT(90) 턴-온시 가지고 있던 화상정보 데이터를 1프레임(frame)이 지나 다시 새로운 신호가 들어올 때까지 유지(holding)하고 있어야 한다.

한편, 도 1에는 도시하지 않았지만, 액정표시장치의 다른 면에는 상기 액티브패널과 일정공간을 두고 대향하여 색상을 구현하는 소자들이 설치된 칼라필터패널이 형성되어 있고, 상기 두개의 패널들은 그 사이의 가장자리를 따라 형성된 실(seal)제에 의하여 부착되어 있으며, 상기 실에 의하여 형성된 공간(이 공간을 '셀갭(Cell Gap)'이라 함)에는 액정이 채워져 있다.

상기 액티브패널 상의 화소전극과, 상기 화소전극과 대향하며 칼라필터패널 상에 형성되어 있는 공통전극이 각각 전극역할을 하여 액정에 전기장을 형성하고, 상기 전기장에 따라 변화하는 액정고유의 특성인 분극성 및 광학적 이방성을 이용하여 액정표시장치를 구동하게 된다.

그런데, a-Si형 TFT를 사용하는 액정표시장치에서는, 게이트전극과 소스전극, 게이트전극과 드레인 전극의 오버랩(over-lap)부분에서 각각 원치않는 기생용량(parasitic capacitance, 이하 상기 게이트전극과 소스전극에서 발생하는 기생용량은 C_gs, 게이트전극과 드레인 전극에서 발생하는 기생용량은 C_gd라 약한다)이 발생하는데, 특히 C_gd는 TFT가 턴-오프될 때 커패시티브 커플링(capacitive coupling)에 의해 액정전압(V_LC)에 ΔV_p만큼 변동을 주며 이는 화질에 중요한 영향을 끼치는 요인으로 작용하므로 TFT 액정표시장치 설계시 주의를 요한다. 액정전압 변동분인 ΔV_p는 근사적으로 하기의 수학식 1과 같이 표현된다.

상기 수학식 1에서 C_gd는 게이트전극과 드레인전극 사이에 중첩부분에 존재하 는 기생용량(parasitic capacitance), C_LC는 액정용량, C_st는 화소전극과 게이트버스라인의 중첩부분에 존재하는 보조용량, ΔV_gh는 게이트전압 변동분이다. 여기서, 상기 보조용량(C_st)은 박막트랜지스터의 턴-오프시 화소전극에서 상기 박막트랜지스터를 통하여 역방향으로 누설전류가 발생하는 것을 보충하기 위하여 화소전극과 게이트버스라인의 일부를 중첩시켜 설계하는 것으로서, 상기 화소전극으로부터 액정으로 인가하는 전압을 일정하게 유지하도록 도와주는 역할을 한다.

상기 수학식 1에서 C_gd값이 크면 액정전압 변동분인 ΔV_p값이 증가하여 화질에 악영향을 미치며, 또한 특정한 ΔV_p값을 갖도록 일정 형태로 TFT나 보조용량 등을 포함하는 액티브패널을 설계한 경우라도 설계상의 불량 등의 요인으로 인하여 C_gd값에 변동폭이 발생하여 상기 ΔV_p값의 변화량이 커지면 플리커 발생율이 높아지므로 화질에 악영항을 끼치게 된다.

예컨대, 상기 드레인전극 생성을 위한 포토에칭 공정시 포토레지스트의 패턴불량 등의 이유로 인하여 도 2a와 같은 정상적인 구조로 나타나는 것이 아니라 도 2b에 나타낸 바와 같이 정열오차를 일으킬 수 있고, 이로 인하여 상기 드레인전극과 게이트전극의 오버랩부분에서 발생하는 기생용량인 C_gd값에 원치않는 변화를 줄 수 있으며, 그 결과 ΔV_p값에 영향을 주어 박막트랜지스터가 오동작을 일으키게 되어 화면이 깜빡거리는 플리커(flicker) 현상이 발생하게 된다. 상기 도2a 및 도2b는 도 1의 TFT(90) 부분을 확대한 부분확대도이며, 좀 더 명확히 나타내기 위해 활성층인 반도체층(80)은 도시하지 않았다. TFT(90)의 정상적인 구조와 오정열(miss-align)된 구조의 C_gd값을 계산하여 비교해 보면 다음과 같다.

먼저, 도 2a에 나타낸 정상적인 TFT 구조에서 C_gd는 하기의 수학식 2에 의하여 구해지는데,

상기 수학식 2에서 ε₀는 공기의 유전상수, ε_r는 게이트절연막의 유전상수, t는 게이트전극의 전압인가 시간, W는 드레인 전극의 폭(데이터버스라인 방향으로의 드레인전극의 길이를 말함), d는 드레인전극과 게이트전극이 겹치는 부분의 길이(게이트 버스라인 방향으로의 드레인전극과 게이트전극의 겹침부분의 길이를 말하는 것으로 이하 '오버랩(over-lap) 길이'라 함), L은 게이트전극 상의 소스전극과 드레인전극 사이의 거리를 나타낸다.

그 다음으로, 도 2b에 나타낸 정열오차를 일으킨 TFT의 경우 C_gd를 계산해 보면 다음과 같다.

W와 L은 상기 도 1의 정상적인 TFT와 동일하고 d만 d´로 정열오차를 발생하여, 예컨대 d가 4㎛에서 2㎛정도의 정열오차를 일으켜 d´가 2㎛로 되었다고 가정하고 계산해보면, 상기 수학식 2에서 d 대신에 d′(즉, )를 대입해 C_gd는 로 된다. 여기서 를 A라 하면, 상기 C_gd는 로 된다. 즉, 2㎛의 정열오차가 발생된 TFT의 경우의 C_gd는 정상적인 TFT보다 50%의 차이를 갖게 되었다. 이렇게 C_gd가 변화하면 상기 수학식 2로서 계산되는 ΔV_p또한 그에 비례하여 변화되고, 이로 인해 플리커가 발생되어 화질이 악화되었다.

즉, 종래의 TFT구조에서는 드레인전극과 게이트전극사이에서 발생하는 정열오차분에 따라 민감하게 ΔV_p가 변화하게 되고, 이로 인해 화질에 악영향을 끼치므로 포토레지스트 공정에 극심한 주의를 기울여 주어야만 했다.

본 발명의 목적은 포토에칭공정시 포토레지스트의 패턴불량 등으로 인하여 발생하는 게이트전극과 드레인전극의 정열오차에 따른 C_gd의 변화량을 줄일 수 있는 박막트랜지스터 구조를 제공하는 것이다.

그럼으로써 C_gd에 직접적으로 영향을 받는 ΔV_p의 변화량을 줄여 표시화면 상에 나타나는 플리커 발생을 억제하여 화질을 향상시키는 것을 본 발명의 다른 목적으로 한다.

도 1은 종래의 액정표시장치 기판를 나타내는 평면도.

도 2는 도 1의 박막트랜지스터 부분을 확대한 부분확대도.

도 3은 본 발명에 따른 박막트랜지스터 구조의 일 실시예를 나타내는 평면도.

도 4는 종래의 박막트랜지스터 구조와 본 발명에 따른 박막트랜지스터 구조의 정열오차 값에 따른 ΔC_gd를 비교하여 나타낸 그래프.

도 5는 본 발명에 따른 박막트랜지스터 구조의 다른 실시예를 나타내는 평면도.

<도면의 주요부분에 대한 부호의 설명>

10:투명기판 40,140:화소전극

40a:보조용량 60,160:게이트버스라인

60a,160a:게이트전극 60b:게이트패드

70,170:데이터버스라인 70a,170a:소스전극

70b,170b:드레인전극 70c:데이터패드

70d:드레인콘택홀 80:반도체층

90:박막트랜지스터

본 발명에 따르면 게이트전극과, 게이트절연막을 개재하여 상기 게이트전극부분에 형성된 반도체층과, 상기 반도체층의 영역내에서 서로 대향하여 두 부분으로 분리된 불순물반도체층과, 상기 반도체층 및 불순물반도체층을 개재하여 상기 게이트전극과 중첩됨과 아울러 상기 두 부분의 불순물반도체층 각각과 접촉되는 소스전극 및 드레인전극 등을 포함하는 박막트랜지스터 구조에 있어서, 상기 게이트 전극과 드레인전극의 중첩부분에서 상기 소스전극과 대향하고 있는 부분의 상기 드레인전극의 폭(W, 데이터버스라인 방향으로의 드레인전극의 길이를 말함)보다 상기 게이트전극의 가장자리 부분의 상기 드레인 전극의 폭(W′)이 작은 것을 특징으로 하는 박막트랜지스터 구조가 제공된다.

또한, 상기한 박막트랜지스터의 더욱 바람직한 구조는 상기 드레인전극의 폭이 상기 소스전극과 대향하고 있는 부분에서 상기 게이트전극의 가장자리 부분으로 갈수록 줄어드는 형상을 갖는 구조이다.

상기 게이트전극과 드레인전극의 중첩부분 길이의 범위는 「소스전극과 게이트전극의 오버랩길이」내지「{소스전극과 게이트전극의 오버랩길이 + 정열오차의 평균값 + 정열오차값의 표준편차 × 3} × 2」임을 특징으로 한다.

상기한 바와 같이 TFT를 설계했을 경우의 효과를 구체적으로 알아보기 위하여, 본 발명에 따른 TFT의 구조를 도 3a에 나타내고, 상기 TFT의 드레인전극이 정열오차를 일으킨 경우의 구조를 도 3b에 나타내어 이들의 C_gd값을 계산하여 비교해보면 다음과 같다.

도 3a에서 W는 게이트전극(160a)과 드레인전극(170b)의 오버랩 부분에서 상기 소스전극(170a)과 대향하고 있는 부분의 상기 드레인전극(170b)의 폭, W′는 상기 게이트전극(160a)의 가장자리 부분의 상기 드레인전극(170b)의 폭, d는 소스전극(170a)과 게이트전극(170b)과의 오버랩길이, d′는 드레인전극(170b)과 게이트전극(160a)의 오버랩 길이, L은 게이트전극 상의 소스전극과 드레인전극 사이의 거리를 각각 나타낸다.

이렇게 설계된 TFT 구조의 C_gd는 하기의 수학식 3에 의하여 구해진다.

상기 수학식 3에서 ε₀는 공기의 유전상수, ε_r는 게이트절연막의 유전상수, t는 게이트전극의 전압인가 시간이고, d′, W 및 W′은 상술한 바와 같다.

예컨대, L = 6㎛, W = 20, W′= 14, d = 4㎛, d′= 6㎛로 TFT를 설계한다면, 상기 수학식 3에서 W′에 을 대입하고, d′에 을 대입하면 된다. 그리하면, 본 발명에 따른 게이트전극과 드레인전극 사이에 중첩부분에 존재하는 기생용량인 C_gd는 , 즉 로 계산된다.

그런데, 이 값은 TFT와 접촉된 화소전극의 단부와 데이터버스라인 방향으로 반대측에 위치한 상기 화소전극의 단부를 인접한 게이트버스라인의 일부와 중첩시켜 보조용량(C_st)이 구성함으로써 로 조정할 수 있다. 덧붙여 설명하면, 상기 보조용량은 TFT의 턴-오프시 화소전극에서 상기 TFT를 통하여 역방향으로 누설전류가 발생하는 것을 보충하기 위하여 설계하는 것으로서, 앞서 기술했던 수학식 1로 표현되는 액정전압변동분인 ΔV_p(= )의 분모의 한 요소를 이루며 이 값을 조정함으로써 상기 C_gd값을 조정할 수 있는 것이다.

한편, 본 발명에 따라 설계된 TFT가 포토레지스트의 패턴불량으로 인하여 정열오차를 발생한 경우를 도 3b에 나타내었다. 이 때, W, L는 상기 도 3a의 정상적인 TFT의 구조와 동일하고, d′가 d″로 정열오차를 일으켰으며, 또 이에 따라 W′가 W″로 변했다고 가정하면, 예컨대 포토레지스터 도포과정에서 상기 포토레지스트가 2㎛정도 화소전극 쪽으로 치우친 위치로 패턴되어 에칭이 이루어졌다면, d″가 4㎛로 되고, 이로 인해 W″는 18㎛로 된다. 이를 상기 수학식 3에 대입하면, 즉 d″에는 d를, W″에는 를 대입하면, 상기 C_gd는 로 된다. 이때, 를 A라 하면, 상기 C_gd는 0.9A가 된다.

이렇게 해서 본 발명에 따라 설게된 TFT 구조에서는 종래와 마찬가지로 드레인전극이 화소전극 쪽으로 2㎛정도 치우쳐 위치하는 정열오차가 발생하여도 그에 따른 상기 C_gd의 변동분은 종래의 50%에 비하여 현저히 줄어든 10%정도이다.

도 4는 종래의 구조(a)와 본 발명의 구조(b)의 상기 정열오차 값에 따른 ΔC_gd(C_gd의 변화량)를 비교하여 나타낸 그래프이다. 상기 그래프에 나타난 바와 같이, 본 발명에 따르면 동일한 정열오차분의 변화량이 발생하였을 경우 C_gd의 변화량이 현저히 줄어들었음을 알 수 있다.

상기 C_gd의 변화량은 드레인전극과 게이트전극의 오버랩 부분의 모양, 또는 상기 W와 W′의 길이 차이로 인하여 발생하는 기울기 값 등에 의하여 조절할 수 있다. 본 발명에 따른 드레인전극의 구조형태의 다른 실시예들을 도 5a∼도 5e에 나타내었다. 도면에 도시한 예들은 드레인전극과 게이트전극의 오버랩 부분에 있어서, 게이트전극의 가장자리 부분의 드레인전극의 폭(W′)을 소스전극과 드레인전극이 대향하고 있는 부분의 드레인전극의 폭(W)보다 작게 설계하여 본 발명에서 원하는 효과를 얻을 수 있는 형상을 나타낸 것으로서 도시한 예들만으로 한정되는 것은 아니다.

본 발명에 따르면 포토에칭공정시 포토레지스트의 패턴불량 등으로 인하여 발생하는 게이트전극과 드레인전극의 정열오차에 따른 C_gd의 변화량을 줄일 수 있는 박막트랜지스터 구조를 제공할 수 있다. 그럼으로써 C_gd에 직접적으로 영향을 받는 ΔV_p의 변화량을 줄여 표시화면 상에 나타나는 플리커 발생을 억제하여 화질을 향상할 수 있다.

Claims (3)

1. 게이트전극과, 게이트절연막을 개재하여 상기 게이트전극부분에 형성된 반도체층과, 상기 반도체층의 영역내에서 서로 대향하여 두 부분으로 분리된 불순물반도체층과, 상기 반도체층 및 불순물반도체층을 개재하여 상기 게이트전극과 중첩됨과 아울러 상기 두 부분의 불순물반도체층 각각과 접촉되는 소스전극 및 드레인전극 등을 포함하는 박막트랜지스터 구조에 있어서,

   상기 게이트 전극과 드레인전극의 중첩부분에서 상기 소스전극과 대향하고 있는 부분의 상기 드레인전극의 폭(W)보다 상기 게이트전극의 가장자리 부분의 상기 드레인 전극의 폭(W′)이 작은 것을 특징으로 하는 박막트랜지스터 구조.
2. 제 1 항에 있어서, 상기 드레인전극의 폭이 상기 소스전극과 대향하고 있는 부분에서 상기 게이트전극의 가장자리 부분으로 갈수록 줄어드는 것을 특징으로 하는 박막트랜지스터 구조.
3. 제 1 항에 있어서, 상기 게이트전극과 드레인전극의 중첩부분 길이의 범위가「소스전극과 게이트전극의 오버랩길이」내지「{소스전극과 게이트전극의 오버랩길이 + 정열오차의 평균값 + 정열오차값의 표준편차 × 3} × 2」임을 특징으로 하는 박막트랜지스터 구조.