JPH04358128A - 薄膜トランジスタ型液晶表示装置 - Google Patents
薄膜トランジスタ型液晶表示装置Info
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- JPH04358128A JPH04358128A JP3116424A JP11642491A JPH04358128A JP H04358128 A JPH04358128 A JP H04358128A JP 3116424 A JP3116424 A JP 3116424A JP 11642491 A JP11642491 A JP 11642491A JP H04358128 A JPH04358128 A JP H04358128A
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 29
- 239000010409 thin film Substances 0.000 title claims description 11
- 239000010408 film Substances 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 19
- 230000006866 deterioration Effects 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000010407 anodic oxide Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136218—Shield electrodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ型液
晶表示装置における電極構造とパターンに関するもので
ある。
晶表示装置における電極構造とパターンに関するもので
ある。
【０００２】
【従来の技術】従来、この分野の技術としては例えば「
ＥＩＤ９０−６，ＥＤ９０−３５，ＩＥ９０−１５，１
０．４型カラーＴＦＴ−ＬＣＤの開発」に記載されたも
のが知られている。図７は前記文献等に記載されている
薄膜トランジスタ（以下、「ＴＦＴ」という）の構造を
示す一部断面図である。
ＥＩＤ９０−６，ＥＤ９０−３５，ＩＥ９０−１５，１
０．４型カラーＴＦＴ−ＬＣＤの開発」に記載されたも
のが知られている。図７は前記文献等に記載されている
薄膜トランジスタ（以下、「ＴＦＴ」という）の構造を
示す一部断面図である。
【０００３】従来、薄膜トランジスタ型液晶表示装置（
以下「ＴＦＴ−ＬＣＤ」という）におけるＴＦＴ構造は
、図７に示されるような逆スタガ型構造が主流であった
。すなわち、ゲート電極３２は最も下に形成されており
、ゲート絶縁膜３４、半導体層３５、オーミック接合層
３６と続いて形成された後、ドレイン−ソース電極３７
，３８が形成されるという構造である。また、画素電極
３３は、この図のようにドレイン−ソース電極３７，３
８より後に形成されるものと、先に形成されるものとが
あり、どちらかが採用されている。そして、最後にパッ
シベーション膜３９が設けられている。
以下「ＴＦＴ−ＬＣＤ」という）におけるＴＦＴ構造は
、図７に示されるような逆スタガ型構造が主流であった
。すなわち、ゲート電極３２は最も下に形成されており
、ゲート絶縁膜３４、半導体層３５、オーミック接合層
３６と続いて形成された後、ドレイン−ソース電極３７
，３８が形成されるという構造である。また、画素電極
３３は、この図のようにドレイン−ソース電極３７，３
８より後に形成されるものと、先に形成されるものとが
あり、どちらかが採用されている。そして、最後にパッ
シベーション膜３９が設けられている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなＴＦＴ構造の場合、ドレイン電極がその上にある液
晶層と容量結合しているため、ドレイン信号が液晶層に
入り込み、ドレイン電極上の液晶のみならず、ドレイン
電極脇の液晶も動作してしまうことがある。これは、ド
レイン電極脇の光漏れとなり、コントラストの低下を招
く。
うなＴＦＴ構造の場合、ドレイン電極がその上にある液
晶層と容量結合しているため、ドレイン信号が液晶層に
入り込み、ドレイン電極上の液晶のみならず、ドレイン
電極脇の液晶も動作してしまうことがある。これは、ド
レイン電極脇の光漏れとなり、コントラストの低下を招
く。
【０００５】また、ゲート電極の抵抗及び容量の大きい
ことによりゲート電圧波形の歪みが生じるが、これを防
ぐには上記文献に示されるようにゲート電極をＡｌとＴ
ａの２層配線にするといった方法しか採れなかった。さ
らに、１フレーム期間の画素電圧の保持特性を向上させ
るための補助容量は、こういった構造の場合、１本前の
ゲート電極との間に形成するしか方法はなかった。しか
し、この方法では、逆にゲート電極の容量を増大させて
しまうという欠点があった。
ことによりゲート電圧波形の歪みが生じるが、これを防
ぐには上記文献に示されるようにゲート電極をＡｌとＴ
ａの２層配線にするといった方法しか採れなかった。さ
らに、１フレーム期間の画素電圧の保持特性を向上させ
るための補助容量は、こういった構造の場合、１本前の
ゲート電極との間に形成するしか方法はなかった。しか
し、この方法では、逆にゲート電極の容量を増大させて
しまうという欠点があった。
【０００６】また、ゲート電極上の液晶層にＤＣ成分が
発生し、液晶が劣化するという問題点もあった。本発明
は、以上述べたドレイン電極脇の光漏れ、ゲート電極の
負荷の増大、及び補助容量の形成自由度の少なさ、及び
ゲート電極上の液晶へのＤＣ電圧印加といった問題点を
解決し、コントラストの高い表示品質の優れたＴＦＴ−
ＬＣＤを提供することを目的とする。
発生し、液晶が劣化するという問題点もあった。本発明
は、以上述べたドレイン電極脇の光漏れ、ゲート電極の
負荷の増大、及び補助容量の形成自由度の少なさ、及び
ゲート電極上の液晶へのＤＣ電圧印加といった問題点を
解決し、コントラストの高い表示品質の優れたＴＦＴ−
ＬＣＤを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、複数のゲート
電極と、それらのゲート電極と交差する複数のドレイン
電極と、その交差部に設けられたＴＦＴと、ＴＦＴのソ
ース電極に接続された画素電極とを有するＴＦＴ基板と
、液晶を挟んでＴＦＴ基板と対向する対向電極基板とを
備えたＴＦＴ−ＬＣＤにおいて、ＴＦＴ基板は、ゲート
電極上に形成された第１絶縁膜と、第１絶縁膜上で、か
つ、ソース電極と画素電極との接続部以外の全面に形成
された第２絶縁膜と、第２絶縁膜上で、かつ、少なくと
もＴＦＴのチャネル部を除いたゲート電極及びソース電
極と画素電極との接続部以外の全面に形成された第１遮
蔽電極と、第２絶縁膜上で、かつ、ＴＦＴのチャネル部
を除いたゲート電極上に形成され、ゲート電極と電気的
に接続されたゲート補助電極と、第１遮蔽電極上で、か
つ、ソース電極と画素電極との接続部、及びドレイン電
極上に形成された第１遮蔽電極と第２遮蔽電極との接続
部以外の全面に形成された第３絶縁膜と、第３絶縁膜上
に形成された画素電極と、第３絶縁膜上で、かつ、ＴＦ
Ｔのチャネル部を除いたゲート電極上、及びドレイン電
極上の一部に延在して形成された第２遮蔽電極とを備え
、かつ、第１及び第２遮蔽電極に入力する電圧を対向電
極基板の対向電極に入力する電圧と同程度になるように
構成した。
電極と、それらのゲート電極と交差する複数のドレイン
電極と、その交差部に設けられたＴＦＴと、ＴＦＴのソ
ース電極に接続された画素電極とを有するＴＦＴ基板と
、液晶を挟んでＴＦＴ基板と対向する対向電極基板とを
備えたＴＦＴ−ＬＣＤにおいて、ＴＦＴ基板は、ゲート
電極上に形成された第１絶縁膜と、第１絶縁膜上で、か
つ、ソース電極と画素電極との接続部以外の全面に形成
された第２絶縁膜と、第２絶縁膜上で、かつ、少なくと
もＴＦＴのチャネル部を除いたゲート電極及びソース電
極と画素電極との接続部以外の全面に形成された第１遮
蔽電極と、第２絶縁膜上で、かつ、ＴＦＴのチャネル部
を除いたゲート電極上に形成され、ゲート電極と電気的
に接続されたゲート補助電極と、第１遮蔽電極上で、か
つ、ソース電極と画素電極との接続部、及びドレイン電
極上に形成された第１遮蔽電極と第２遮蔽電極との接続
部以外の全面に形成された第３絶縁膜と、第３絶縁膜上
に形成された画素電極と、第３絶縁膜上で、かつ、ＴＦ
Ｔのチャネル部を除いたゲート電極上、及びドレイン電
極上の一部に延在して形成された第２遮蔽電極とを備え
、かつ、第１及び第２遮蔽電極に入力する電圧を対向電
極基板の対向電極に入力する電圧と同程度になるように
構成した。
【０００８】
【作用】本発明によれば、以上のようにＴＦＴ−ＬＣＤ
を構成したので、ドレイン電極上の電圧信号は第１遮蔽
電極により、そして、ゲート電極上の電圧信号は第２遮
蔽電極によりそれぞれ遮蔽され、液晶層に入らなくなる
。また、第１遮蔽電極と画素電極との間に形成される蓄
積容量がゲート−ソース電極間寄生容量に起因する画素
電極電圧のシフトダウンを軽減させ、かつ画素電極電圧
の保持特性を向上させる。さらに、ゲート補助電極によ
りゲート電極の抵抗が小さくなる。
を構成したので、ドレイン電極上の電圧信号は第１遮蔽
電極により、そして、ゲート電極上の電圧信号は第２遮
蔽電極によりそれぞれ遮蔽され、液晶層に入らなくなる
。また、第１遮蔽電極と画素電極との間に形成される蓄
積容量がゲート−ソース電極間寄生容量に起因する画素
電極電圧のシフトダウンを軽減させ、かつ画素電極電圧
の保持特性を向上させる。さらに、ゲート補助電極によ
りゲート電極の抵抗が小さくなる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例における
ＴＦＴ基板の電極パターンを示す平面図、図２は本発明
の実施例におけるＴＦＴ基板のＴＦＴのチャネル部（図
１のＡ−Ａ′）断面図、図３は本発明の実施例における
ＴＦＴ基板の一部（図１のＢ−Ｂ′）断面図、図４は本
発明の実施例におけるＴＦＴ基板の一部（図１のＣ−Ｃ
′）断面図である。以下、図１〜図４を参照して、本実
施例の構成を詳しく説明する。
ながら詳細に説明する。図１は本発明の実施例における
ＴＦＴ基板の電極パターンを示す平面図、図２は本発明
の実施例におけるＴＦＴ基板のＴＦＴのチャネル部（図
１のＡ−Ａ′）断面図、図３は本発明の実施例における
ＴＦＴ基板の一部（図１のＢ−Ｂ′）断面図、図４は本
発明の実施例におけるＴＦＴ基板の一部（図１のＣ−Ｃ
′）断面図である。以下、図１〜図４を参照して、本実
施例の構成を詳しく説明する。
【００１０】まず図１及び図２に示すように、本実施例
におけるＴＦＴ基板の電極パターンの基本構造は、ゲー
ト電極１とドレイン電極２の交差する場所において半導
体層４をチャネルとするソース電極３との間にトランジ
スタが形成され、ソース電極３と画素電極５は第１コン
タクトホール９により電気的に接続されている。そして
、図２〜図４に示すように、最も下に形成されているゲ
ート電極１の上には、ゲート絶縁膜として機能する第１
絶縁膜１５が、第３コンタクトホール１１の部分を除い
て全面に形成されている。なお、図２及び図４に示すよ
うに、本実施例ではチャネル部及びゲート−ドレイン電
極１，２の交点部のゲート電極１の表面は陽極酸化され
、ゲート−ドレイン電極１，２のショートを防ぐための
ゲート陽極酸化膜１４が形成されている。
におけるＴＦＴ基板の電極パターンの基本構造は、ゲー
ト電極１とドレイン電極２の交差する場所において半導
体層４をチャネルとするソース電極３との間にトランジ
スタが形成され、ソース電極３と画素電極５は第１コン
タクトホール９により電気的に接続されている。そして
、図２〜図４に示すように、最も下に形成されているゲ
ート電極１の上には、ゲート絶縁膜として機能する第１
絶縁膜１５が、第３コンタクトホール１１の部分を除い
て全面に形成されている。なお、図２及び図４に示すよ
うに、本実施例ではチャネル部及びゲート−ドレイン電
極１，２の交点部のゲート電極１の表面は陽極酸化され
、ゲート−ドレイン電極１，２のショートを防ぐための
ゲート陽極酸化膜１４が形成されている。
【００１１】また、図３において、ゲート電極１上に陽
極酸化膜が形成されていないのは、ゲート電極１とゲー
ト補助電極７とを第３コンタクトホール１１により電気
的に接続するからである。この第１絶縁膜１５の上には
半導体層４が図１に示すパターンで形成されている。半
導体層４は、トランジスタのチャネル部にのみあればよ
いのであるが、このパターンとしたのはゲート−ドレイ
ン電極１，２間のショート低減等のためである。
極酸化膜が形成されていないのは、ゲート電極１とゲー
ト補助電極７とを第３コンタクトホール１１により電気
的に接続するからである。この第１絶縁膜１５の上には
半導体層４が図１に示すパターンで形成されている。半
導体層４は、トランジスタのチャネル部にのみあればよ
いのであるが、このパターンとしたのはゲート−ドレイ
ン電極１，２間のショート低減等のためである。
【００１２】この半導体層４の上にはオーミック接合層
１６があるが、そのパターンはドレイン電極２とソース
電極３と半導体層４の重なる部分に形成されている。オ
ーミック接合層１６もこのパターンである必要はなく、
上記と同じ理由でこのパターンとなっている。このオー
ミック接合層１６の上に、ドレイン−ソース電極２，３
が図１に示すようなパターンで形成されている。このパ
ターンはごく一般的なものである。
１６があるが、そのパターンはドレイン電極２とソース
電極３と半導体層４の重なる部分に形成されている。オ
ーミック接合層１６もこのパターンである必要はなく、
上記と同じ理由でこのパターンとなっている。このオー
ミック接合層１６の上に、ドレイン−ソース電極２，３
が図１に示すようなパターンで形成されている。このパ
ターンはごく一般的なものである。
【００１３】ドレイン−ソース電極２，３の上に第２絶
縁膜１７が、図２〜図４に示すように、第１，第４コン
タクトホール９，１２を除いて全面に形成されている。 この第２絶縁膜１７の上には、図２〜図４に示すよ
うに、第１遮蔽電極６とゲート補助電極７が同時に形成
されている。第１遮蔽電極６が透明なので、必然的にゲ
ート補助電極７も透明となるが、何ら問題はない。ただ
、この第１遮蔽電極６とゲート補助電極７は接続されて
いないパターンである必要がある。すなわち、第１遮蔽
電極６はゲート電極１及び第１コンタクトホール９に重
ならないように、かつ、ゲート電極１の方向と平行に連
続して形成されていなければならないのに対し、ゲート
補助電極７はゲート電極１上にゲート電極よりやや狭い
幅を有し、かつ、チャネル部には形成されないというパ
ターンを有していなければならない。そして、このゲー
ト補助電極７は、図３に示すように、この下にある第１
，第２絶縁膜１５，１７の第３，第４コンタクトホール
１１，１２によってゲート電極１と電気的に接続されて
いる。
縁膜１７が、図２〜図４に示すように、第１，第４コン
タクトホール９，１２を除いて全面に形成されている。 この第２絶縁膜１７の上には、図２〜図４に示すよ
うに、第１遮蔽電極６とゲート補助電極７が同時に形成
されている。第１遮蔽電極６が透明なので、必然的にゲ
ート補助電極７も透明となるが、何ら問題はない。ただ
、この第１遮蔽電極６とゲート補助電極７は接続されて
いないパターンである必要がある。すなわち、第１遮蔽
電極６はゲート電極１及び第１コンタクトホール９に重
ならないように、かつ、ゲート電極１の方向と平行に連
続して形成されていなければならないのに対し、ゲート
補助電極７はゲート電極１上にゲート電極よりやや狭い
幅を有し、かつ、チャネル部には形成されないというパ
ターンを有していなければならない。そして、このゲー
ト補助電極７は、図３に示すように、この下にある第１
，第２絶縁膜１５，１７の第３，第４コンタクトホール
１１，１２によってゲート電極１と電気的に接続されて
いる。
【００１４】こうして、第１遮蔽電極６とは独立したゲ
ート補助電極７を形成し、それをゲート電極１の補助電
極として採用することにより、ゲート電極の低抵抗化が
図れるのである。また、第１遮蔽電極６はドレイン電極
２を覆う形となるので、ドレイン電極上の信号はこの第
１遮蔽電極６によって遮蔽される。第１遮蔽電極６とゲ
ート補助電極７の上には、図２〜図４に示すように、第
３絶縁膜１８が第２，第５コンタクトホール１０，１３
の部分を除いて全面に形成されている。
ート補助電極７を形成し、それをゲート電極１の補助電
極として採用することにより、ゲート電極の低抵抗化が
図れるのである。また、第１遮蔽電極６はドレイン電極
２を覆う形となるので、ドレイン電極上の信号はこの第
１遮蔽電極６によって遮蔽される。第１遮蔽電極６とゲ
ート補助電極７の上には、図２〜図４に示すように、第
３絶縁膜１８が第２，第５コンタクトホール１０，１３
の部分を除いて全面に形成されている。
【００１５】第３絶縁膜１８の上には、画素電極５と第
２遮蔽電極８が図１に示すパターンで同時に形成されて
いる。画素電極５と第２遮蔽電極８は独立している。図
１に示すように、第２遮蔽電極８のパターンは、ゲート
電極１上にほぼ形成されており、ゲート電極幅より、や
や広く形成されている。また、ドレイン電極２上にその
一部を延在させている。
２遮蔽電極８が図１に示すパターンで同時に形成されて
いる。画素電極５と第２遮蔽電極８は独立している。図
１に示すように、第２遮蔽電極８のパターンは、ゲート
電極１上にほぼ形成されており、ゲート電極幅より、や
や広く形成されている。また、ドレイン電極２上にその
一部を延在させている。
【００１６】ここで、第２遮蔽電極８のパターンをドレ
イン電極２上にその一部を延在させた理由は、第２遮蔽
電極８は第３絶縁膜１８の第５コンタクトホール１３に
よってその下にある第１遮蔽電極６と電気的に接続され
ており、この第５コンタクトホール１３は第１遮蔽電極
６上に設けなければならないため、この第２遮蔽電極８
はドレイン電極２上において、その一部を延在させてお
く必要があるからである。このように構成することより
、ゲート電極１上も第２遮蔽電極８によって液晶に対し
て電気的に遮蔽されることになるので、ゲート電極上の
電圧信号が液晶層に入り込むことはなくなる。
イン電極２上にその一部を延在させた理由は、第２遮蔽
電極８は第３絶縁膜１８の第５コンタクトホール１３に
よってその下にある第１遮蔽電極６と電気的に接続され
ており、この第５コンタクトホール１３は第１遮蔽電極
６上に設けなければならないため、この第２遮蔽電極８
はドレイン電極２上において、その一部を延在させてお
く必要があるからである。このように構成することより
、ゲート電極１上も第２遮蔽電極８によって液晶に対し
て電気的に遮蔽されることになるので、ゲート電極上の
電圧信号が液晶層に入り込むことはなくなる。
【００１７】以上のように構成することにより、チャネ
ル部及びドレイン電極２の上は第１遮蔽電極６により、
そしてゲート電極１の上は第２遮蔽電極８により、それ
ぞれ液晶に対して電気的に遮蔽されるので、液晶に対し
て不要な電圧が入り込まなくなる。また、画素電極５と
第１遮蔽電極６との間には、画素−第１遮蔽電極間容量
を持たせることができる。なお、本実施例においては、
図１に示すように、第１遮蔽電極６のパターンが画素電
極５のパターンとすべて重なるように形成しているが、
画素−第１遮蔽電極間容量をどの程度にするかに応じて
、第１遮蔽電極６を小さくしてその一部が画素電極５と
重なるようにすることもできる。
ル部及びドレイン電極２の上は第１遮蔽電極６により、
そしてゲート電極１の上は第２遮蔽電極８により、それ
ぞれ液晶に対して電気的に遮蔽されるので、液晶に対し
て不要な電圧が入り込まなくなる。また、画素電極５と
第１遮蔽電極６との間には、画素−第１遮蔽電極間容量
を持たせることができる。なお、本実施例においては、
図１に示すように、第１遮蔽電極６のパターンが画素電
極５のパターンとすべて重なるように形成しているが、
画素−第１遮蔽電極間容量をどの程度にするかに応じて
、第１遮蔽電極６を小さくしてその一部が画素電極５と
重なるようにすることもできる。
【００１８】図５は、本発明の実施例におけるＴＦＴ−
ＬＣＤの１画素あたりの等価回路図である。この図より
、ゲート電極１がオンすると、ドレイン電極２にある電
圧信号がトランジスタ１９を通してソース−画素電極３
，５に書き込まれることが分かる。この時、第１遮蔽電
極６と画素電極５の間の画素−第１遮蔽電極間容量２３
が液晶２０と並列に入っているので、液晶２０の電圧保
持特性は良好となる。また、ドレイン電極信号はドレイ
ン−第１遮蔽電極間容量２４の上の第１遮蔽電極６によ
って遮蔽され、ドレイン電極２上の液晶２６は第１遮蔽
電極６と対向電極２１に挟まれているので、対向−第１
遮蔽電極２１，６間の電位差が液晶の閾値電圧Ｖｔｈ以
下ならば動作しない。また、ゲート電極１上にも第２遮
蔽電極８があるため、ゲート電極上の液晶２７は同じ理
由で動作しない。この第２遮蔽電極８は、ゲート電極と
の間にゲート−第２遮蔽電極間容量２５を形成するが、
ゲート補助電極７により、ゲート電極１の負荷は軽減さ
れる。また、ゲート−ソース電極間容量２８による画素
電圧のゲートオフ時のシフトダウンも画素−第１遮蔽電
極間容量２３により軽減される。
ＬＣＤの１画素あたりの等価回路図である。この図より
、ゲート電極１がオンすると、ドレイン電極２にある電
圧信号がトランジスタ１９を通してソース−画素電極３
，５に書き込まれることが分かる。この時、第１遮蔽電
極６と画素電極５の間の画素−第１遮蔽電極間容量２３
が液晶２０と並列に入っているので、液晶２０の電圧保
持特性は良好となる。また、ドレイン電極信号はドレイ
ン−第１遮蔽電極間容量２４の上の第１遮蔽電極６によ
って遮蔽され、ドレイン電極２上の液晶２６は第１遮蔽
電極６と対向電極２１に挟まれているので、対向−第１
遮蔽電極２１，６間の電位差が液晶の閾値電圧Ｖｔｈ以
下ならば動作しない。また、ゲート電極１上にも第２遮
蔽電極８があるため、ゲート電極上の液晶２７は同じ理
由で動作しない。この第２遮蔽電極８は、ゲート電極と
の間にゲート−第２遮蔽電極間容量２５を形成するが、
ゲート補助電極７により、ゲート電極１の負荷は軽減さ
れる。また、ゲート−ソース電極間容量２８による画素
電圧のゲートオフ時のシフトダウンも画素−第１遮蔽電
極間容量２３により軽減される。
【００１９】この構成において、第１，第２遮蔽電極６
，８は対向電極２１と同一の電位を与えてゲートドレイ
ン電極上及びゲート電極上の液晶に電圧がかからないよ
うにすることが好ましい。本実施例では第１，第２遮蔽
電極を合わせて遮蔽電極２２とし、対向電圧信号と同一
の信号を入れるように構成した。図６は、本発明の実施
例によるＴＦＴ−ＬＣＤの電気的ブロック図である。
，８は対向電極２１と同一の電位を与えてゲートドレイ
ン電極上及びゲート電極上の液晶に電圧がかからないよ
うにすることが好ましい。本実施例では第１，第２遮蔽
電極を合わせて遮蔽電極２２とし、対向電圧信号と同一
の信号を入れるように構成した。図６は、本発明の実施
例によるＴＦＴ−ＬＣＤの電気的ブロック図である。
【００２０】ゲートドライバ、ドレインドライバ及び対
向電極信号入力は従来のＴＦＴ−ＬＣＤにおいても設け
られていたものであり、本実施例においては、対向電極
２１と遮蔽電極２２に同一の信号を入れるのみでよいの
で、回路としても全く複雑化することはない。なお、本
発明は上記実施例に限定されるものではなく、本発明の
趣旨に基づき種々の変形が可能であり、それらを本発明
の範囲から排除するものではない。
向電極信号入力は従来のＴＦＴ−ＬＣＤにおいても設け
られていたものであり、本実施例においては、対向電極
２１と遮蔽電極２２に同一の信号を入れるのみでよいの
で、回路としても全く複雑化することはない。なお、本
発明は上記実施例に限定されるものではなく、本発明の
趣旨に基づき種々の変形が可能であり、それらを本発明
の範囲から排除するものではない。
【００２１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ドレイン電極及びゲート電極上に遮蔽電極を設け
たそれらの電極に対向電極と同程度の電位を与えるよう
にしたので、ドレイン電極及びゲート電極上の液晶に電
圧がかかることがなくなる。その結果、ドレイン電極脇
の光漏れがなくなり、かつゲート電極上の液晶にＤＣ成
分の発生がなくなる。
れば、ドレイン電極及びゲート電極上に遮蔽電極を設け
たそれらの電極に対向電極と同程度の電位を与えるよう
にしたので、ドレイン電極及びゲート電極上の液晶に電
圧がかかることがなくなる。その結果、ドレイン電極脇
の光漏れがなくなり、かつゲート電極上の液晶にＤＣ成
分の発生がなくなる。
【００２２】またゲート電極に補助電極を付加したので
、ゲート電極の抵抗値が小さくなる。その結果、ゲート
電圧波形の歪みがなくなる。さらに、画素電極と遮蔽電
極間に容量をもたせることにより、電圧保持特性を向上
させることができ、かつ、この容量の付加によるゲート
電極容量の増大も避けられる。
、ゲート電極の抵抗値が小さくなる。その結果、ゲート
電圧波形の歪みがなくなる。さらに、画素電極と遮蔽電
極間に容量をもたせることにより、電圧保持特性を向上
させることができ、かつ、この容量の付加によるゲート
電極容量の増大も避けられる。
【図１】本発明の実施例におけるＴＦＴ基板の電極パタ
ーンを示す平面図である。
ーンを示す平面図である。
【図２】本発明の実施例におけるＴＦＴ基板のＴＦＴの
チャネル部（図１のＡ−Ａ′）の断面図である。
チャネル部（図１のＡ−Ａ′）の断面図である。
【図３】本発明の実施例におけるＴＦＴ基板の一部（図
１のＢ−Ｂ′）断面図である。
１のＢ−Ｂ′）断面図である。
【図４】本発明の実施例におけるＴＦＴ基板の一部（図
１のＣ−Ｃ′）断面図である。
１のＣ−Ｃ′）断面図である。
【図５】本発明の実施例におけるＴＦＴ−ＬＣＤの１画
素あたりの等価回路図である。
素あたりの等価回路図である。
【図６】本発明の実施例によるＴＦＴ−ＬＣＤの電気的
ブロック図である。
ブロック図である。
【図７】従来のＴＦＴ基板の一部断面図である。
１ ゲート電極
２ ドレイン電極
３ ソース電極
４ 半導体層
５ 画素電極
６ 第１遮蔽電極
７ ゲート補助電極
８ 第２遮蔽電極
９ 第１コンタクトホール
１０ 第２コンタクトホール
１１ 第３コンタクトホール
１２ 第４コンタクトホール
１３ 第５コンタクトホール
１４ ゲート陽極酸化膜
１５ 第１絶縁膜
１６ オーミック接合層
１７ 第２絶縁膜
１８ 第３絶縁膜
２１ 対向電極
Claims (1)
- 【請求項１】 複数のゲート電極と、該ゲート電極と
交差する複数のドレイン電極と、その交差部に設けられ
た薄膜トランジスタと、該薄膜トランジスタのソース電
極に接続された画素電極とを有する薄膜トランジスタ基
板と、液晶を挟んで該薄膜トランジスタ基板と対向する
対向電極基板とを備えた薄膜トランジスタ型液晶表示装
置において、前記薄膜トランジスタ基板は、（ａ）前記
ゲート電極上に形成された第１絶縁膜と、（ｂ）該第１
絶縁膜上で、かつ、前記ソース電極と前記画素電極との
接続部以外の全面に形成された第２絶縁膜と、（ｃ）該
第２絶縁膜上で、かつ、少なくとも前記トランジスタの
チャネル部を除いたゲート電極及び前記ソース電極と前
記画素電極との接続部以外の全面に形成された第１遮蔽
電極と、（ｄ）前記第２絶縁膜上で、かつ、前記トラン
ジスタのチャネル部を除いた前記ゲート電極上に形成さ
れ、前記ゲート電極と電気的に接続されたゲート補助電
極と、（ｅ）前記第１遮蔽電極上で、かつ前記ソース電
極と前記画素電極との接続部、及び前記ドレイン電極上
に形成された該第１遮蔽電極と後記第２遮蔽電極との接
続部以外の全面に形成された第３絶縁膜と、（ｆ）該第
３絶縁膜上に形成された前記画素電極と、（ｇ）前記第
３絶縁膜上で、かつ前記トランジスタのチャネル部を除
いたゲート電極上、及び前記ドレイン電極上の一部に延
在して形成された第２遮蔽電極とを備え、かつ、前記第
１及び第２遮蔽電極に入力する電圧を前記対向電極基板
の対向電極に入力する電圧と同程度にすることを特徴と
する薄膜トランジスタ型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116424A JPH04358128A (ja) | 1991-05-22 | 1991-05-22 | 薄膜トランジスタ型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116424A JPH04358128A (ja) | 1991-05-22 | 1991-05-22 | 薄膜トランジスタ型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04358128A true JPH04358128A (ja) | 1992-12-11 |
Family
ID=14686751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3116424A Withdrawn JPH04358128A (ja) | 1991-05-22 | 1991-05-22 | 薄膜トランジスタ型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04358128A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10293286A (ja) * | 1997-02-21 | 1998-11-04 | Toshiba Corp | 液晶表示装置の駆動方法 |
| US6310669B1 (en) * | 1997-05-26 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | TFT substrate having connecting line connect to bus lines through different contact holes |
| JP2014240962A (ja) * | 1999-02-23 | 2014-12-25 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| WO2019026741A1 (ja) * | 2017-08-02 | 2019-02-07 | シャープ株式会社 | 基板及び基板の製造方法 |
-
1991
- 1991-05-22 JP JP3116424A patent/JPH04358128A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10293286A (ja) * | 1997-02-21 | 1998-11-04 | Toshiba Corp | 液晶表示装置の駆動方法 |
| US6310669B1 (en) * | 1997-05-26 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | TFT substrate having connecting line connect to bus lines through different contact holes |
| US6650378B2 (en) | 1997-05-26 | 2003-11-18 | Mitsubishi Denki Kabushiki Kaisha | TFT array substrate and method of manufacturing the same and method of manufacturing liquid crystal display using the same |
| JP2014240962A (ja) * | 1999-02-23 | 2014-12-25 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US9431431B2 (en) | 1999-02-23 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| US9910334B2 (en) | 1999-02-23 | 2018-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| WO2019026741A1 (ja) * | 2017-08-02 | 2019-02-07 | シャープ株式会社 | 基板及び基板の製造方法 |
| US10957712B2 (en) | 2017-08-02 | 2021-03-23 | Sharp Kabushiki Kaisha | Substrate and method for producing substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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