JPH08240812A - 表示パネル - Google Patents
表示パネルInfo
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- JPH08240812A JPH08240812A JP6669095A JP6669095A JPH08240812A JP H08240812 A JPH08240812 A JP H08240812A JP 6669095 A JP6669095 A JP 6669095A JP 6669095 A JP6669095 A JP 6669095A JP H08240812 A JPH08240812 A JP H08240812A
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Abstract
(57)【要約】
【目的】 走査ラインが補助容量ラインを兼ねたアクテ
ィブマトリックス型液晶表示装置において、画素電極と
当該画素電極用の走査ラインとの間の寄生容量を低減す
る。 【構成】 図１の中央部に示す画素電極５Ｂに薄膜トラ
ンジスタ４Ｂを介して接続された走査ライン２Ｂの共通
直線部２ｄは、後段の画素電極５Ｃの上下方向ほぼ中央
部に配置されている。この場合、走査ライン２Ｂの共通
直線部２ｄと後段の画素電極５Ｃとの重なり部は、後段
の画素電極５Ｃ用の補助容量部を形成している。また、
当該画素電極５Ｂと当該画素電極５Ｂ用の走査ライン２
Ｂの共通直線部２ｄとの水平方向の間隔ｔがある程度大
きくなり、これにより当該画素電極５Ｂと当該画素電極
５Ｂ用の走査ライン２Ｂとの間の寄生容量を低減するこ
とができる。
ィブマトリックス型液晶表示装置において、画素電極と
当該画素電極用の走査ラインとの間の寄生容量を低減す
る。 【構成】 図１の中央部に示す画素電極５Ｂに薄膜トラ
ンジスタ４Ｂを介して接続された走査ライン２Ｂの共通
直線部２ｄは、後段の画素電極５Ｃの上下方向ほぼ中央
部に配置されている。この場合、走査ライン２Ｂの共通
直線部２ｄと後段の画素電極５Ｃとの重なり部は、後段
の画素電極５Ｃ用の補助容量部を形成している。また、
当該画素電極５Ｂと当該画素電極５Ｂ用の走査ライン２
Ｂの共通直線部２ｄとの水平方向の間隔ｔがある程度大
きくなり、これにより当該画素電極５Ｂと当該画素電極
５Ｂ用の走査ライン２Ｂとの間の寄生容量を低減するこ
とができる。
Description
【０００１】
【産業上の利用分野】この発明はアクティブマトリック
ス型液晶表示装置などにおける表示パネルに関する。
ス型液晶表示装置などにおける表示パネルに関する。
【０００２】
【従来の技術】例えばアクティブマトリックス型液晶表
示装置には、画素容量部のほかに補助容量部を備えたも
のがある。図７および図８は従来のこのようなアクティ
ブマトリックス型液晶表示装置における表示パネルの一
部を示したものである。この表示パネルはガラス基板１
を備えている。ガラス基板１の上面側には補助容量ライ
ンを兼ねた走査ライン（ゲートライン）２Ａ、２Ｂと信
号ライン（ドレインライン）３がマトリックス状に設け
られ、その各交点近傍にはスイッチング素子としての薄
膜トランジスタ４Ａ、４Ｂおよび画素電極５Ａ、５Ｂ、
５Ｃが設けられている。
示装置には、画素容量部のほかに補助容量部を備えたも
のがある。図７および図８は従来のこのようなアクティ
ブマトリックス型液晶表示装置における表示パネルの一
部を示したものである。この表示パネルはガラス基板１
を備えている。ガラス基板１の上面側には補助容量ライ
ンを兼ねた走査ライン（ゲートライン）２Ａ、２Ｂと信
号ライン（ドレインライン）３がマトリックス状に設け
られ、その各交点近傍にはスイッチング素子としての薄
膜トランジスタ４Ａ、４Ｂおよび画素電極５Ａ、５Ｂ、
５Ｃが設けられている。
【０００３】すなわち、ガラス基板１の上面の所定の個
所にはゲート電極６を含む走査ライン２Ａ、２Ｂ（補助
容量ライン兼用部については後で説明する。）が形成さ
れ、その上面全体にはゲート絶縁膜７が形成されてい
る。ゲート絶縁膜７の上面の所定の個所にはアモルファ
スシリコンからなる半導体薄膜８が形成され、半導体薄
膜８の上面の中央部にはチャネル保護膜９が形成されて
いる。半導体薄膜８およびチャネル保護膜９の上面の両
側にはｎ+シリコンからなるコンタクト層１０、１１が
形成され、コンタクト層１０、１１の上面にはドレイン
電極１２およびソース電極１３が形成され、またこれら
電極１２、１３の形成と同時に信号ライン３が形成され
ている。ゲート絶縁膜７の上面の所定の個所にはＩＴＯ
からなる画素電極５Ａ、５Ｂ、５Ｃがソース電極１３に
接続されて形成されている。
所にはゲート電極６を含む走査ライン２Ａ、２Ｂ（補助
容量ライン兼用部については後で説明する。）が形成さ
れ、その上面全体にはゲート絶縁膜７が形成されてい
る。ゲート絶縁膜７の上面の所定の個所にはアモルファ
スシリコンからなる半導体薄膜８が形成され、半導体薄
膜８の上面の中央部にはチャネル保護膜９が形成されて
いる。半導体薄膜８およびチャネル保護膜９の上面の両
側にはｎ+シリコンからなるコンタクト層１０、１１が
形成され、コンタクト層１０、１１の上面にはドレイン
電極１２およびソース電極１３が形成され、またこれら
電極１２、１３の形成と同時に信号ライン３が形成され
ている。ゲート絶縁膜７の上面の所定の個所にはＩＴＯ
からなる画素電極５Ａ、５Ｂ、５Ｃがソース電極１３に
接続されて形成されている。
【０００４】次に、走査ライン２Ａ、２Ｂの補助容量ラ
イン兼用部について説明する。図７の中央部に示す画素
電極５Ｂに薄膜トランジスタ４Ｂを介して接続された走
査ライン２Ｂは当該画素電極５Ｂの下辺側に設けられて
いるが、その前段の走査ライン２Ａつまり当該画素電極
５Ｂの上辺側に設けられた走査ライン２Ａは当該画素電
極５Ｂ用の補助容量ラインを兼ねている。前段の走査ラ
イン２Ａは、当該画素電極５Ｂの上辺部に対応する位置
に設けられた共通直線部２ａと、この共通直線部２ａか
ら当該画素電極５Ｂの左辺部および右辺部に沿って引き
出された引出部２ｂ、２ｃとからなっている。そして、
共通直線部２ａおよび引出部２ｂ、２ｃの各所定の部分
は当該画素電極５Ｂの上辺部、左辺部および右辺部と重
ね合わされ、この重ね合わされた部分によって補助容量
部が形成されている。一方、図示していないが、画素容
量部は、当該画素電極５Ｂとこれに対向配置された共通
電極とその間に配置された液晶とによって形成されてい
る。
イン兼用部について説明する。図７の中央部に示す画素
電極５Ｂに薄膜トランジスタ４Ｂを介して接続された走
査ライン２Ｂは当該画素電極５Ｂの下辺側に設けられて
いるが、その前段の走査ライン２Ａつまり当該画素電極
５Ｂの上辺側に設けられた走査ライン２Ａは当該画素電
極５Ｂ用の補助容量ラインを兼ねている。前段の走査ラ
イン２Ａは、当該画素電極５Ｂの上辺部に対応する位置
に設けられた共通直線部２ａと、この共通直線部２ａか
ら当該画素電極５Ｂの左辺部および右辺部に沿って引き
出された引出部２ｂ、２ｃとからなっている。そして、
共通直線部２ａおよび引出部２ｂ、２ｃの各所定の部分
は当該画素電極５Ｂの上辺部、左辺部および右辺部と重
ね合わされ、この重ね合わされた部分によって補助容量
部が形成されている。一方、図示していないが、画素容
量部は、当該画素電極５Ｂとこれに対向配置された共通
電極とその間に配置された液晶とによって形成されてい
る。
【０００５】次に、図９は以上のような表示パネルを備
えたアクティブマトリックス型液晶表示装置の等価回路
を示したものである。符号２１は画素容量部、２２は補
助容量部、２３は薄膜トランジスタ４Ｂのゲート電極６
とソース電極１３との間の寄生容量部、２４は画素電極
５Ｂと当該画素電極５Ｂ用の走査ライン２Ｂとの間の寄
生容量部を示す。そして、画素容量部２１の容量をＣLC
とし、補助容量部２２の容量をＣSとし、両寄生容量部
２３、２４の合計容量をＣGSとし、ゲートパルスのハイ
レベルとローレベルの電位差をＶGHLとすると、ゲート
パルスがオフするときに、次の（１）式で求められる飛
び込み電圧ΔＶが生じる。 ΔＶ＝（ＣGS・ＶGHL）／（ＣLC＋ＣS＋ＣGS）……（１）
えたアクティブマトリックス型液晶表示装置の等価回路
を示したものである。符号２１は画素容量部、２２は補
助容量部、２３は薄膜トランジスタ４Ｂのゲート電極６
とソース電極１３との間の寄生容量部、２４は画素電極
５Ｂと当該画素電極５Ｂ用の走査ライン２Ｂとの間の寄
生容量部を示す。そして、画素容量部２１の容量をＣLC
とし、補助容量部２２の容量をＣSとし、両寄生容量部
２３、２４の合計容量をＣGSとし、ゲートパルスのハイ
レベルとローレベルの電位差をＶGHLとすると、ゲート
パルスがオフするときに、次の（１）式で求められる飛
び込み電圧ΔＶが生じる。 ΔＶ＝（ＣGS・ＶGHL）／（ＣLC＋ＣS＋ＣGS）……（１）
【０００６】ところで、画素容量部２１の容量ＣLCはオ
ン状態のときとオフ状態のときとで異なるので、飛び込
み電圧ΔＶもオン状態のときとオフ状態のときとで異な
った値をとる。両状態における飛び込み電圧ΔＶの電圧
差ΔΔＶを求めると、次の（２）式のようになる。ただ
し、画素容量部２１の容量ＣLCはオン状態のときでもデ
ータ（階調）によってすべて異なるので、最大容量をＣ
LC/FULLとし、データによる変動容量をＣLC/DATAとす
る。 ΔΔＶ＝（ＣLC/FULL−ＣLC/DATA）・ＣGS・ＶGHL／ ｛（ＣLC/FULL＋ＣS＋ＣGS）・（ＣLC/DATA＋ＣS＋ＣGS）｝……（２）
ン状態のときとオフ状態のときとで異なるので、飛び込
み電圧ΔＶもオン状態のときとオフ状態のときとで異な
った値をとる。両状態における飛び込み電圧ΔＶの電圧
差ΔΔＶを求めると、次の（２）式のようになる。ただ
し、画素容量部２１の容量ＣLCはオン状態のときでもデ
ータ（階調）によってすべて異なるので、最大容量をＣ
LC/FULLとし、データによる変動容量をＣLC/DATAとす
る。 ΔΔＶ＝（ＣLC/FULL−ＣLC/DATA）・ＣGS・ＶGHL／ ｛（ＣLC/FULL＋ＣS＋ＣGS）・（ＣLC/DATA＋ＣS＋ＣGS）｝……（２）
【０００７】この電圧差ΔΔＶは、残像や焼き付けの原
因となるので、その絶対値をできるだけ小さくした方が
望ましい。このための１つの方法として、薄膜トランジ
スタ４Ｂをセルフアライメント構造とすることにより、
薄膜トランジスタ４Ｂのゲート電極６とソース電極１３
との間の寄生容量部２３の容量を小さくして、合計容量
ＣGSを小さくする方法がある。しかしながら、この場
合、画素電極５Ｂと当該画素電極５Ｂ用の走査ライン２
Ｂとの間の寄生容量部２４の容量を低減することはでき
ない。
因となるので、その絶対値をできるだけ小さくした方が
望ましい。このための１つの方法として、薄膜トランジ
スタ４Ｂをセルフアライメント構造とすることにより、
薄膜トランジスタ４Ｂのゲート電極６とソース電極１３
との間の寄生容量部２３の容量を小さくして、合計容量
ＣGSを小さくする方法がある。しかしながら、この場
合、画素電極５Ｂと当該画素電極５Ｂ用の走査ライン２
Ｂとの間の寄生容量部２４の容量を低減することはでき
ない。
【０００８】
【発明が解決しようとする課題】このように、従来のア
クティブマトリックス型液晶表示装置では、特に、画素
電極５Ｂと当該画素電極５Ｂ用の走査ライン２Ｂとの間
の寄生容量部２４の容量を低減することができず、この
結果オン状態とオフ状態における飛び込み電圧ΔＶの電
圧差ΔΔＶの絶対値の低減に限界があり、ひいてはより
一層良好な画質を得ることができないという問題があっ
た。この発明の目的は、画素電極と当該画素電極用走査
ラインとの間の寄生容量部の容量を低減することができ
る表示パネルを提供することにある。
クティブマトリックス型液晶表示装置では、特に、画素
電極５Ｂと当該画素電極５Ｂ用の走査ライン２Ｂとの間
の寄生容量部２４の容量を低減することができず、この
結果オン状態とオフ状態における飛び込み電圧ΔＶの電
圧差ΔΔＶの絶対値の低減に限界があり、ひいてはより
一層良好な画質を得ることができないという問題があっ
た。この発明の目的は、画素電極と当該画素電極用走査
ラインとの間の寄生容量部の容量を低減することができ
る表示パネルを提供することにある。
【０００９】
【課題を解決するための手段】この発明は、マトリック
ス状に設けられた走査ラインおよび信号ラインにスイッ
チング素子を介して画素電極が接続された表示パネルに
おいて、前記画素電極の一側縁と当該画素電極用走査ラ
インとの間に当該画素電極に隣接する隣接画素電極の一
側縁を配置したものである。
ス状に設けられた走査ラインおよび信号ラインにスイッ
チング素子を介して画素電極が接続された表示パネルに
おいて、前記画素電極の一側縁と当該画素電極用走査ラ
インとの間に当該画素電極に隣接する隣接画素電極の一
側縁を配置したものである。
【００１０】
【作用】この発明によれば、画素電極の一側縁と当該画
素電極用走査ラインとの間に当該画素電極に隣接する隣
接画素電極の一側縁を配置しているので、画素電極の一
側縁と当該画素電極用走査ラインとの間の間隔がある程
度大きくなり、これに伴い画素電極と当該画素電極用走
査ラインとの容量結合が小さくなり、したがって画素電
極と当該画素電極用走査ラインとの間の寄生容量部の容
量を低減することができる。
素電極用走査ラインとの間に当該画素電極に隣接する隣
接画素電極の一側縁を配置しているので、画素電極の一
側縁と当該画素電極用走査ラインとの間の間隔がある程
度大きくなり、これに伴い画素電極と当該画素電極用走
査ラインとの容量結合が小さくなり、したがって画素電
極と当該画素電極用走査ラインとの間の寄生容量部の容
量を低減することができる。
【００１１】
【実施例】図１はこの発明の第１実施例を適用した表示
パネルの要部を示したものである。なお、この図におい
て、図７と同一名称部分には同一の符号を付し、その説
明を適宜省略する。この第１実施例では、図１の中央部
に示す画素電極５Ｂ用の補助容量ラインを兼ねた前段の
走査ライン２Ａは、当該画素電極５Ｂの上下方向ほぼ中
央部に設けられた共通直線部２ｄと、この共通直線部２
ｄから当該画素電極５Ｂの左辺部に沿って上方に引き出
された引出部２ｅとからなっている。共通直線部２ｄお
よび引出部２ｅの各所定の部分は当該画素電極５Ｂの上
下方向ほぼ中央部および左辺部と重ね合わされ、この重
ね合わされた部分によって補助容量部が形成されてい
る。なお、引出部２ｅの先端部は、前段の画素電極５Ａ
に接続された前段の薄膜トランジスタ４Ａのゲート電極
６となっている。
パネルの要部を示したものである。なお、この図におい
て、図７と同一名称部分には同一の符号を付し、その説
明を適宜省略する。この第１実施例では、図１の中央部
に示す画素電極５Ｂ用の補助容量ラインを兼ねた前段の
走査ライン２Ａは、当該画素電極５Ｂの上下方向ほぼ中
央部に設けられた共通直線部２ｄと、この共通直線部２
ｄから当該画素電極５Ｂの左辺部に沿って上方に引き出
された引出部２ｅとからなっている。共通直線部２ｄお
よび引出部２ｅの各所定の部分は当該画素電極５Ｂの上
下方向ほぼ中央部および左辺部と重ね合わされ、この重
ね合わされた部分によって補助容量部が形成されてい
る。なお、引出部２ｅの先端部は、前段の画素電極５Ａ
に接続された前段の薄膜トランジスタ４Ａのゲート電極
６となっている。
【００１２】以上の結果、当該画素電極５Ｂ用の走査ラ
イン２Ｂの共通直線部２ｄは、後段の画素電極５Ｃの上
下方向ほぼ中央部に配置されている。この配置の仕方を
別の方向から見ると、当該画素電極５Ｂの下辺（一側
縁）と当該画素電極５Ｂ用の走査ライン２Ｂとの間に当
該画素電極５Ｂの後段に隣接する後段の画素電極５Ｃの
一側縁（上辺）が配置されていることになる。この結
果、図７に示す従来の場合と比較して、当該画素電極５
Ｂと当該画素電極５Ｂ用の走査ライン２Ｂの共通直線部
２ｄとの水平方向の間隔ｔがある程度大きくなり、これ
に伴い当該画素電極５Ｂと当該画素電極５Ｂ用の走査ラ
イン２Ｂとの容量結合が小さくなり、したがって当該画
素電極５Ｂと当該画素電極５Ｂ用の走査ライン２Ｂとの
間の寄生容量部の容量を低減することができ、ひいては
より一層良好な画質を得ることができる。
イン２Ｂの共通直線部２ｄは、後段の画素電極５Ｃの上
下方向ほぼ中央部に配置されている。この配置の仕方を
別の方向から見ると、当該画素電極５Ｂの下辺（一側
縁）と当該画素電極５Ｂ用の走査ライン２Ｂとの間に当
該画素電極５Ｂの後段に隣接する後段の画素電極５Ｃの
一側縁（上辺）が配置されていることになる。この結
果、図７に示す従来の場合と比較して、当該画素電極５
Ｂと当該画素電極５Ｂ用の走査ライン２Ｂの共通直線部
２ｄとの水平方向の間隔ｔがある程度大きくなり、これ
に伴い当該画素電極５Ｂと当該画素電極５Ｂ用の走査ラ
イン２Ｂとの容量結合が小さくなり、したがって当該画
素電極５Ｂと当該画素電極５Ｂ用の走査ライン２Ｂとの
間の寄生容量部の容量を低減することができ、ひいては
より一層良好な画質を得ることができる。
【００１３】ところで、当該画素電極５Ｂ用の走査ライ
ン２Ｂの共通直線部２ｄを後段の画素電極５Ｃの上下方
向ほぼ中央部に配置しているので、透過型のアクティブ
マトリックス型液晶表示装置に適用する場合には、走査
ライン２Ｂを例えば画素電極と同一の材料であるＩＴＯ
によって形成すると、開口率が低下しないようにするこ
とができる。反射型のアクティブマトリックス型液晶表
示装置に適用する場合には、走査ライン２Ｂをアルミニ
ウムやクロム等の不透明な材料によって形成しても、開
口率が低下しないようにすることができる。
ン２Ｂの共通直線部２ｄを後段の画素電極５Ｃの上下方
向ほぼ中央部に配置しているので、透過型のアクティブ
マトリックス型液晶表示装置に適用する場合には、走査
ライン２Ｂを例えば画素電極と同一の材料であるＩＴＯ
によって形成すると、開口率が低下しないようにするこ
とができる。反射型のアクティブマトリックス型液晶表
示装置に適用する場合には、走査ライン２Ｂをアルミニ
ウムやクロム等の不透明な材料によって形成しても、開
口率が低下しないようにすることができる。
【００１４】次に、図２はこの発明の第２実施例を適用
した表示パネルの要部を示したものである。なお、この
図において、図１と同一名称部分には同一の符号を付
し、その説明を適宜省略する。この第２実施例では、走
査ライン２Ａの共通直線部２ｄの一部は下方に向かって
突出するほぼコ字状の突出部とされ、すなわち画素電極
５Ｂの左辺部に沿って下方に延びる左延出部２ｆと、画
素電極５Ｂの右辺部に沿って下方に延びる右延出部２ｇ
と、画素電極５Ｂの下辺部に沿って両延出部２ｆ、２ｇ
間に設けられた下部２ｈとからなるほぼコ字状の突出部
とされている。そして、左延出部２ｆのほぼ全部は画素
電極５Ｂと重ね合わされ、右延出部２ｇおよび下部２ｈ
の各所定の部分は画素電極５Ｂの右辺部及び下辺部と重
ね合わされ、これら重ね合わされた部分によっても補助
容量部が形成されている。この場合、特に、下部２ｈの
下側は画素電極５Ｂの下辺（他側縁）の外側に配置され
ているが、後段の画素電極５Ｃの上辺までは到っていな
い。
した表示パネルの要部を示したものである。なお、この
図において、図１と同一名称部分には同一の符号を付
し、その説明を適宜省略する。この第２実施例では、走
査ライン２Ａの共通直線部２ｄの一部は下方に向かって
突出するほぼコ字状の突出部とされ、すなわち画素電極
５Ｂの左辺部に沿って下方に延びる左延出部２ｆと、画
素電極５Ｂの右辺部に沿って下方に延びる右延出部２ｇ
と、画素電極５Ｂの下辺部に沿って両延出部２ｆ、２ｇ
間に設けられた下部２ｈとからなるほぼコ字状の突出部
とされている。そして、左延出部２ｆのほぼ全部は画素
電極５Ｂと重ね合わされ、右延出部２ｇおよび下部２ｈ
の各所定の部分は画素電極５Ｂの右辺部及び下辺部と重
ね合わされ、これら重ね合わされた部分によっても補助
容量部が形成されている。この場合、特に、下部２ｈの
下側は画素電極５Ｂの下辺（他側縁）の外側に配置され
ているが、後段の画素電極５Ｃの上辺までは到っていな
い。
【００１５】次に、図３は図２のＸ−Ｘ線に沿う断面を
簡略化して示したものである。この図において、点線は
電気力線を示す。この電気力線は、当該画素電極５Ｂと
後段の画素電極５Ｃとの間、当該画素電極５Ｂと下部
（補助容量電極）２ｈとの間および後段の画素電極５Ｂ
と下部２ｈとの間でそれぞれ結ばれ、その両端点におい
て両画素電極５Ｂ、５Ｃおよび下部２ｈに対して垂直に
なるという性質を持っている。そして、電気力線が多い
ほどその間の容量が大きくなる。この場合、両画素電極
５Ｂ、５Ｃ間に下部２ｈの所定の一側縁が位置している
ので、両画素電極５Ｂ、５Ｃの容量結合が弱められ、よ
り一層良好な画質を得ることができる。これに対して、
図４に示すように、両画素電極５Ｂ、５Ｃ間に下部２ｈ
が存在しない場合には、両画素電極５Ｂ、５Ｃの容量結
合が強くなり、この結果薄膜トランジスタ４Ｂのオフ状
態における当該画素電極５Ｂの電位が後段の画素電極５
Ｃの電位の影響を受けて変動し、より一層良好な画質を
得ることができなくなる。
簡略化して示したものである。この図において、点線は
電気力線を示す。この電気力線は、当該画素電極５Ｂと
後段の画素電極５Ｃとの間、当該画素電極５Ｂと下部
（補助容量電極）２ｈとの間および後段の画素電極５Ｂ
と下部２ｈとの間でそれぞれ結ばれ、その両端点におい
て両画素電極５Ｂ、５Ｃおよび下部２ｈに対して垂直に
なるという性質を持っている。そして、電気力線が多い
ほどその間の容量が大きくなる。この場合、両画素電極
５Ｂ、５Ｃ間に下部２ｈの所定の一側縁が位置している
ので、両画素電極５Ｂ、５Ｃの容量結合が弱められ、よ
り一層良好な画質を得ることができる。これに対して、
図４に示すように、両画素電極５Ｂ、５Ｃ間に下部２ｈ
が存在しない場合には、両画素電極５Ｂ、５Ｃの容量結
合が強くなり、この結果薄膜トランジスタ４Ｂのオフ状
態における当該画素電極５Ｂの電位が後段の画素電極５
Ｃの電位の影響を受けて変動し、より一層良好な画質を
得ることができなくなる。
【００１６】なお、図２に示す第２実施例では、走査ラ
イン２Ａの共通直線部２ｄを画素電極５Ｂの上下方向ほ
ぼ中央部に配置するとともに、薄膜トランジスタ４Ｂの
ドレイン電極１２およびソース電極１３をゲート電極６
の左側および右側にそれぞれ配置しているが、図５に示
す第３実施例のように、走査ライン２Ａの共通直線部２
ｄを画素電極５Ｂの上下方向ほぼ中央部よりも下辺側に
配置するとともに、薄膜トランジスタ４Ｂのドレイン電
極１２およびソース電極１３をゲート電極６の下側およ
び上側にそれぞれ配置するようにしてもよい。
イン２Ａの共通直線部２ｄを画素電極５Ｂの上下方向ほ
ぼ中央部に配置するとともに、薄膜トランジスタ４Ｂの
ドレイン電極１２およびソース電極１３をゲート電極６
の左側および右側にそれぞれ配置しているが、図５に示
す第３実施例のように、走査ライン２Ａの共通直線部２
ｄを画素電極５Ｂの上下方向ほぼ中央部よりも下辺側に
配置するとともに、薄膜トランジスタ４Ｂのドレイン電
極１２およびソース電極１３をゲート電極６の下側およ
び上側にそれぞれ配置するようにしてもよい。
【００１７】また、上記第１〜第３実施例では、画素電
極５Ａ〜５Ｃをストライプ型に配列しているが、図６に
示す第４実施例のように、カラー化の場合に特に有効で
ある、デルタ型に配列してもよい。この場合、走査ライ
ン２Ａと信号ライン３との重なり部は、符号Ｐの平行斜
線で示す交差部だけであるので、最も小さくすることが
できる。この結果、この表示パネルを駆動するためのド
ライバからみた負荷容量が軽減されることになる。
極５Ａ〜５Ｃをストライプ型に配列しているが、図６に
示す第４実施例のように、カラー化の場合に特に有効で
ある、デルタ型に配列してもよい。この場合、走査ライ
ン２Ａと信号ライン３との重なり部は、符号Ｐの平行斜
線で示す交差部だけであるので、最も小さくすることが
できる。この結果、この表示パネルを駆動するためのド
ライバからみた負荷容量が軽減されることになる。
【００１８】さらに、例えば図１に示す第１実施例で
は、中央部の画素電極５Ｂに薄膜トランジスタ４Ｂを介
して接続された走査ライン２Ｂを後段の画素電極５Ｃの
上下方向ほぼ中央部に配置しているが、図１の上下関係
を逆とし、中央部の画素電極５Ｂに薄膜トランジスタ４
Ｂを介して接続された走査ライン２Ｂを前段の画素電極
５Ａの上下方向ほぼ中央部に配置するようにしてもよ
い。このようなことは、上記第２〜第４実施例の場合も
同様であることはもちろんである。
は、中央部の画素電極５Ｂに薄膜トランジスタ４Ｂを介
して接続された走査ライン２Ｂを後段の画素電極５Ｃの
上下方向ほぼ中央部に配置しているが、図１の上下関係
を逆とし、中央部の画素電極５Ｂに薄膜トランジスタ４
Ｂを介して接続された走査ライン２Ｂを前段の画素電極
５Ａの上下方向ほぼ中央部に配置するようにしてもよ
い。このようなことは、上記第２〜第４実施例の場合も
同様であることはもちろんである。
【００１９】
【発明の効果】以上説明したように、この発明によれ
ば、画素電極の一側縁と当該画素電極用走査ラインとの
間に当該画素電極に隣接する隣接画素電極の一側縁を配
置しているので、画素電極の一側縁と当該画素電極用走
査ラインとの間の間隔がある程度大きくなり、これに伴
い画素電極と当該画素電極用走査ラインとの容量結合が
小さくなり、したがって走査ラインと画素電極との間の
寄生容量部の容量を低減することができ、ひいてはより
一層良好な画質を得ることができる。
ば、画素電極の一側縁と当該画素電極用走査ラインとの
間に当該画素電極に隣接する隣接画素電極の一側縁を配
置しているので、画素電極の一側縁と当該画素電極用走
査ラインとの間の間隔がある程度大きくなり、これに伴
い画素電極と当該画素電極用走査ラインとの容量結合が
小さくなり、したがって走査ラインと画素電極との間の
寄生容量部の容量を低減することができ、ひいてはより
一層良好な画質を得ることができる。
【図１】この発明の第１実施例を適用した表示パネルの
要部の平面図。
要部の平面図。
【図２】この発明の第２実施例を適用した表示パネルの
要部の平面図。
要部の平面図。
【図３】図２のＸ−Ｘ線に沿う断面を簡略化して示す
図。
図。
【図４】比較のために示す図３同様の断面図。
【図５】この発明の第３実施例を適用した表示パネルの
要部の平面図。
要部の平面図。
【図６】この発明の第４実施例を適用した表示パネルの
要部の平面図。
要部の平面図。
【図７】従来の表示パネルの一部の平面図。
【図８】図７のＹ−Ｙ線に沿う断面図。
【図９】アクティブマトリックス型液晶表示装置の等価
回路を示す図。
回路を示す図。
２Ａ、２Ｂ 走査ライン ３ 信号ライン ４Ａ、４Ｂ 薄膜トランジスタ（スイッチング素子） ５Ａ、５Ｂ、５Ｃ 画素電極
Claims (5)
- 【請求項１】 マトリックス状に設けられた走査ライン
および信号ラインにスイッチング素子を介して画素電極
が接続された表示パネルにおいて、 前記画素電極の一側縁と当該画素電極用走査ラインとの
間に当該画素電極に隣接する隣接画素電極の一側縁を配
置したことを特徴とする表示パネル。 - 【請求項２】 前記当該画素電極用走査ラインは前記隣
接画素電極の一側縁と他側縁とのほぼ中央部から他側縁
側に配置されていることを特徴とする請求項１記載の表
示パネル。 - 【請求項３】 前記当該画素電極用走査ラインの一部は
前記隣接画素電極の他側縁の外側に配置されていること
を特徴とする請求項１または２記載の表示パネル。 - 【請求項４】 前記画素電極はストライプ型に配列され
ていることを特徴とする請求項１〜３のいずれかに記載
の表示パネル。 - 【請求項５】 前記画素電極はデルタ型に配列されてい
ることを特徴とする請求項１〜３のいずれかに記載の表
示パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06669095A JP3480105B2 (ja) | 1995-03-02 | 1995-03-02 | 表示パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06669095A JP3480105B2 (ja) | 1995-03-02 | 1995-03-02 | 表示パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08240812A true JPH08240812A (ja) | 1996-09-17 |
| JP3480105B2 JP3480105B2 (ja) | 2003-12-15 |
Family
ID=13323195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06669095A Expired - Lifetime JP3480105B2 (ja) | 1995-03-02 | 1995-03-02 | 表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3480105B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006053267A (ja) * | 2004-08-10 | 2006-02-23 | Sony Corp | 表示装置およびその製造方法 |
| JPWO2006038382A1 (ja) * | 2004-10-05 | 2008-05-15 | シャープ株式会社 | 電極基板及びそれを備えた表示装置 |
| JP2008122972A (ja) * | 2006-11-15 | 2008-05-29 | Samsung Electronics Co Ltd | 液晶表示装置及びその製造方法 |
| US20100033665A1 (en) * | 2006-12-12 | 2010-02-11 | Kohei Tanaka | Liquid crystal display device |
| JP2013148902A (ja) * | 2012-01-20 | 2013-08-01 | Innolux Display Corp | 画素構造およびその電子機器 |
-
1995
- 1995-03-02 JP JP06669095A patent/JP3480105B2/ja not_active Expired - Lifetime
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| US8243244B2 (en) | 2006-11-15 | 2012-08-14 | Samsung Electronics Co., Ltd. | Liquid crystal display device and manufacturing method thereof |
| US20100033665A1 (en) * | 2006-12-12 | 2010-02-11 | Kohei Tanaka | Liquid crystal display device |
| JP2013148902A (ja) * | 2012-01-20 | 2013-08-01 | Innolux Display Corp | 画素構造およびその電子機器 |
| US9274385B2 (en) | 2012-01-20 | 2016-03-01 | Innolux Corporation | Pixel structures having a scan line passes through the edges of a first-pixel row and through an area of a second sub-pixel row |
| US9823525B2 (en) | 2012-01-20 | 2017-11-21 | Innolux Corporation | Display panels and electronic devices comprising the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3480105B2 (ja) | 2003-12-15 |
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