JPH0862579A

JPH0862579A - アクティブマトリックス表示素子

Info

Publication number: JPH0862579A
Application number: JP20111694A
Authority: JP
Inventors: Hitoshi Takada; 仁高田
Original assignee: AG Technology Co Ltd
Current assignee: AG Technology Co Ltd
Priority date: 1994-08-25
Filing date: 1994-08-25
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】高品位の表示を得る。【構成】ガラス基板９上に遮光膜８、絶縁膜７、多結晶
シリコン層５のチャネル、ゲート絶縁膜２、ゲート電極
１が形成され、またソース電極３、ドレイン電極４が形
成された多結晶シリコンＴＦＴ３０が設けられたアクテ
ィブマトリクス表示素子であって、遮光膜８が導電性と
され、遮光膜にゲート選択電位より低く、かつゲート非
選択電位より高い電位が印加されてなることを特徴とす
るアクティブマトリックス表示素子。【効果】多結晶シリコンＴＦＴの裏面側遮光を達成し、
かつチャネル裏面側の寄生容量に起因するリーク電流を
低減せしめる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多結晶半導体をチャネ
ルに用いた薄膜トランジスタ（以下、ＴＦＴと呼ぶ）を
備えたアクティブマトリックス表示素子に関する。

【０００２】

【従来の技術】近年、液晶表示素子をはじめとする平面
型表示素子が様々な分野で広く用いられている。なかで
もアクティブマトリックス表示素子は表示密度や視野
角、コントラストなどの面で単純マトリックス表示素子
に比して優位性がある。そして、通常アクティブマトリ
ックス表示素子のスイッチング素子としてＴＦＴが用い
られている。

【０００３】種々の構造形態があるＴＦＴのなかで、そ
の形成が容易であることからアモルファスシリコンＴＦ
Ｔが広く用いられている。しかし、アモルファスシリコ
ンＴＦＴはキャリアの移動度が低いため高速のスイッチ
ング動作が得られにくい。したがって、高性能の表示素
子に求められる高開口率化、高解像度化、駆動回路集積
化などの要求に応えられない。

【０００４】そのため、アモルファスシリコンＴＦＴに
比べてキャリア移動度が相対的に高い多結晶シリコンＴ
ＦＴが今後の高性能表示素子用の駆動素子として期待さ
れている。

【０００５】次にトップゲート型ＴＦＴの基板側の遮光
（裏面遮光）に関する従来技術を説明する。まず、従来
例１（特開昭６０−２１６３７７公報）では、アモルフ
ァスシリコンＴＦＴの素子構造において遮光膜とソース
電極配線とが兼用して用いられている。また、従来例２
（特開平４−２０９３５公報）では遮光膜と蓄積容量と
を同一層に、同一材料にて形成することを特徴としてい
る。しかし、これらの従来技術においても形成した遮光
膜の電位をどのようにするかについては考慮されていな
い。

【０００６】

【発明が解決しようとする課題】一般に、多結晶シリコ
ンＴＦＴには、アモルファスシリコンＴＦＴに比較すれ
ばはるかに少ないが光を照射するとゲートを非選択（オ
フ状態）にした際のリーク電流が増大するという特性が
ある。そのため、液晶表示素子の画素を駆動するスイッ
チング素子として用いる際には、何らかの遮光を施すこ
とが好ましい。しかし、トップゲート型の多結晶シリコ
ンＴＦＴにおいては、ＴＦＴ素子構造の裏側からの光を
さえぎり、かつＴＦＴ特性を損なわないような構造は従
来知られていなかった。

【０００７】なお、本発明でトップゲート型とはチャネ
ルからみてゲート電極が基板と反対側に設けられた構造
のものを指している。コプレーナ型ＴＦＴまたは順スタ
ガー型ＴＦＴなどがこの構造を有している。

【０００８】

【課題を解決するための手段】本発明は、前述した課題
を解決すべくなされたものであり、画素電極と、画素電
極を駆動する駆動素子としてトップゲート型の多結晶半
導体ＴＦＴが備えられた第１の基板と、第２の基板との
間に光制御層が備えられ、第１の基板と多結晶半導体Ｔ
ＦＴのチャネルとの間に絶縁膜と導電性の遮光膜とが設
けられ、前記絶縁膜は前記チャネルと前記遮光膜との間
に配置されたアクティブマトリックス表示素子であっ
て、前記遮光膜にゲート選択電位より低く、かつゲート
非選択電位より高い、遮光膜電位が印加されてなること
を特徴とするアクティブマトリックス表示素子を提供す
る。

【０００９】また、本願の第２の発明として、上述した
アクティブマトリックス表示素子において、次の式
（１）と式（２）の関係を満たすことを特徴とするアク
ティブマトリックス表示素子を提供する。

【００１０】

【数２】ゲート選択電位＞遮光膜電位＋１０Ｖ …………（１）遮光膜電位＞ゲート非選択電位＋５Ｖ …………（２）

【００１１】また、本発明における多結晶半導体ＴＦＴ
のチャネル部裏面側に設ける絶縁膜の膜厚としては１０
０〜１０００ｎｍ、好ましくは２００〜５００ｎｍが用
いられる。絶縁円膜の膜厚としては厚い方が寄生容量効
果が小さくなるが、膜厚を厚くすると絶縁膜の電気的接
続を設けるための配線工程（コンタクトホールの形成、
または端部のエッチングなど）での障害となる。また、
膜厚が薄過ぎると寄生容量効果が大きくなってしまう。

【００１２】また、絶縁膜に用いる材料としては、Ｓｉ
Ｏ₂ （誘電率≒３．９）、ＳｉＮ（誘電率≒７．５）、
ＳｉＯ_X Ｎ_Y （誘電率≒４〜７）などの絶縁膜が用いら
れる。寄生容量効果の大きさを考慮した場合、絶縁膜の
誘電率は低い方が好ましい。

【００１３】このように、上記の式（１）と式（２）の
条件は用いる材料や駆動回路の構成によって代わり得る
が、例えば、ゲート非選択電位ＶＧ_OFF を基準として、
ゲート選択電位ＶＧ_ON、コモン電位Ｖ_C 、信号電位Ｖ_S
をコモン電位Ｖ_C に対する電圧の変位で表してＶ_S ≒Ｖ
_C ±Ｖ_SIG 、遮光膜の電位をＶＢとすると、次の式
（３）〜式（７）の関係が満たされることが好ましい。
なお、単位はボルトとする。

【００１４】

【数３】ＶＧ_OFF ＜ＶＢ＜ＶＧ_ON …………………………（３）Ｖ_C ≒（ＶＧ_ON＋ＶＧ_OFF ）／２ ………………（４）Ｖ_S ≒Ｖ_C ±Ｖ_SIG ………………………………（５）Ｖ_C ＞Ｖ_SIG ＞０ …………………………………（６）ＶＧ_OFF ＋０．５Ｖ_C ＜ＶＢ＜ＶＧ_ON−Ｖ_C …（７）

【００１５】本発明は種々の交流駆動方式においても適
用することができる。少なくとも導電性の遮光膜が多結
晶シリコンＴＦＴのゲート電位（及び他のノード）に対
して一定の電位に保持されればよい。

【００１６】また、本発明のアクティブマトリックス表
示素子において、通常光は第２の基板側から入射され第
１の基板側に透過され出射される。言い換えれば、透過
型の表示素子として用いられる。

【００１７】以下、図面を参照しながら本発明の説明を
行う。図１は、本発明のアクティブマトリックス表示素
子に用いる多結晶半導体ＴＦＴを模式的に示した一部断
面図である。

【００１８】この多結晶半導体ＴＦＴ３０には、ゲート
電極１、ゲート絶縁膜２、ソース電極３、ドレイン電極
４、多結晶シリコン層５Ｂ、表面絶縁膜６、絶縁膜７、
遮光膜８、ガラス基板９が設けられている。ゲート電極
１とゲート絶縁膜２より構成されるゲート部にはゲート
オフセット構造が形成されてリーク電流が低減され得る
ようになっている。

【００１９】遮光膜８が導電性である場合には、ＴＦＴ
素子構造のチャネルの非ゲート側（図１に示す紙面での
下側、つまりチャネルの下側）に、本来のゲート部に似
た容量構造１０が形成されてしまう。言い換えれば、疑
似的なゲート構造であって、絶縁膜を間に挟んで二つの
層（多結晶半導体の層と導電性の遮光膜の層）が形成さ
れていることになる。したがって、このような構造を有
するＴＦＴの全体的な電気的特性は、チャネルの下部に
存在する容量構造１０の影響を受けることとなる。一般
に多結晶シリコンＴＦＴで、この導電性の遮光膜８の電
位を浮かしておくと、リーク電流は増大するか、あるい
は不安定になってしまう。

【００２０】図２は多結晶シリコンＴＦＴのゲート非選
択時（ＴＦＴの動作としてはオフ状態）のゲート電圧に
おいて、上述したチャネル下側の容量構造１０の及ぼす
電気的な寄与を調べた一例である。横軸が遮光膜電位
（Ｖ）であり、縦軸がソースドレイン電流（Ａ）を示
す。なお、このソースドレイン電流はＴＦＴの所望の動
作としては不要なリーク電流を意味する。ＴＦＴ素子構
造としてはデュアルゲートとし、そのチャネル長が１０
μｍ、チャネル幅が４μｍ、ゲートオフセットが合計
２. ４μｍとした。

【００２１】そして、ソースドレイン間電圧を１４Ｖ、
ゲート電位をゲートオフ状態にあたる−５Ｖとしたとき
に、遮光膜８の電位を変えてリーク電流（ソースドレイ
ン電流）を測定した。

【００２２】この図２からリーク電流が、遮光膜８の電
位によって大きく変わることがわかる。そして、その極
小値を与える遮光膜電位（ＶＢ_MIN （Ｖ））が存在して
いる。また、リーク電流の最小値を与えるＶＢ_MIN は、
ゲート電圧と遮光膜８の上の絶縁膜７の膜厚に大きく依
存して変化することがわかった。その最小値は容量構造
１０の容量が小さいほど小さくなる。

【００２３】このように多結晶シリコンＴＦＴを構成要
素とする画素の駆動素子の構造において、リーク電流を
低く抑えるためには、ゲート非選択時のゲート電位にお
いて、容量構造１０による図２に示したようなリーク電
流の寄与が小さくなるよう遮光膜８の電位を選んで印加
することが好ましい。以下に、実施例について説明す
る。

【００２４】

【実施例】

（実施例１）無アルカリ性のガラス基板上に、５０ｎｍ
のＣｒ遮光膜を形成し、４００ｎｍのＳｉＯ₂ （シリ
カ）絶縁膜を積層した。なお、遮光膜上の絶縁膜の材料
はシリカに限定されない。また、その膜厚も絶縁性を有
する範囲であればよい。あるいは、図２に示したリーク
電流への寄与の最小値が十分小さくなるような範囲であ
ればよい。シリカにおいては上述したように１００〜１
０００ｎｍ程度が用いられ得る。遮光膜についてもＣｒ
に限らず、導電性の材料であればすべて本発明が適用可
能である。

【００２５】また、表示素子内部では各ＴＦＴに応じて
形成する遮光膜それぞれが電気的に接続されほぼ一様な
電位となっていることが好ましい。また、ほぼ全面を覆
うようなベタ膜であってもよいし、所望の位置を覆うス
トライプ状であってもよい。透過型の表示素子に用いる
場合にはストライプ状または格子状の方が好ましい。ま
た、基板上のＴＦＴに対応するように配置して設けら
れ、さらに所定の電位になるように導電接続される。

【００２６】さらにアモルファスシリコン膜をプラズマ
ＣＶＤで積層し、アルゴンイオンレーザによってビーム
アニールして多結晶シリコンを得た。ビームアニールを
行う際の状態を図４に示す。ガラス基板９、遮光膜８、
絶縁膜７、アモルファスシリコン膜５Ａ、多結晶シリコ
ン層５Ｂ、多結晶シリコンのストライプ５Ｃ、アニール
用表面保護膜２１、レーザビーム２０のビームスポット
２０Ａを示す。

【００２７】このようにして得られた多結晶シリコンの
ストライプ５Ｃをさらにパターニングして半導体アイラ
ンドを形成した。この上に１２０ｎｍのシリカをゲート
絶縁膜を積層し、さらに１５０ｎｍのＣｒゲート電極を
形成した。さらに、多結晶シリコン層のソース部、ドレ
イン部に非質量分離のイオンシャワー装置を用いてＰイ
オンを打ち込んでｎ型領域を形成し、その上にＣｒとア
ルミニウムを順に積層した複合金属電極を形成して多結
晶シリコンＴＦＴを形成した。

【００２８】ＴＦＴの各部の素子寸法としては、チャネ
ル長はデュアルゲートで１０μｍ、チャネル幅は４μｍ
とし、ゲートオフセットは合計２. ４μｍとした。この
構造のＴＦＴを用いて直視型ＴＮ液晶表示素子を作製し
た。

【００２９】画素駆動の方法はフレーム反転駆動とし
た。このとき、ゲート非選択電位を基準（０Ｖ）とし
て、ゲート選択電位を２０Ｖ、コモン電位１０Ｖ（対向
電極の電位）、信号電位４〜１６Ｖ（ソース電極の電
位、これはＴＦＴのオン時のドレイン電極の電位にほぼ
等しい）、遮光膜の電位７Ｖとして画素駆動を行った。
この駆動方法により、多結晶シリコンＴＦＴのリーク電
流は２ｐＡ以下に抑えられ、裏面側の遮光による光リー
ク電流の低減と、チャネル下側の容量構造によるリーク
電流の低減を両立した。

【００３０】この結果、ゲート非選択期間において、光
制御層として用いられている液晶層の電位変動は十分小
さくなり、安定した高い表示品位を実現した。

【００３１】（実施例２）直視型の表示素子と異なり、
強い光源を備えた投射型液晶表示装置においては、光源
を表示素子の対向基板側（本発明における第２の基板
側）に配置する。そのため、主たる遮光膜は対向基板側
またはＴＦＴの上面に配置する。しかし、光の透過吸収
による動作モードを有するＴＮ−ＬＣＤと異なり、液晶
と高分子などの複合体を光制御層に用いて、透過散乱型
の動作モードで機能せしめる液晶・マトリックス複合体
層を備えた液晶表示素子内では、光の散乱によってガラ
ス基板の裏面を経由する経路でＴＦＴ裏側へ到達する不
要な散乱光が生じる。そのＴＦＴへの光照射が無視でき
なくなる。

【００３２】表示素子の内部での状態を図３に示す。投
射型表示装置に用いる表示素子４０には、ガラス基板１
４、多結晶シリコンＴＦＴ３０Ａ、透明な画素電極１２
（ＩＴＯ）、対向基板１５、対向側遮光膜１３、対向電
極１７、光制御層１６（液晶カプセル１６Ａ及びマトリ
クス体１６Ｂ）が設けられている。図示を省略した光源
から進行してきた光は、光制御層１６の中で散乱されそ
の進行方向が変わる。例えば、光路１８に示すようにガ
ラス基板１４の裏面で反射されて多結晶シリコンＴＦＴ
３０Ａの裏面、即ちチャネルの下側に到達し得る。した
がって、上述した図１に示したように、ＴＦＴのチャネ
ルの下側の遮光膜も併せて配置することが好ましい。

【００３３】実施例１と同一構造の多結晶シリコンＴＦ
Ｔ３０Ａを用いた。ガラス基板１４の上に遮光膜（図示
を省略している）を形成した。光制御層１６には楕円体
状の液晶カプセルを形成した液晶と光硬化性アクリル樹
脂とにより、液晶・マトリックス複合体層を用いた液晶
表示素子を形成した。この液晶・マトリックス複合体層
のマトリクスにはアクリル樹脂以外のポリマーも用いる
ことができる。また、光学的に透明である液状物を用い
ることもできる。

【００３４】さらに、光源５１及びその他の光学素子５
２、５３、及び投射光学系５４と組み合わせて投射型液
晶表示装置５０を構成した。その全体構成を図５に示
す。ＴＦＴの対向側（図３の紙面の上側）に位置する対
向側遮光膜１３は、対向基板１５にＣｒをマトリックス
状にパターニングして形成し配置した。この対向側遮光
膜１３によって、ＴＦＴに表側から進入する光１９の遮
光を行う。

【００３５】画素駆動は実施例１と同様に行った。この
ようにして、多結晶シリコンＴＦＴ３０Ａのリーク電流
は２ｐＡ以下に抑えられた。遮光膜による多結晶シリコ
ンＴＦＴへの裏面照射防止効果による光リーク電流の低
減と、チャネル下側の容量構造によるリーク電流の低減
を両立することができた。この結果、強い光源を用いた
場合であっても光制御層の中で生じる不要な散乱光に起
因するリーク電流を低減することができた。そして、多
結晶シリコンＴＦＴのゲート非選択期間に、多結晶シリ
コンＴＦＴが接する光制御層における電位変動が十分小
さくなり、高い表示品位を実現した。

【００３６】

【発明の効果】本発明によって、アクティブマトリック
ス表示素子に用いる多結晶シリコンＴＦＴのリーク電流
を飛躍的に低減せしめることができた。

【００３７】また、実施例２のような強い光を用いる投
射型表示装置においても、多結晶シリコンＴＦＴのリー
ク電流に起因する不良現象を解消することができた。

【００３８】例えば、電圧無印加時にホワイトとなるノ
ーマリーホワイト表示形式の場合であっても、黒の階調
が正しく表示され、コントラストの高い表示が実現でき
た。また、グレースケールを表示する場合でも黒の部分
が浮かび上がらずに高いコントラスト状態でパターン表
示ができた。

【図面の簡単な説明】

【図１】本発明における多結晶半導体ＴＦＴの一部断面
図。

【図２】多結晶シリコンＴＦＴにおける遮光膜電位によ
るソースドレイン電流の変動を示す特性図。

【図３】本発明における液晶・マトリックス複合体層を
備えたアクティブマトリクス表示素子の一部断面図。

【図４】ビームアニールによる多結晶化の工程を示す模
式図。

【図５】本発明の投射型表示装置を示すブロック図。

【符号の説明】

１：ゲート電極２：ゲート絶縁膜３：ソース電極４：ドレイン電極５Ａ：アモルファスシリコン膜５Ｂ：多結晶シリコン層６：表面絶縁膜７：絶縁膜８：遮光膜９：ガラス基板

Claims

【特許請求の範囲】

【請求項１】画素電極と、画素電極を駆動する駆動素子
としてトップゲート型の多結晶半導体ＴＦＴが備えられ
た第１の基板と、第２の基板との間に光制御層が備えられ、第１の基板と多結晶半導体ＴＦＴのチャネルとの間に絶
縁膜と導電性の遮光膜とが設けられ、前記絶縁膜は前記チャネルと前記遮光膜との間に配置さ
れたアクティブマトリックス表示素子であって、前記遮光膜にゲート選択電位より低く、かつゲート非選
択電位より高い、遮光膜電位が印加されてなることを特
徴とするアクティブマトリックス表示素子。
【請求項２】請求項１のアクティブマトリックス表示素
子において、次の式（１）と式（２）の関係を満たすこ
とを特徴とするアクティブマトリックス表示素子。【数１】ゲート選択電位＞遮光膜電位＋１０Ｖ …………（１）遮光膜電位＞ゲート非選択電位＋５Ｖ …………（２）
【請求項３】請求項１または２のアクティブマトリック
ス表示素子において、前記絶縁膜の膜厚が１００〜１０００ｎｍとされてなる
ことを特徴とするアクティブマトリックス表示素子。
【請求項４】請求項１〜３のいずれか１項のアクティブ
マトリックス表示素子において、光制御層に液晶・マトリックス複合体層が用いられてな
ることを特徴とするアクティブマトリックス表示素子。