JP2556252B2 - 薄膜電界効果型トランジスタアレイ - Google Patents
薄膜電界効果型トランジスタアレイInfo
- Publication number
- JP2556252B2 JP2556252B2 JP11256893A JP11256893A JP2556252B2 JP 2556252 B2 JP2556252 B2 JP 2556252B2 JP 11256893 A JP11256893 A JP 11256893A JP 11256893 A JP11256893 A JP 11256893A JP 2556252 B2 JP2556252 B2 JP 2556252B2
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- JP
- Japan
- Prior art keywords
- signal line
- electrode
- line
- thin film
- effect transistor
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- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明はマトリクス液晶表示素子
などに用いる薄膜電界効果型トランジスタアレイに関す
る。
などに用いる薄膜電界効果型トランジスタアレイに関す
る。
【０００２】
【従来の技術】ガラスなどの絶縁基板上にシリコン薄膜
を用いて薄膜トランジスタ（以下ＴＦＴと記す）を構成
する技術は、アクティブマトリクス液晶表示装置（以下
ＡＭＬＣＤと記す）を構成する中心的技術として重要で
ある。
を用いて薄膜トランジスタ（以下ＴＦＴと記す）を構成
する技術は、アクティブマトリクス液晶表示装置（以下
ＡＭＬＣＤと記す）を構成する中心的技術として重要で
ある。
【０００３】ＡＭＬＣＤは、一般的に走査線・信号線お
よびその交差点近傍に配した薄膜トランジスタに接続し
た画素電極を設けた構造のＴＦＴ基板と、透明電極を全
面に形成した対向基板との間に液晶を挟み込み、制御し
た画素電極と対向電極の間に電圧を印加することにより
液晶中の光の透過状態を制御する。
よびその交差点近傍に配した薄膜トランジスタに接続し
た画素電極を設けた構造のＴＦＴ基板と、透明電極を全
面に形成した対向基板との間に液晶を挟み込み、制御し
た画素電極と対向電極の間に電圧を印加することにより
液晶中の光の透過状態を制御する。
【０００４】このとき、同一走査線に接続した薄膜トラ
ンジスタにより制御する画素電極は、同一時刻に書き込
みを行なわせるためにこの書込電圧を供給する信号線は
走査線がオンするタイミングより少し手前で書込電圧に
設定されなければならない。
ンジスタにより制御する画素電極は、同一時刻に書き込
みを行なわせるためにこの書込電圧を供給する信号線は
走査線がオンするタイミングより少し手前で書込電圧に
設定されなければならない。
【０００５】液晶は直流を印加し続けると一般的に劣化
が起こる。このため、各画素電極の電位は対向電極電位
に対して正負交互に印加される。このとき、正に印加す
る場合と負に印加する場合とでトランジスタ動作が非対
称になるため完全に同一の電位が印加されることはな
い。この正負の切り替えを広い領域で行うと、この非対
称性が認識されフリッカとなり、表示の認識の妨げとな
る。
が起こる。このため、各画素電極の電位は対向電極電位
に対して正負交互に印加される。このとき、正に印加す
る場合と負に印加する場合とでトランジスタ動作が非対
称になるため完全に同一の電位が印加されることはな
い。この正負の切り替えを広い領域で行うと、この非対
称性が認識されフリッカとなり、表示の認識の妨げとな
る。
【０００６】これを防ぐために、隣合う画素電極に正負
逆の電圧を印加することが考えられているが、一般に画
素間のパリティの組合わせにより駆動方式がいくつかに
区分されている。同一信号線により制御する画素電極に
同一パリティで、隣合う信号線により制御する画素電極
に反対パリティで電位を印加する方法はドレインライン
反転法と呼ばれている。これに対して、同一走査線によ
り制御する画素電極に同一パリティで、隣合う走査線で
制御する画素電極に反転パリティで電圧を印加する方法
はゲートライン反転法と呼ばれる。また隣合う画素電極
を逆パリティで駆動する方法を画素反転法と呼ぶ。
逆の電圧を印加することが考えられているが、一般に画
素間のパリティの組合わせにより駆動方式がいくつかに
区分されている。同一信号線により制御する画素電極に
同一パリティで、隣合う信号線により制御する画素電極
に反対パリティで電位を印加する方法はドレインライン
反転法と呼ばれている。これに対して、同一走査線によ
り制御する画素電極に同一パリティで、隣合う走査線で
制御する画素電極に反転パリティで電圧を印加する方法
はゲートライン反転法と呼ばれる。また隣合う画素電極
を逆パリティで駆動する方法を画素反転法と呼ぶ。
【０００７】通常、信号線に印加する電圧は、１走査期
間中に外部からシリアルで転送される。ドレインライン
反転および画素反転で駆動するためには、高速で正負の
切り替えを行う駆動ＩＣが必要になる。このため、通常
この方法は消費電圧・コストの面から余り用いられな
い。一般的に最も多く用いられているのはゲートライン
反転法である。
間中に外部からシリアルで転送される。ドレインライン
反転および画素反転で駆動するためには、高速で正負の
切り替えを行う駆動ＩＣが必要になる。このため、通常
この方法は消費電圧・コストの面から余り用いられな
い。一般的に最も多く用いられているのはゲートライン
反転法である。
【０００８】
【発明が解決しようとする課題】ゲートライン反転法を
用いる場合、同一走査線で制御する画素電極に同一パリ
ティの電位が供給され、次の走査線で制御する画素電極
には逆パリティの電位が供給される。この時、すべての
信号線は同一時刻で同時に正負が切り替わる。
用いる場合、同一走査線で制御する画素電極に同一パリ
ティの電位が供給され、次の走査線で制御する画素電極
には逆パリティの電位が供給される。この時、すべての
信号線は同一時刻で同時に正負が切り替わる。
【０００９】通常、スイッチング素子としては、そのプ
ロセスのコストと安定性の面から逆スタガード構造の薄
膜電界効果型トランジスタが選択されることが多い。こ
のＴＦＴの場合、絶縁基板側からゲート電極・ゲート絶
縁膜・島状非晶質シリコン層・ソース／ドレイン電極が
配されている。この構造では通常、ゲート電極に接続す
る走査線が基板側に、ドレイン電極に接続する信号線が
上側に配される。
ロセスのコストと安定性の面から逆スタガード構造の薄
膜電界効果型トランジスタが選択されることが多い。こ
のＴＦＴの場合、絶縁基板側からゲート電極・ゲート絶
縁膜・島状非晶質シリコン層・ソース／ドレイン電極が
配されている。この構造では通常、ゲート電極に接続す
る走査線が基板側に、ドレイン電極に接続する信号線が
上側に配される。
【００１０】しかしながら、信号線が上に配された場
合、信号線はすべての領域で対向電極と容量的に結合す
る。この容量は配線幅を一定とした場合、配線長にほぼ
比例して増加する。対応電極の電位を安定に保つために
は、この容量に十分対応できるような対向電極のコンダ
クタンスが必要になる。しかし、画面サイズが拡大する
と周辺と中央部との距離が拡大し、対向電極のコンダク
タンスも小さくなっていく。
合、信号線はすべての領域で対向電極と容量的に結合す
る。この容量は配線幅を一定とした場合、配線長にほぼ
比例して増加する。対応電極の電位を安定に保つために
は、この容量に十分対応できるような対向電極のコンダ
クタンスが必要になる。しかし、画面サイズが拡大する
と周辺と中央部との距離が拡大し、対向電極のコンダク
タンスも小さくなっていく。
【００１１】このような関係により、対向電極の電位を
一定にできなくなった場合、このふれ量は信号線の電位
の関係では異なってくるため、図４に示すように、ディ
スプレイ上の黒表示部１１内にウインドウ白表示部１２
を表示した場合、ウインドウ白表示部１２の横の部分が
それ以外のところと輝度が異なるいわゆるクロストーク
現象発生部１３が現れる〔例えば、１９９２年、エス・
アイ・ディー・インターナショナル・シンポジウム・ダ
イジェスト・オブ・テクニカル・ペーパーズ（１９９２
ＳＩＤ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＹＭＰＯＳ
ＩＵＭ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ Ｐ
ＡＰＥＲＳ）第２３巻、５９〜６２頁参照〕。
一定にできなくなった場合、このふれ量は信号線の電位
の関係では異なってくるため、図４に示すように、ディ
スプレイ上の黒表示部１１内にウインドウ白表示部１２
を表示した場合、ウインドウ白表示部１２の横の部分が
それ以外のところと輝度が異なるいわゆるクロストーク
現象発生部１３が現れる〔例えば、１９９２年、エス・
アイ・ディー・インターナショナル・シンポジウム・ダ
イジェスト・オブ・テクニカル・ペーパーズ（１９９２
ＳＩＤ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＹＭＰＯＳ
ＩＵＭ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ Ｐ
ＡＰＥＲＳ）第２３巻、５９〜６２頁参照〕。
【００１２】これを防ぐために、従来は対向電極のシー
ト抵抗を減ずる方法がとられていた。しかしながら、現
在のところ特性の安定した透明電極で低抵抗な材料は限
られており、これ以上大面積化した場合対向電極の電位
を一定に保つことが困難になる。
ト抵抗を減ずる方法がとられていた。しかしながら、現
在のところ特性の安定した透明電極で低抵抗な材料は限
られており、これ以上大面積化した場合対向電極の電位
を一定に保つことが困難になる。
【００１３】本発明の目的は、大面積においてＡＭＬＣ
Ｄの表示性能を安定させるために、対向電極と信号線と
の間の結合容量を減じてクロストークを抑止した薄膜電
界効果型トランジスタアレイを提供することにある。
Ｄの表示性能を安定させるために、対向電極と信号線と
の間の結合容量を減じてクロストークを抑止した薄膜電
界効果型トランジスタアレイを提供することにある。
【００１４】
【課題を解決するための手段】本発明の薄膜電界効果型
トランジスタアレイは、絶縁基板上に格子状に配置して
交差させた走査線および信号線と、前記走査線と信号線
の各交点の近傍の前記絶縁基板上に設け且つ前記走査線
に接続するゲート電極と、前記ゲート電極上にゲート絶
縁膜を介して設けた島状の半導体層と、前記半導体膜上
に設けて前記信号線と接続するソース電極（又はドレイ
ン電極）および画素電極と接続するドレイン電極（又は
ソース電極）とを有する逆スタガード型薄膜電界効果ト
ランジスタアレイにおいて、前記信号線が前記ゲート電
極と同一層に形成され、前記走査線が前記ソース・ドレ
イン電極と同一層に、前記信号線との交点から延在して
薄膜電界効果トランジスタ近傍以外の信号線上を被覆し
て形成されている。
トランジスタアレイは、絶縁基板上に格子状に配置して
交差させた走査線および信号線と、前記走査線と信号線
の各交点の近傍の前記絶縁基板上に設け且つ前記走査線
に接続するゲート電極と、前記ゲート電極上にゲート絶
縁膜を介して設けた島状の半導体層と、前記半導体膜上
に設けて前記信号線と接続するソース電極（又はドレイ
ン電極）および画素電極と接続するドレイン電極（又は
ソース電極）とを有する逆スタガード型薄膜電界効果ト
ランジスタアレイにおいて、前記信号線が前記ゲート電
極と同一層に形成され、前記走査線が前記ソース・ドレ
イン電極と同一層に、前記信号線との交点から延在して
薄膜電界効果トランジスタ近傍以外の信号線上を被覆し
て形成されている。
【００１５】
【作用】対向電極の電位を安定化させるためには、同時
に変化する量が最も大きい信号線と対向電極との間の容
量結合を減ずることが必要である。信号線の面積は主と
して、信号線の遅延と接続の信頼性の問題からある値よ
り小さくすることはできない。信号線の面積を一定とし
たままで、結合容量を減ずるためには、信号線と対向電
極との間に電位の安定した電極を設けることが効果的で
ある。
に変化する量が最も大きい信号線と対向電極との間の容
量結合を減ずることが必要である。信号線の面積は主と
して、信号線の遅延と接続の信頼性の問題からある値よ
り小さくすることはできない。信号線の面積を一定とし
たままで、結合容量を減ずるためには、信号線と対向電
極との間に電位の安定した電極を設けることが効果的で
ある。
【００１６】信号線を基板側に配し、走査線をこの上に
配し、信号線・走査線の交点から延在して薄膜電界効果
トランジスタ近傍以外の信号線を被覆して形成すること
により、信号線・走査線の交差部で信号線が走査線で覆
われることとなり、この分、対向電極と信号線との容量
結合が減ずる効果がある。
配し、信号線・走査線の交点から延在して薄膜電界効果
トランジスタ近傍以外の信号線を被覆して形成すること
により、信号線・走査線の交差部で信号線が走査線で覆
われることとなり、この分、対向電極と信号線との容量
結合が減ずる効果がある。
【００１７】この構造を実現するためには、信号線とゲ
ート電極を同一層で形成し、さらに走査線とソース／ド
レイン電極を同一層で形成し、信号線とドレイン電極お
よび走査線とゲート電極とをコンタクトホールを用いて
接続することにより、実現することができる。
ート電極を同一層で形成し、さらに走査線とソース／ド
レイン電極を同一層で形成し、信号線とドレイン電極お
よび走査線とゲート電極とをコンタクトホールを用いて
接続することにより、実現することができる。
【００１８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１９】図１（ａ）は本発明に関連する薄膜電界効
果型トランジスタアレイを示す平面図、図１（ｂ）は図
１（ａ）のＡ−Ａ′線断面図、図１（ｃ）は図１（ａ）
のＢ−Ｂ′線断面図である。
果型トランジスタアレイを示す平面図、図１（ｂ）は図
１（ａ）のＡ−Ａ′線断面図、図１（ｃ）は図１（ａ）
のＢ−Ｂ′線断面図である。
【００２０】図１（ａ）〜（ｃ）に示すように、ガラス
板等の透光性絶縁基板７の上に走査線１と信号線２とを
交差させて格子状に配置し、これら走査線１と信号線２
の各交点近傍の絶縁基板７の上に設けたゲート電極４
と、ゲート電極４上に絶縁膜８を介して設けた島状の非
晶質シリコン膜１０と、非晶質シリコン膜１０を含む表
面に設けたソース電極９およびドレイン電極３とを有す
るＴＦＴアレイを構成している。ここで、ＴＦＴのドレ
イン電極３をゲート電極４と同一層に設けた信号線２に
絶縁膜８に設けたコンタクトホール６を介して接続し、
ゲート電極４をソース電極９およびドレイン電極３と同
一層に設けた走査線１に接続し、ソース電極９を画素電
極５に接続してＴＦＴ基板を構成する。
板等の透光性絶縁基板７の上に走査線１と信号線２とを
交差させて格子状に配置し、これら走査線１と信号線２
の各交点近傍の絶縁基板７の上に設けたゲート電極４
と、ゲート電極４上に絶縁膜８を介して設けた島状の非
晶質シリコン膜１０と、非晶質シリコン膜１０を含む表
面に設けたソース電極９およびドレイン電極３とを有す
るＴＦＴアレイを構成している。ここで、ＴＦＴのドレ
イン電極３をゲート電極４と同一層に設けた信号線２に
絶縁膜８に設けたコンタクトホール６を介して接続し、
ゲート電極４をソース電極９およびドレイン電極３と同
一層に設けた走査線１に接続し、ソース電極９を画素電
極５に接続してＴＦＴ基板を構成する。
【００２１】図２（ａ）〜（ｃ）は本発明に関連する薄
膜電界効果型トランジスタアレイの製造方法を説明する
ための工程順に示した平面図である。
膜電界効果型トランジスタアレイの製造方法を説明する
ための工程順に示した平面図である。
【００２２】まず、図２（ａ）に示すように、透光性の
絶縁基板の上にスパッタ法でクロム膜を１５０ｎｍの厚
さに堆積してパターニングし、絶縁基板上に想定した仮
想格子線１４上に信号線２と信号線２に沿って配置した
ゲート電極４とのそれぞれを形成する。次に、信号線２
およびゲート電極４を含む表面にゲート絶縁膜となる窒
化シリコン膜を４００ｎｍの厚さに堆積した後、厚さ３
５０ｎｍのノンドープ非晶質シリコン膜および厚さ５０
ｎｍのｎ型非晶質シリコン膜を順次堆積してパターニン
グし、ゲート電極４の上に島状の非晶質シリコン膜１０
を形成する。
絶縁基板の上にスパッタ法でクロム膜を１５０ｎｍの厚
さに堆積してパターニングし、絶縁基板上に想定した仮
想格子線１４上に信号線２と信号線２に沿って配置した
ゲート電極４とのそれぞれを形成する。次に、信号線２
およびゲート電極４を含む表面にゲート絶縁膜となる窒
化シリコン膜を４００ｎｍの厚さに堆積した後、厚さ３
５０ｎｍのノンドープ非晶質シリコン膜および厚さ５０
ｎｍのｎ型非晶質シリコン膜を順次堆積してパターニン
グし、ゲート電極４の上に島状の非晶質シリコン膜１０
を形成する。
【００２３】次に、図２（ｂ）に示すように、窒化シリ
コン膜を選択的にエッチングして信号線２およびゲート
電極４上にコンタクトホール６を形成した後、コンタク
トホール６を含む表面にクロム膜を堆積してパターニン
グし、コンタクトホール６を介して信号線２に接続する
ドレイン電極３およびソース電極９のそれぞれを形成す
る。次に、全面にアレミニウム膜を堆積してパターニン
グし走査線１のクロム膜と積層させ、２層構造の走査線
を形成する。
コン膜を選択的にエッチングして信号線２およびゲート
電極４上にコンタクトホール６を形成した後、コンタク
トホール６を含む表面にクロム膜を堆積してパターニン
グし、コンタクトホール６を介して信号線２に接続する
ドレイン電極３およびソース電極９のそれぞれを形成す
る。次に、全面にアレミニウム膜を堆積してパターニン
グし走査線１のクロム膜と積層させ、２層構造の走査線
を形成する。
【００２４】次に、図２（ｃ）に示すように、ソース電
極９およびドレイン電極３をマスクとして非晶質シリコ
ン膜１０のチャネル領域上のｎ型非晶質シリコン膜をプ
ラズマエッチングで除去し、ＩＴＯ膜によりソース電極
９と接続する画素電極５を選択的に形成した後、プラズ
マＣＶＤ法によりパッシベーション膜として窒化シリコ
ン膜を堆積し、ＴＦＴ基板を構成する。
極９およびドレイン電極３をマスクとして非晶質シリコ
ン膜１０のチャネル領域上のｎ型非晶質シリコン膜をプ
ラズマエッチングで除去し、ＩＴＯ膜によりソース電極
９と接続する画素電極５を選択的に形成した後、プラズ
マＣＶＤ法によりパッシベーション膜として窒化シリコ
ン膜を堆積し、ＴＦＴ基板を構成する。
【００２５】図３は本発明の第１の実施例を示す平面図
である。
である。
【００２６】図３に示すように、走査線１と信号線２と
の交差点から隣接するＴＦＴの近傍までの信号線２の上
に走査線１を延在させて形成し、信号線１の上部の大半
を被覆した以外は図１を参照して説明した薄膜電界効果
トランジスタアレイと同様の構成を有しており、信号線
２と対向電極との容量結合を更に低く抑えることができ
るという利点がある。
の交差点から隣接するＴＦＴの近傍までの信号線２の上
に走査線１を延在させて形成し、信号線１の上部の大半
を被覆した以外は図１を参照して説明した薄膜電界効果
トランジスタアレイと同様の構成を有しており、信号線
２と対向電極との容量結合を更に低く抑えることができ
るという利点がある。
【００２７】
【発明の効果】本発明は、絶縁基板上に設けた信号線の
上に走査線を配置することにより、信号線と走査線との
交差部で信号線が走査線により覆われるため、対向電極
と信号線との容量結合を減ずることができ、クロストー
クを抑止できる。
上に走査線を配置することにより、信号線と走査線との
交差部で信号線が走査線により覆われるため、対向電極
と信号線との容量結合を減ずることができ、クロストー
クを抑止できる。
【図１】本発明に関連する薄膜電界効果型トランジスタ
アレイを示す平面図およびＡ−Ａ′線断面図並びにＢ−
Ｂ′線断面図。
アレイを示す平面図およびＡ−Ａ′線断面図並びにＢ−
Ｂ′線断面図。
【図２】本発明に関連する薄膜電界効果型トランジスタ
アレイの製造方法を説明するための工程順に示した平面
図。
アレイの製造方法を説明するための工程順に示した平面
図。
【図３】本発明の第１の実施例を示す平面図。
【図４】従来の薄膜電界効果型トランジスタアレイを使
用した液晶表示装置の課題を説明するための模式図。
用した液晶表示装置の課題を説明するための模式図。
１ 走査線 ２ 信号線 ３ ドレイン電極 ４ ゲート電極 ５ 画素電極 ６ コンタクトホール ７ 絶縁基板 ８ 絶縁膜 ９ ソース電極 １０ 非晶質シリコン膜 １１ 黒表示部 １２ 白ウインドウ表示部 １３ クロストーク現象発生部 １４ 仮想格子線
Claims (1)
- 【請求項１】 絶縁基板上に格子状に配置して交差させ
た走査線および信号線と、前記走査線と信号線の各交点
の近傍の前記絶縁基板上に設け且つ前記走査線に接続す
るゲート電極と、前記ゲート電極上にゲート絶縁膜を介
して設けた島状の半導体層と、前記半導体膜上に設けて
前記信号線と接続するソース電極（又はドレイン電極）
および画素電極と接続するドレイン電極（又はソース電
極）とを有する逆スタガード型薄膜電界効果トランジス
タアレイにおいて、前記信号線が前記ゲート電極と同一
層に形成され、前記走査線が前記ソース・ドレイン電極
と同一層に、前記信号線との交点から延在して薄膜電界
効果トランジスタ近傍以外の信号線上を被覆して形成さ
れたことを特徴とする薄膜電界効果型トランジスタアレ
イ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11256893A JP2556252B2 (ja) | 1993-05-14 | 1993-05-14 | 薄膜電界効果型トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11256893A JP2556252B2 (ja) | 1993-05-14 | 1993-05-14 | 薄膜電界効果型トランジスタアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06324350A JPH06324350A (ja) | 1994-11-25 |
| JP2556252B2 true JP2556252B2 (ja) | 1996-11-20 |
Family
ID=14589965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11256893A Expired - Lifetime JP2556252B2 (ja) | 1993-05-14 | 1993-05-14 | 薄膜電界効果型トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556252B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7501685B2 (en) | 1999-08-31 | 2009-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device comprising pixel portion |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3413000B2 (ja) * | 1996-01-25 | 2003-06-03 | 株式会社東芝 | アクティブマトリックス液晶パネル |
| JP3047859B2 (ja) * | 1997-05-30 | 2000-06-05 | 日本電気株式会社 | アクティブマトリクス型液晶表示装置およびその製造方法 |
| JPH112844A (ja) * | 1997-06-13 | 1999-01-06 | Nec Corp | 液晶表示パネル及びその製造方法 |
| US7023021B2 (en) * | 2000-02-22 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2002014628A (ja) * | 2000-04-27 | 2002-01-18 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6580475B2 (en) | 2000-04-27 | 2003-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP4916620B2 (ja) * | 2000-05-12 | 2012-04-18 | 株式会社半導体エネルギー研究所 | 液晶表示装置及び電気光学装置 |
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