JPH02830A - 薄膜トランジスタおよびそれを用いた液晶デイスプレイ装置 - Google Patents
薄膜トランジスタおよびそれを用いた液晶デイスプレイ装置Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクティブマトリックス液晶ディスプレイ装置
等に用いる薄膜トランジスタ（以下ＴＰＴと略称する）
に係り、ソース、ゲート間容量を増大させることなく、
光電流によるオフ（ＯＦＦ）電流増加を防止するのに有
効なＴＰＴの構造に関する。
等に用いる薄膜トランジスタ（以下ＴＰＴと略称する）
に係り、ソース、ゲート間容量を増大させることなく、
光電流によるオフ（ＯＦＦ）電流増加を防止するのに有
効なＴＰＴの構造に関する。
従来、半導体層としてアモルファスシリコン（以下ａ−
３ｉと略称する）を用いたＴＰＴの光電流によるオフ電
流増加を防止する方法としては、（１）特開昭６０−１
７９６２号記載のように半導体層パターンを完全にゲー
ト電極パターンの内側に包含させるように形成する方法
、あるいは（２）特開昭６１−９０１８８号、特開昭６
１−１４５８６９号あるいは特開昭６２− １５２１７２号記載のように半導体層を極めて薄い膜（
１１１４１０００Å以下が選ばれる）とし、半導体層で
吸収される光を極力低減して、光電流の発生を抑止する
方法などが採用されていた。
３ｉと略称する）を用いたＴＰＴの光電流によるオフ電
流増加を防止する方法としては、（１）特開昭６０−１
７９６２号記載のように半導体層パターンを完全にゲー
ト電極パターンの内側に包含させるように形成する方法
、あるいは（２）特開昭６１−９０１８８号、特開昭６
１−１４５８６９号あるいは特開昭６２− １５２１７２号記載のように半導体層を極めて薄い膜（
１１１４１０００Å以下が選ばれる）とし、半導体層で
吸収される光を極力低減して、光電流の発生を抑止する
方法などが採用されていた。
（発明が解決しようとする課題〕
しかし、上記従来技ｔ＃ （１）に開示された構造のＴ
ＰＴは、ゲート電極とソース電極との間およびゲート電
極とドレイン電極との間のオーバラップ容量の増加を招
くことになる。このようなオーバラップ容量、すなねち
寄生容量の増加したＴＰＴはそれ単体として動作速度の
低下等の問題があるのみならず、このＴＰＴを用いてア
クティブマトリクス液晶ディスプレイパネルに用いた場
合、邸動時に走査信号パルスが画素電極に漏れ込み、液
晶に直流成分が印加されて表示画像の焼付き現象を引き
起こす問題が発生する。また、半導体層パターンが完全
にゲート電極パターンに内包されるため、半導体層パタ
ーンがゲート１を極パターン周縁の段差部にまたがって
形成されない。すなわち半導体層パターンがゲート電極
のパターン段差部を乗り越えていない。このため、半導
体層パターンｌがゲート電極のパターン段差部を乗り越
える構造、すなわち半導体層がゲート電極パターンの段
差部にまたがって形成されるような構造のＴＰＴと比較
して、ゲート電極とソース電極との眉間、あるいはゲー
ト電極とドレイン電極との眉間の短絡およびリーク電流
の増大が発生しやすいという欠点も有する。以上、従来
技術（１）のＴＰＴはアクティブマトリックス液晶ディ
スプレイ用としての応用を考えた場合に問題点を有して
いる。
ＰＴは、ゲート電極とソース電極との間およびゲート電
極とドレイン電極との間のオーバラップ容量の増加を招
くことになる。このようなオーバラップ容量、すなねち
寄生容量の増加したＴＰＴはそれ単体として動作速度の
低下等の問題があるのみならず、このＴＰＴを用いてア
クティブマトリクス液晶ディスプレイパネルに用いた場
合、邸動時に走査信号パルスが画素電極に漏れ込み、液
晶に直流成分が印加されて表示画像の焼付き現象を引き
起こす問題が発生する。また、半導体層パターンが完全
にゲート電極パターンに内包されるため、半導体層パタ
ーンがゲート１を極パターン周縁の段差部にまたがって
形成されない。すなわち半導体層パターンがゲート電極
のパターン段差部を乗り越えていない。このため、半導
体層パターンｌがゲート電極のパターン段差部を乗り越
える構造、すなわち半導体層がゲート電極パターンの段
差部にまたがって形成されるような構造のＴＰＴと比較
して、ゲート電極とソース電極との眉間、あるいはゲー
ト電極とドレイン電極との眉間の短絡およびリーク電流
の増大が発生しやすいという欠点も有する。以上、従来
技術（１）のＴＰＴはアクティブマトリックス液晶ディ
スプレイ用としての応用を考えた場合に問題点を有して
いる。
一方、上記従来技術（２）においては、半導体層１例え
ば水素化非晶質シリコン（以下ａ−３ｉ：Ｈ（ｉ）と略
称する）層の厚さを数百人程度まで極端に薄くするもの
である。これによりａ−Ｓｉ：Ｈ（ｉ）層で吸収される
光の量が少なくなり、発生するホトキャリヤの数も低減
され、結果として光照射によるＴＰＴのＯＦＦ電流の増
加も抑制できる０通常、ａ−Ｓｉ：Ｈ（ｉ）膜を１００
０Å以下にするとＯＦＦ’Ｒ流の抑制効果が現われ始め
、１５０〜２００人程度の膜厚にまで薄くするとＯＦＦ
電流は５万Ｑｘ程度の光照射でも問題とならない値（Ｏ
ＦＦ抵抗換算で１０１２Ω程度）となる。しかし、１５
０〜２００人程度のａ−８ｉ：）（（ｉ）を用いてＴＰ
Ｔを製造するためには、製造工程上の問題がある。すな
わちａ−３ｉ ：Ｈ（ｉ）暦の膜厚ｔを極端に薄くする
と。
ば水素化非晶質シリコン（以下ａ−３ｉ：Ｈ（ｉ）と略
称する）層の厚さを数百人程度まで極端に薄くするもの
である。これによりａ−Ｓｉ：Ｈ（ｉ）層で吸収される
光の量が少なくなり、発生するホトキャリヤの数も低減
され、結果として光照射によるＴＰＴのＯＦＦ電流の増
加も抑制できる０通常、ａ−Ｓｉ：Ｈ（ｉ）膜を１００
０Å以下にするとＯＦＦ’Ｒ流の抑制効果が現われ始め
、１５０〜２００人程度の膜厚にまで薄くするとＯＦＦ
電流は５万Ｑｘ程度の光照射でも問題とならない値（Ｏ
ＦＦ抵抗換算で１０１２Ω程度）となる。しかし、１５
０〜２００人程度のａ−８ｉ：）（（ｉ）を用いてＴＰ
Ｔを製造するためには、製造工程上の問題がある。すな
わちａ−３ｉ ：Ｈ（ｉ）暦の膜厚ｔを極端に薄くする
と。
製造プロセス的に見た裕度がとりにくく歩留が低下する
という問題がある。
という問題がある。
上記の問題点を改善する方法として、特開昭６１−９０
１８８．特開昭６１−１４５８６９゜特開昭６２−１５
２１７２に示される如く、プラズマＣＶＤ法によりＳｉ
Ｎゲート８縁膜、ａ−８ｉ ：Ｈ（ｉ）超薄膜、ＳｉＮ
チャネル保護膜を連続的に形成し、ＳｉＮチャネル保護
膜のホトエツチングを行って、再度、プラズマＣＶＤ法
により、ａ−Ｓ ｉ ： Ｈ（ｎ”）層を堆積し、ａ−
５ｉ：Ｈ（ｉ）、（ｎ”）の島状パターンの形成、ソー
ス・ドレイン電極形成、チャンネル部のａ−３ｉ：Ｈ（
ｎ”）のエツチングによりＴＰＴを形成する方法がある
。この方法によれば、ａ−Ｓｉ：Ｈ（ｎ”）はＳｉＮチ
ャンネル保護膜上でエツチングされるのでオーバエツチ
ングを行っても、ａ−８ｉ：Ｈ（ｉ）層への影響はない
。しかし、この方法は製造工程が長くなり、製造コスト
の増大を招くという問題点がある。
１８８．特開昭６１−１４５８６９゜特開昭６２−１５
２１７２に示される如く、プラズマＣＶＤ法によりＳｉ
Ｎゲート８縁膜、ａ−８ｉ ：Ｈ（ｉ）超薄膜、ＳｉＮ
チャネル保護膜を連続的に形成し、ＳｉＮチャネル保護
膜のホトエツチングを行って、再度、プラズマＣＶＤ法
により、ａ−Ｓ ｉ ： Ｈ（ｎ”）層を堆積し、ａ−
５ｉ：Ｈ（ｉ）、（ｎ”）の島状パターンの形成、ソー
ス・ドレイン電極形成、チャンネル部のａ−３ｉ：Ｈ（
ｎ”）のエツチングによりＴＰＴを形成する方法がある
。この方法によれば、ａ−Ｓｉ：Ｈ（ｎ”）はＳｉＮチ
ャンネル保護膜上でエツチングされるのでオーバエツチ
ングを行っても、ａ−８ｉ：Ｈ（ｉ）層への影響はない
。しかし、この方法は製造工程が長くなり、製造コスト
の増大を招くという問題点がある。
本発明の目的は、上記従来技術の問題点を解決し、寄生
容量の増加およびゲートリーク電流の増加の問題がなく
、ＴＰＴの製造工程の複雑化の伴なわないで、かつ、光
電流によるオフ電流増加の少ないＴＰＴを提供すること
にある。
容量の増加およびゲートリーク電流の増加の問題がなく
、ＴＰＴの製造工程の複雑化の伴なわないで、かつ、光
電流によるオフ電流増加の少ないＴＰＴを提供すること
にある。
本発明の他の目的は、上記ＴＰＴを用いた液晶ディスプ
レイパネルを提供することにある。
レイパネルを提供することにある。
上記目的を達成するために本発明のＴＰＴは、光照射に
より発生するホトキャリアがキャリア分離を起こさず、
再結合によって消滅してしまうような領域、すなわち光
に対して非活性な領域に半導体層を有し、一方、ホトキ
ャリアがキャリア分離を起こすような領域、すなわち光
に対して活性な領域には半導体層を有さないような構成
とする。
より発生するホトキャリアがキャリア分離を起こさず、
再結合によって消滅してしまうような領域、すなわち光
に対して非活性な領域に半導体層を有し、一方、ホトキ
ャリアがキャリア分離を起こすような領域、すなわち光
に対して活性な領域には半導体層を有さないような構成
とする。
ＴＦＴ内の横方向（基板と平行な方向）に形成される電
界（電位勾配）に着目して別の見方をすれば、横方向の
電界がほとんどなくごく緩やかな領域には半導体層を有
し、一方、横方向に急しゅんな電界がかかる領域には半
導体層を有しないような構造である。さらにＴＰＴのオ
フ電流に着目してさらに別の見方をすれば、光照射時に
おいてもオフ電流が１０−”アンペア以下となるように
半導体層の形成領域を規定するものである。
界（電位勾配）に着目して別の見方をすれば、横方向の
電界がほとんどなくごく緩やかな領域には半導体層を有
し、一方、横方向に急しゅんな電界がかかる領域には半
導体層を有しないような構造である。さらにＴＰＴのオ
フ電流に着目してさらに別の見方をすれば、光照射時に
おいてもオフ電流が１０−”アンペア以下となるように
半導体層の形成領域を規定するものである。
より具体的な手段の開示の例を図面を用いて説明する。
第１図（ａ）および第２図（ａ）はいずれも本発明のＴ
ＰＴの平面構造を示す図である。尚、第２図（ａ）にお
いてはＴＰＴを中心として液晶ディスプレイ装置の画素
部を示している。また第３図および第４図は、本発明と
の比較のために示した従来構造（上記従来技術（２）に
係る構造）のＴＰＴの平面構造を示す図である。各回に
おいて１はゲート電極パターン、２は半導体層パターン
、３はソース電極パターン、４はドレイン電極パターン
、５は上記ＴＦＴで駆動されるアクティブマトリクス型
液晶ディスプレイの画素電極であって、ＴＰＴのソース
電極と電気的に接続されている。
ＰＴの平面構造を示す図である。尚、第２図（ａ）にお
いてはＴＰＴを中心として液晶ディスプレイ装置の画素
部を示している。また第３図および第４図は、本発明と
の比較のために示した従来構造（上記従来技術（２）に
係る構造）のＴＰＴの平面構造を示す図である。各回に
おいて１はゲート電極パターン、２は半導体層パターン
、３はソース電極パターン、４はドレイン電極パターン
、５は上記ＴＦＴで駆動されるアクティブマトリクス型
液晶ディスプレイの画素電極であって、ＴＰＴのソース
電極と電気的に接続されている。
上記半導体層としてはａ−８ｉ：Ｈ（ｉ）を通常用いる
が、それ以外の材料、例えばＣｄＳｅ等を用いることも
できる。また上記半導体層の厚さは１０００Å以上とす
ることができ、先の従来技術（２）の場合の如く極端に
薄くする必要はない。
が、それ以外の材料、例えばＣｄＳｅ等を用いることも
できる。また上記半導体層の厚さは１０００Å以上とす
ることができ、先の従来技術（２）の場合の如く極端に
薄くする必要はない。
第１図（ａ）、第２図（ａ）において、半導体層パター
ン２は、ゲート電極のパターン１の領域の内部および外
部に形成されており、上記ソースおよびドレイン電極パ
ターン３および４の間の上記半導体層のパターンは上記
ゲート、ソースおよびドレイン電極が構成する平面領域
の内部に形成されているような平面構成を有することを
特徴とする。
ン２は、ゲート電極のパターン１の領域の内部および外
部に形成されており、上記ソースおよびドレイン電極パ
ターン３および４の間の上記半導体層のパターンは上記
ゲート、ソースおよびドレイン電極が構成する平面領域
の内部に形成されているような平面構成を有することを
特徴とする。
この本発明のＴＰＴにおける半導体層パターンの平面構
造は、第３図あるいは第４図に示した従来技術に係るＴ
ＰＴの半導体層パターンの平面構造と比較して次のよう
な特徴を有する。
造は、第３図あるいは第４図に示した従来技術に係るＴ
ＰＴの半導体層パターンの平面構造と比較して次のよう
な特徴を有する。
すなわち、本発明のＴＰＴにおいては、半導体層として
のａ−５ｉ：Ｈ（ｉ）パターン２が、第３図および第４
図に示した従来例のＴＰＴと比較して、少くともその、
斜線領域Ａ、Ｂ、Ｃ，Ｄを除去したパターンになってい
る。換言すれば、ソース電極およびドレイン電極間のａ
−３ｉ：Ｈ（ｉ）パターンが、ゲート電極、ソース電極
およびドレイン電極で合成されるパターンの内部に包含
される平面構成になっている。従って、第１図（、）図
および第２図（ａ）のｘ−ｘ’線、Ｙ−Ｙ′線断面図は
それぞれ第１図（ｂ）および第２図（ｂ）となり、ｚ−
ｚ’線断面図はそれぞれ第１図（Ｑ）および第２図（Ｑ
）に示す如くとなる。
のａ−５ｉ：Ｈ（ｉ）パターン２が、第３図および第４
図に示した従来例のＴＰＴと比較して、少くともその、
斜線領域Ａ、Ｂ、Ｃ，Ｄを除去したパターンになってい
る。換言すれば、ソース電極およびドレイン電極間のａ
−３ｉ：Ｈ（ｉ）パターンが、ゲート電極、ソース電極
およびドレイン電極で合成されるパターンの内部に包含
される平面構成になっている。従って、第１図（、）図
および第２図（ａ）のｘ−ｘ’線、Ｙ−Ｙ′線断面図は
それぞれ第１図（ｂ）および第２図（ｂ）となり、ｚ−
ｚ’線断面図はそれぞれ第１図（Ｑ）および第２図（Ｑ
）に示す如くとなる。
この時、第３図および第４図のａ−３ｉ：Ｈ（ｉ）パタ
ーン２のゲート電極１からはみ出した部分であって、し
かも、ソース３およびドレイン４＠極に包含される領域
、即ち、斜線領域Ｉおよび■は除去される必要はない。
ーン２のゲート電極１からはみ出した部分であって、し
かも、ソース３およびドレイン４＠極に包含される領域
、即ち、斜線領域Ｉおよび■は除去される必要はない。
また、第４図において、ゲート■およびソース３、ドレ
イン４＠極のいずれにも包含されていないが、ソース・
ドレイン間に属さないａ−８ｉ：Ｈ（ｉ）パターン２の
はみ出し部分、即ち、斜線領域ＥはおよびＦは除去され
る必要はない。
イン４＠極のいずれにも包含されていないが、ソース・
ドレイン間に属さないａ−８ｉ：Ｈ（ｉ）パターン２の
はみ出し部分、即ち、斜線領域ＥはおよびＦは除去され
る必要はない。
次に、本発明の液晶ディスプレイ装置は、データ線駆動
手段によって駆動される複数のデータ線と、上記複数の
データ線と交差し、ゲート線昧動手段によって駆動され
る複数のゲート線を有し、上記データ線と上記ゲート線
の交差部に画素電極１および第２の基板の間の液晶層と
を有する液晶ディスプレイ装置であって、上記ＴＰＴと
して上述の本発明に係るＴＰＴを用いるものである。上
記第２の基板に設けられる導電体として透明の材料を用
いることにより、透過型の液晶ディスプレイ装置とする
ことができる。
手段によって駆動される複数のデータ線と、上記複数の
データ線と交差し、ゲート線昧動手段によって駆動され
る複数のゲート線を有し、上記データ線と上記ゲート線
の交差部に画素電極１および第２の基板の間の液晶層と
を有する液晶ディスプレイ装置であって、上記ＴＰＴと
して上述の本発明に係るＴＰＴを用いるものである。上
記第２の基板に設けられる導電体として透明の材料を用
いることにより、透過型の液晶ディスプレイ装置とする
ことができる。
以下に本発明において上述の如く半導体層を形成すべき
領域と形成すべきでない（すなわち除去されるべき）領
域を区別することにより光電流によるオフ電流が抑制さ
れる理由について述べる。
領域と形成すべきでない（すなわち除去されるべき）領
域を区別することにより光電流によるオフ電流が抑制さ
れる理由について述べる。
第３図および第４図に示した従来構造のＴＰＴにおいて
、ゲート電極１からはみ出したａ−８ｉ：Ｈ（ｉ）パタ
ーン２中の各部分を斜線で示したＡ、Ｂ、Ｃ，Ｄ、Ｅ、
Ｆ、１．および■の各領域に分類する。各々の領域に単
独にゲート電極側からスポット光を照射して、ソース・
ドレイン間印加電圧を変化させ光電流に寄与する度合を
調べた。
、ゲート電極１からはみ出したａ−８ｉ：Ｈ（ｉ）パタ
ーン２中の各部分を斜線で示したＡ、Ｂ、Ｃ，Ｄ、Ｅ、
Ｆ、１．および■の各領域に分類する。各々の領域に単
独にゲート電極側からスポット光を照射して、ソース・
ドレイン間印加電圧を変化させ光電流に寄与する度合を
調べた。
その結果、ソース・ドレイン間のａ−８ｉ：Ｈ（ｉ）パ
ターンでソース・ドレイン・ゲート電極のいずれには包
含されない斜＆＠Ａ、Ｂ、Ｃ１およびＤで示した領域が
光活性部として光電流に寄与し、〜その他の斜線１．Ｉ
Ｉ、Ｅ、およびＦの領域は光電流にほとんど寄与しない
（１／３０〜１／２００程度）ことが判明した。
ターンでソース・ドレイン・ゲート電極のいずれには包
含されない斜＆＠Ａ、Ｂ、Ｃ１およびＤで示した領域が
光活性部として光電流に寄与し、〜その他の斜線１．Ｉ
Ｉ、Ｅ、およびＦの領域は光電流にほとんど寄与しない
（１／３０〜１／２００程度）ことが判明した。
上記領域Ａ、Ｂ、ＣおよびＤが光電流（Ｉ ｐｈ）に寄
与する活性領域であり、上記領域１．ＴＩ、ＥおよびＦ
が光電流（Ｉ ｐｈ）に寄与しない非活性領域であるこ
とを図面により説明する。
与する活性領域であり、上記領域１．ＴＩ、ＥおよびＦ
が光電流（Ｉ ｐｈ）に寄与しない非活性領域であるこ
とを図面により説明する。
第５図は領域Ａ、Ｂ、Ｃ１およびＤが光電流（Ｉ ｐｈ
）に寄与するメカニズムの概略を説明するための、上記
各領域部におけるＴＰＴの断面図である。第５図におい
て、ソース電極は接地、ドレイン電極には＋ＩＯＶを印
加し、ゲート電極には一５〜２０Ｖを印加している。こ
れら各電極に加えた電圧はＴＰＴを液晶ディスプレイパ
ネルとして用いる場合の典型的な電圧例である。電極１
上の半導体層たるａ−５ｉ：Ｈ層には正孔チャンネル１
４が形成されている。ゲート電極側から照射された光１
３はゲート電極からはみ出したａ−８ｉ ：Ｈ（ｉ）パ
ターンのＡ、Ｂ、Ｃ，Ｄ、Ｉ。
）に寄与するメカニズムの概略を説明するための、上記
各領域部におけるＴＰＴの断面図である。第５図におい
て、ソース電極は接地、ドレイン電極には＋ＩＯＶを印
加し、ゲート電極には一５〜２０Ｖを印加している。こ
れら各電極に加えた電圧はＴＰＴを液晶ディスプレイパ
ネルとして用いる場合の典型的な電圧例である。電極１
上の半導体層たるａ−５ｉ：Ｈ層には正孔チャンネル１
４が形成されている。ゲート電極側から照射された光１
３はゲート電極からはみ出したａ−８ｉ ：Ｈ（ｉ）パ
ターンのＡ、Ｂ、Ｃ，Ｄ、Ｉ。
および■の各領域で吸収されて、正孔−電子対からなる
ホトキャリアを発生する。この時、ａ −５ｉ：Ｈ（ｉ
）層内の基板に平行な方向（横方向）の電位分布を考慮
すると、ソースおよびドレインと重なり合ったａ−３ｉ
：Ｈ（ｉ）部分Ｉ、および■の部分には横方向の電位勾
配がほとんどなくごく緩やかであり、ソース・ドレイン
間のＡ、Ｂ。
ホトキャリアを発生する。この時、ａ −５ｉ：Ｈ（ｉ
）層内の基板に平行な方向（横方向）の電位分布を考慮
すると、ソースおよびドレインと重なり合ったａ−３ｉ
：Ｈ（ｉ）部分Ｉ、および■の部分には横方向の電位勾
配がほとんどなくごく緩やかであり、ソース・ドレイン
間のＡ、Ｂ。
Ｃ１およびＤの部分には印加したＶａ＝ ＋ １０ Ｖ
の電圧の大半がかかり電位勾配が急峻となっている。従
って、■、および■の領域では光吸収によってホトキャ
リアが発生しても、キャリア分離が起こらずに、そのほ
とんどが再結合によって消滅してしまい光電流に寄与し
ない。一方、Ａ、およびＤ領域で発生したホトキャリア
は強い電界のためキャリア分離が起こり、電子はドレイ
ン電極に吸収され、正孔は正孔チャンネルを通ってＢ、
およびＣ領域に流れ込み、Ｂ、およびＣ領域のホトキャ
リア分離で生成した電子と再結合する。残ったＢ、およ
びＣ領域の正孔はソース電極に吸収される。この場合、
Ａ、Ｂ、Ｃ１およびＤ領域で発生したホトキャリアは光
電流に寄与する。また。
の電圧の大半がかかり電位勾配が急峻となっている。従
って、■、および■の領域では光吸収によってホトキャ
リアが発生しても、キャリア分離が起こらずに、そのほ
とんどが再結合によって消滅してしまい光電流に寄与し
ない。一方、Ａ、およびＤ領域で発生したホトキャリア
は強い電界のためキャリア分離が起こり、電子はドレイ
ン電極に吸収され、正孔は正孔チャンネルを通ってＢ、
およびＣ領域に流れ込み、Ｂ、およびＣ領域のホトキャ
リア分離で生成した電子と再結合する。残ったＢ、およ
びＣ領域の正孔はソース電極に吸収される。この場合、
Ａ、Ｂ、Ｃ１およびＤ領域で発生したホトキャリアは光
電流に寄与する。また。
Ａ、およびＤ領域で発生したホトキャリアでキャリア分
離後、正孔チャンネルを通過した正孔がＢ。
離後、正孔チャンネルを通過した正孔がＢ。
およびＣ領域を経由しないで直接ソース電極に吸収され
る過程も光電流に寄与する。即ち、第５図に示した印加
電圧関係ではＡ、およびＤ領域が主たる活性領域であり
、ＢおよびＣ領域は光電流を助長する役割を果している
。第５図のソース電極とドレイン電極の電圧関係を逆転
させた場合、Ａ。
る過程も光電流に寄与する。即ち、第５図に示した印加
電圧関係ではＡ、およびＤ領域が主たる活性領域であり
、ＢおよびＣ領域は光電流を助長する役割を果している
。第５図のソース電極とドレイン電極の電圧関係を逆転
させた場合、Ａ。
Ｄ、および■領域の役割りがＢ、Ｃ１および■領域の役
割りと各々逆転し、Ｂ、およびＣ領域が主たる活性領域
となり、光電流は同様に発生する。
割りと各々逆転し、Ｂ、およびＣ領域が主たる活性領域
となり、光電流は同様に発生する。
これに対し領域１．ｎ、ＥおよびＦについては、次のよ
うな理由により光電流に寄与しない非活性領域である。
うな理由により光電流に寄与しない非活性領域である。
第６図は領域１．ＩＩ、ＥおよびＦが光電流（Ｉ ｐｈ
）に寄与しないメカニズムの概略を説明するための、上
記各領域部におけるＴＰＴの断面図である。各電極への
印加電圧は先の第５図の例と同一である。第６図から明
らかなように領域Ｉおよび■においては横方向の電位勾
配がほとんどなくごく緩やかである。したがってこれら
の領域における半導体層内でホトキャリアが発生しても
、その大部分がキャリア分離を起さずに、再結合により
消滅してしてしまい光電流には寄与しない、また領域Ｅ
およびＦについても、上記第６図における領域！および
■の場合と同様に、基板と平行方向の電界がほとんどな
く、したがって光電流に寄与しない。
）に寄与しないメカニズムの概略を説明するための、上
記各領域部におけるＴＰＴの断面図である。各電極への
印加電圧は先の第５図の例と同一である。第６図から明
らかなように領域Ｉおよび■においては横方向の電位勾
配がほとんどなくごく緩やかである。したがってこれら
の領域における半導体層内でホトキャリアが発生しても
、その大部分がキャリア分離を起さずに、再結合により
消滅してしてしまい光電流には寄与しない、また領域Ｅ
およびＦについても、上記第６図における領域！および
■の場合と同様に、基板と平行方向の電界がほとんどな
く、したがって光電流に寄与しない。
第７図は第１図におけるドレイン電極４にｖ６＝＋１０
Ｖ、ソース電極３にＯｖ、ゲート電極１ニＶｆｆ＝−１
０Ｖ、およびＶｚ＝−２０Ｖを印加し、３０００Ｑｘ相
当のスポット光をＡ、Ａ＋Ｂ、Ａ＋Ｂ＋Ｄ、Ａ＋Ｂ＋Ｄ
＋Ｃの順に光活性部の面積を増加させて、光電流の変化
を測定した一例を示したものである。第７図かられかる
ように、■。
Ｖ、ソース電極３にＯｖ、ゲート電極１ニＶｆｆ＝−１
０Ｖ、およびＶｚ＝−２０Ｖを印加し、３０００Ｑｘ相
当のスポット光をＡ、Ａ＋Ｂ、Ａ＋Ｂ＋Ｄ、Ａ＋Ｂ＋Ｄ
＋Ｃの順に光活性部の面積を増加させて、光電流の変化
を測定した一例を示したものである。第７図かられかる
ように、■。
＝−１０Ｖ、Ｖｇ＝−２０Ｖ（７）場合ニオケルＴＰＴ
のＯＦＦ時の光電流は、光活性部の面積の増加に伴って
、はぼ直線関係で増加している。
のＯＦＦ時の光電流は、光活性部の面積の増加に伴って
、はぼ直線関係で増加している。
以上の結果から、第３図および第４図の光活性部Ａ、Ｂ
、Ｃ１およびＤ領域を除去した第１図（ａ）および第２
図（ａ）に示したＴＰＴの構造とすることにより、ゲー
ト電極側からの光照射（液晶ディスプレイ装置ではバッ
クライトと呼ぶ）に対し、ＴＰＴのＯＦＦ時の充電流増
加不良のないＴＰＴを得ることができる。
、Ｃ１およびＤ領域を除去した第１図（ａ）および第２
図（ａ）に示したＴＰＴの構造とすることにより、ゲー
ト電極側からの光照射（液晶ディスプレイ装置ではバッ
クライトと呼ぶ）に対し、ＴＰＴのＯＦＦ時の充電流増
加不良のないＴＰＴを得ることができる。
本発明に係るＴＰＴの断面構造と従来技術に係るＴＰＴ
の断面構造に関し、本発明における第１図（、）および
第２図（、）のｘ−ｘ’線、Ｙ−Ｙ′線断面図は従来技
術における第３図および第４図のｘ−ｘ’線断面図と同
様の断面構造、すなわち第１図（ｂ）および第２図（ｂ
）に示す断面構造になる。しかしながら本発明において
はその断面構造の大部分は第１図（ａ）および第２図（
ａ）のｚ−ｚ’線断面図（第１図（ｃ）および第２図（
Ｃ））の構造となる。したがってゲートとソース、ゲー
トとドレイン間の寄与容量の増加およびリーク電流の増
加は最小限に抑制でき、問題とはならない。
の断面構造に関し、本発明における第１図（、）および
第２図（、）のｘ−ｘ’線、Ｙ−Ｙ′線断面図は従来技
術における第３図および第４図のｘ−ｘ’線断面図と同
様の断面構造、すなわち第１図（ｂ）および第２図（ｂ
）に示す断面構造になる。しかしながら本発明において
はその断面構造の大部分は第１図（ａ）および第２図（
ａ）のｚ−ｚ’線断面図（第１図（ｃ）および第２図（
Ｃ））の構造となる。したがってゲートとソース、ゲー
トとドレイン間の寄与容量の増加およびリーク電流の増
加は最小限に抑制でき、問題とはならない。
力゛
以上述べた逆スタＩ構造のＴＰＴの光電法低減効果は、
ゲート側から光照射する限りにおいて、ゲートとソース
、ドレインの上下関係を逆転させた順スタガ構造のＴＦ
Ｔに対しても、全く同様に成り立つことは言うまでもな
い。この時、平面構成は第１図（ａ）および第２図（ａ
）と同様になるが、ｘ−ｘ’線、Ｙ−Ｙ’線断面図は第
８図（ａ）に示す如くとなり、ｚ−ｚ’線断面は第８図
（ｂ）に示す如くとなる。
ゲート側から光照射する限りにおいて、ゲートとソース
、ドレインの上下関係を逆転させた順スタガ構造のＴＦ
Ｔに対しても、全く同様に成り立つことは言うまでもな
い。この時、平面構成は第１図（ａ）および第２図（ａ
）と同様になるが、ｘ−ｘ’線、Ｙ−Ｙ’線断面図は第
８図（ａ）に示す如くとなり、ｚ−ｚ’線断面は第８図
（ｂ）に示す如くとなる。
本発明のＴＰＴをアクティブマトリックス液晶ディスプ
レイのスイッチング素子として用いると、ゲート電極側
からのバックライト（数千Ｑｘ程度）はもちろん、数百
Ｑｘ程度の強い光に曝されても、ＴＰＴのＯＦＦ時の充
電流増加が発生せず、光電流の値としてドレイン電圧Ｖ
ａ”ＩＯＶにて１０−”Ａ以下、オフ抵抗の値として１
０１２Ω以上に保つことができる。この電流値あるいは
抵抗値が保たれれば、ドレイン電′１１ｊ４（信号線）
側からＴＰＴを介して各画素電極に書き込まれた輝度信
号の保持特性が良好となり、ディスプレイ画面上での明
るさのムラ、コントラスト比の低下などの画質の劣化が
発生せず、良好な画質の液晶ディスプレイを得ることが
出来る。
レイのスイッチング素子として用いると、ゲート電極側
からのバックライト（数千Ｑｘ程度）はもちろん、数百
Ｑｘ程度の強い光に曝されても、ＴＰＴのＯＦＦ時の充
電流増加が発生せず、光電流の値としてドレイン電圧Ｖ
ａ”ＩＯＶにて１０−”Ａ以下、オフ抵抗の値として１
０１２Ω以上に保つことができる。この電流値あるいは
抵抗値が保たれれば、ドレイン電′１１ｊ４（信号線）
側からＴＰＴを介して各画素電極に書き込まれた輝度信
号の保持特性が良好となり、ディスプレイ画面上での明
るさのムラ、コントラスト比の低下などの画質の劣化が
発生せず、良好な画質の液晶ディスプレイを得ることが
出来る。
第２図（ａ）、第２図（ｂ）および第２図（ｃ）を用い
て本発明のＴＰＴおよびそれを用いた液晶ディスプレイ
パネルの実施例を詳述する。
て本発明のＴＰＴおよびそれを用いた液晶ディスプレイ
パネルの実施例を詳述する。
透光性基板１０上にＣｒ膜をスパッタリング法により膜
厚１０００人の厚さに堆積し、ホトエツチング法にゲー
ト電極パターン１とする。次にゲート配線抵抗を下げる
ためゲート配線部分のＣｒ上にＡＱ配線を膜厚１０００
人で形成する。さらに、プラズマＣＶＤ法により、Ｓｉ
Ｎゲート絶縁膜６、ａ−８ｉ：Ｈ（ｉ）膜２、およびａ
−８ｉ：Ｈ（ｎ”）膜７をそれぞれ３０００Ａ。
厚１０００人の厚さに堆積し、ホトエツチング法にゲー
ト電極パターン１とする。次にゲート配線抵抗を下げる
ためゲート配線部分のＣｒ上にＡＱ配線を膜厚１０００
人で形成する。さらに、プラズマＣＶＤ法により、Ｓｉ
Ｎゲート絶縁膜６、ａ−８ｉ：Ｈ（ｉ）膜２、およびａ
−８ｉ：Ｈ（ｎ”）膜７をそれぞれ３０００Ａ。
２０００人、４００人の膜厚に連続的に堆積し、ホトエ
ツチング法にてａ−８ｉ：Ｈ（ｉ）およびａ−８ｉ ：
Ｈ（ｎ”）の島状パターン２，７を形成する。この時、
ａ−８ｉ ：Ｈ（ｉ） 、 （ｎ”）パターンは第２
図（、）に示すように、その平面構成がゲート電極１の
外側にａ−３ｉ：Ｈ（ｉ）２、（ｎ”）７パターンはみ
出し部を少なくとも有し、かつ、ソースおよびドレイン
電極の間にあるａ−８ｉ：Ｈ（ｉ）パターンはゲート電
極１の上側およびソース電極３．ドレイン電極４の下側
の内側に包含されるように形成する。次に、Ｃｒ／ＡＱ
二層膜をスパッタリング法により、それぞれ６００人お
よび３０００人の膜厚に堆積し、ホトエツチング法によ
りソース電極３およびドレイン電極４パターンを形成す
る。次に、チャンネル部分のａ−８ｉ ：Ｈ（ｎ”）層
をソース・ドレイン電極をマスクとして除去する（第２
図（ｂ）。
ツチング法にてａ−８ｉ：Ｈ（ｉ）およびａ−８ｉ ：
Ｈ（ｎ”）の島状パターン２，７を形成する。この時、
ａ−８ｉ ：Ｈ（ｉ） 、 （ｎ”）パターンは第２
図（、）に示すように、その平面構成がゲート電極１の
外側にａ−３ｉ：Ｈ（ｉ）２、（ｎ”）７パターンはみ
出し部を少なくとも有し、かつ、ソースおよびドレイン
電極の間にあるａ−８ｉ：Ｈ（ｉ）パターンはゲート電
極１の上側およびソース電極３．ドレイン電極４の下側
の内側に包含されるように形成する。次に、Ｃｒ／ＡＱ
二層膜をスパッタリング法により、それぞれ６００人お
よび３０００人の膜厚に堆積し、ホトエツチング法によ
りソース電極３およびドレイン電極４パターンを形成す
る。次に、チャンネル部分のａ−８ｉ ：Ｈ（ｎ”）層
をソース・ドレイン電極をマスクとして除去する（第２
図（ｂ）。
第２図（ｃ）の７）、次に、Ｉ Ｔｏ （Ｉｎｄｉｕ＋
ｗＴｉｎ ０ｘｉｄｅ）透明電極をスパッタリング法に
より１２００人の膜厚に堆積し、ホトエツチング法によ
り画素電極パターン５とする。次に、プラズマＣＶＤ法
によりＳｉＮ保護膜を膜厚１μｍに堆積し、さらに、Ａ
Ｑ遮光膜パターン９を膜厚１０００人で形成する。この
時、第２図（ａ）のｘ−ｘ’線、Ｙ−Ｙ’線断面図は第
２図（ｂ）の如くとなっており、ｚ−ｚ’線断面図は第
２図（ｃ）の如くとなっている。
ｗＴｉｎ ０ｘｉｄｅ）透明電極をスパッタリング法に
より１２００人の膜厚に堆積し、ホトエツチング法によ
り画素電極パターン５とする。次に、プラズマＣＶＤ法
によりＳｉＮ保護膜を膜厚１μｍに堆積し、さらに、Ａ
Ｑ遮光膜パターン９を膜厚１０００人で形成する。この
時、第２図（ａ）のｘ−ｘ’線、Ｙ−Ｙ’線断面図は第
２図（ｂ）の如くとなっており、ｚ−ｚ’線断面図は第
２図（ｃ）の如くとなっている。
上記本発明のＴＰＴについて、ゲート電極側から３００
０ｕｘのバックライトを照射し、ソース電圧Ｖ ｓ ”
ＯＶ 、ドレイン電圧Ｖａ＝＋１０Ｖとして、伝達特
性（ｔｒａｎｏｆｅｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃ
ｓ）を測定するとＯＦＦ時の光電流は第９図の曲線（ａ
）に示す如くとなった。これはＯＦＦ電流の値として通
常要求される値である１０−”Ａ以下を満足している。
０ｕｘのバックライトを照射し、ソース電圧Ｖ ｓ ”
ＯＶ 、ドレイン電圧Ｖａ＝＋１０Ｖとして、伝達特
性（ｔｒａｎｏｆｅｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃ
ｓ）を測定するとＯＦＦ時の光電流は第９図の曲線（ａ
）に示す如くとなった。これはＯＦＦ電流の値として通
常要求される値である１０−”Ａ以下を満足している。
また、光活性領域を有する従来のＴＰＴの伝達特性にお
けるＯＦＦの光電流（第９図（ｂ））と比較して約２桁
の改善が認められる。
けるＯＦＦの光電流（第９図（ｂ））と比較して約２桁
の改善が認められる。
次に上述の本発明のＴＰＴを用いた液晶ディスプレイ装
置について説明する。第１０図は本発明の液晶ディスプ
レイ装置の回路構成の一例を示す図である。
置について説明する。第１０図は本発明の液晶ディスプ
レイ装置の回路構成の一例を示す図である。
同図において、２１はマトリックス状に配されだ液晶セ
ル、２２は電荷蓄積用コンデンサ、２３は各液晶セル２
１毎にその一方の電極に接続されているＴＰＴであり、
これらにより一画素を構成している。２４はアクティブ
マトリクスの各列毎にＴＰＴのデータ電極に共通接続さ
れた複数（ｍ本）のデータ線り工〜Ｄ１．２５はアクテ
ィブマトリクスの各行毎にＴＰＴのゲート電極に共通接
続された複数（ｎ本）のゲート線Ｇ工〜Ｇｎである。
ル、２２は電荷蓄積用コンデンサ、２３は各液晶セル２
１毎にその一方の電極に接続されているＴＰＴであり、
これらにより一画素を構成している。２４はアクティブ
マトリクスの各列毎にＴＰＴのデータ電極に共通接続さ
れた複数（ｍ本）のデータ線り工〜Ｄ１．２５はアクテ
ィブマトリクスの各行毎にＴＰＴのゲート電極に共通接
続された複数（ｎ本）のゲート線Ｇ工〜Ｇｎである。
また２６は、ゲート線に順次走査パルスを印加する走査
回路、２７は一水平走査分の画像信号をデータに並列に
印加する走査回路である。２８は共通電極であり、ＴＰ
Ｔを形成した基板と液晶を挾んで対向する基板上に形成
される。この共通電極は、対向基板上に全面に一枚の電
極として形成され、液晶セル２１の各々の画素部と対向
する部分毎に該セルの他方の電極の役割をはたす。
回路、２７は一水平走査分の画像信号をデータに並列に
印加する走査回路である。２８は共通電極であり、ＴＰ
Ｔを形成した基板と液晶を挾んで対向する基板上に形成
される。この共通電極は、対向基板上に全面に一枚の電
極として形成され、液晶セル２１の各々の画素部と対向
する部分毎に該セルの他方の電極の役割をはたす。
本発明の液晶ディスプレイ装置は、上記のＴＰＴとして
上述の本発明のＴＰＴを用いるものである０本発明の液
晶ディスプレイ装置は、ゲート電極側から照射されるバ
ックライトに対して、ＴＰＴのＯＦＦ時の光電流増加が
発生せず、良好な画質の液晶ディスプレイが得られる。
上述の本発明のＴＰＴを用いるものである０本発明の液
晶ディスプレイ装置は、ゲート電極側から照射されるバ
ックライトに対して、ＴＰＴのＯＦＦ時の光電流増加が
発生せず、良好な画質の液晶ディスプレイが得られる。
次に本発明のＴＰＴの変形実施例を説明する。
先の実施例と同様の方法で第１図（ａ）に示す如き平面
図のＴＰＴを作製する。この時、第１図（ａ）のｘ−ｘ
’線、Ｙ−Ｙ’線断面図は第１図（ｂ）の如くとなり、
ｚ−ｚ’線断面図は第１図（ｃ）の如くとなっている。
図のＴＰＴを作製する。この時、第１図（ａ）のｘ−ｘ
’線、Ｙ−Ｙ’線断面図は第１図（ｂ）の如くとなり、
ｚ−ｚ’線断面図は第１図（ｃ）の如くとなっている。
この構成のＴＰＴも、実施例１と同様にゲート電極側か
らの光照射に対してＴＰＴのＯＦＦ時の光電流増加が発
生しない。
らの光照射に対してＴＰＴのＯＦＦ時の光電流増加が発
生しない。
さらに本発明のＴＰＴの他の変形実施例を第２図（ａ）
、第８図（、）および第８図（ｂ）を用いて説明する。
、第８図（、）および第８図（ｂ）を用いて説明する。
本実施例は順スタガ構造ＴＰＴの例である。
透光性基板１０上に膜厚１０００人のＣｒ遮光膜パター
ン９を形成し、プラズマＣＶＤ法を用いてＳｉｎ、下地
膜１５を４０００人の膜厚に堆積する。スパッタリング
法により、膜厚１０００人のＩＴＯ膜を堆積し、ホトエ
ツチング法にて画素電極パターン５とする。次に、スパ
ッタリング法により、Ａ Ｑ ／ Ｃｒ二層膜をそれぞ
れ１０００人および６００人の膜厚番こ堆積し、プラズ
マＣＶＤ法によりａ−３ｉ ： Ｈ（ｎ”）層を膜厚５
００人に堆積する。次に、ホトエツチング法によりａ−
８ｉ ：Ｈ（ｎ”）、ＡＱ／Ｃｒ二層膜をソース３およ
びドレイン電極４にパターン化する。次に、プラズマＣ
ＶＤ法により、ａ−３ｉ：Ｈ（ｉ）膜を堆積し、ホトエ
ツチング法により、第２図（ａ）、第８図（ａ）、およ
び第８図（ｂ）を満足する形状のａ−３ｉ：Ｈ（ｉ）２
およびａ−３ｉ ：Ｈ（ｎ”）７島状パターンに形成す
る。次に、プラズマＣＶＤ法によりＳｉＮゲート絶縁膜
６を膜厚３０００人に堆積する１次に、Ｃｒ／ＡＱ二層
膜をスパッタリング法で、それぞれ１０００人および２
０００人の膜厚に堆積し、ホトエツチング法により、ゲ
ート電極パターン１とする。第８図（ａ）、第８図（ｂ
）に示した断面図のＴＰＴは一般に順スタガ祷造と呼ば
れ、この断面構造のＴＰＴにおいても、第２図（、）に
示した平面構成をとり、かつ、第２図のｘ−ｘ’線。
ン９を形成し、プラズマＣＶＤ法を用いてＳｉｎ、下地
膜１５を４０００人の膜厚に堆積する。スパッタリング
法により、膜厚１０００人のＩＴＯ膜を堆積し、ホトエ
ツチング法にて画素電極パターン５とする。次に、スパ
ッタリング法により、Ａ Ｑ ／ Ｃｒ二層膜をそれぞ
れ１０００人および６００人の膜厚番こ堆積し、プラズ
マＣＶＤ法によりａ−３ｉ ： Ｈ（ｎ”）層を膜厚５
００人に堆積する。次に、ホトエツチング法によりａ−
８ｉ ：Ｈ（ｎ”）、ＡＱ／Ｃｒ二層膜をソース３およ
びドレイン電極４にパターン化する。次に、プラズマＣ
ＶＤ法により、ａ−３ｉ：Ｈ（ｉ）膜を堆積し、ホトエ
ツチング法により、第２図（ａ）、第８図（ａ）、およ
び第８図（ｂ）を満足する形状のａ−３ｉ：Ｈ（ｉ）２
およびａ−３ｉ ：Ｈ（ｎ”）７島状パターンに形成す
る。次に、プラズマＣＶＤ法によりＳｉＮゲート絶縁膜
６を膜厚３０００人に堆積する１次に、Ｃｒ／ＡＱ二層
膜をスパッタリング法で、それぞれ１０００人および２
０００人の膜厚に堆積し、ホトエツチング法により、ゲ
ート電極パターン１とする。第８図（ａ）、第８図（ｂ
）に示した断面図のＴＰＴは一般に順スタガ祷造と呼ば
れ、この断面構造のＴＰＴにおいても、第２図（、）に
示した平面構成をとり、かつ、第２図のｘ−ｘ’線。
Ｙ−Ｙ’’断面図が第８図（ａ）の如くとなり、ｚ−ｚ
’’断面図が第８図（ｂ）に示す如き構造を満足させた
場合は、ゲート電極側からの光照射に対してＴＰＴのＯ
ＦＦ時の光電流増加が発生しない。
’’断面図が第８図（ｂ）に示す如き構造を満足させた
場合は、ゲート電極側からの光照射に対してＴＰＴのＯ
ＦＦ時の光電流増加が発生しない。
以上述べた如く本発明のＴＰＴは、光照射によって光電
流を発生させる光活性領域が存在せず、ＴＰＴのＯＦＦ
時の光電流増加が発生しない。しかも、第３図および第
４図で示した構造のＴＰＴの欠点であるゲートとソース
・ドレイン電極間の寄生容量およびリーク電流の増加も
問題となることがない。
流を発生させる光活性領域が存在せず、ＴＰＴのＯＦＦ
時の光電流増加が発生しない。しかも、第３図および第
４図で示した構造のＴＰＴの欠点であるゲートとソース
・ドレイン電極間の寄生容量およびリーク電流の増加も
問題となることがない。
本発明のＴＰＴを用いて構成したアククチイブマトリッ
クス液晶ディスプレイは、ゲート電極側からの強いバッ
クライトに曝されてもＴＰＴのＯＦＦ時の光電流の増加
は発生しないので、オフ抵抗を１０１２Ω以上に保つこ
とができ、各画素に書き込まれた輝度ｔａ号の保持特性
が良好になる。
クス液晶ディスプレイは、ゲート電極側からの強いバッ
クライトに曝されてもＴＰＴのＯＦＦ時の光電流の増加
は発生しないので、オフ抵抗を１０１２Ω以上に保つこ
とができ、各画素に書き込まれた輝度ｔａ号の保持特性
が良好になる。
これによりディスプレイ画面上に明かるさのムラなどが
発生することがなくなり、良質のディスプレイ画面を得
ることが出来る。
発生することがなくなり、良質のディスプレイ画面を得
ることが出来る。
第１図は本発明のＴＰＴの構造の一例を示すものであり
、第１図（ａ）はその平面図、第１図（ｂ）は第１図（
ａ）中のｘ−ｘ’およびＹ−Ｙ′部の断面図、第１図（
ｃ）は第１図（ａ）中のｚ−ｚ’部の断面図、第２図は
本発明のＴＰＴをアクティブマトリクス型液晶ディスプ
レイ装置に用いる場合の一画素分の主要部構成の一例を
示すものであり、第２図（ａ）はその平面図、第２図（
ｂ）は第２図（ａ）中のｘ−ｘ’およびＹ−Ｙ′部の断
面図、第２図（ｃ）は第２図（ａ）中のｚ−ｚ’部の断
面図、第３図は従来技術のＴＰＴの平面構造の一例を示
す図、第４図は従来技術のＴＰＴをアクティブマトリク
ス型液晶ディスプレイ装置に用いる場合の一画素分の主
要部の平面構造の一例を示す図、第５図は光活性部のＡ
。 Ｂ、Ｃ１およびＤの光電流のメカニズムを示した図、第
６図は光年活性部■およびＨの光電流が発生しないメカ
ニズムを示した図、第７図は光活性部の面積と光電流の
関係を示した図、第８図（ａ）は第２図（ａ）の平面構
造を有する順スタガ構造のＴＦＴにおけるｘ−ｘ’部の
断面図、第８図（ｂ）は第２図（ａ）の平面構造を有す
る順スタガ構造のＴＦＴのｚ−ｚ’部部面面図第９図は
本発明のＴＰＴのＯＦＦ時の光電流と従来のＴＰＴのＯ
ＦＦ時の光電流を比較した一例を示す図、第１０図は本
発明の液晶ディスプレイ装置の回路構成の一例を示す図
である。 符号の説明 １・・・ゲート電極、２−ａ−３ｉ ： Ｈ（ｉ）、３
・・・ソース電極、４・・・ドレイン電極、５・・・画
素電極、６・・・ゲート絶縁膜、７−ａ−８ｉ ： Ｈ
（ｎ”）、８・・・保護膜、９・・・遮光膜、１０・・
・透光性基板５１１・・・ゲート・ソース間容量、１２
・・・ゲート・ドレイン間容量、１３・・・バックライ
ト、１４・・・正孔チャンネル、１５・・・透光性の下
地膜、２１・・・液晶セル、２２・・・電荷蓄積用コン
デンサ。 ２３・・・ＴＦＴ、２４・・・データ線、２５・・・ゲ
ート線。 ２６．２７・・・走査回路、２８・・・共通電極。 ！ Ｚ′ ソース４工 ｏｒ 尤活汀番１曇り貢（Ｐｎｔす γ“−１４１，β４ （７ｒ） ２′
、第１図（ａ）はその平面図、第１図（ｂ）は第１図（
ａ）中のｘ−ｘ’およびＹ−Ｙ′部の断面図、第１図（
ｃ）は第１図（ａ）中のｚ−ｚ’部の断面図、第２図は
本発明のＴＰＴをアクティブマトリクス型液晶ディスプ
レイ装置に用いる場合の一画素分の主要部構成の一例を
示すものであり、第２図（ａ）はその平面図、第２図（
ｂ）は第２図（ａ）中のｘ−ｘ’およびＹ−Ｙ′部の断
面図、第２図（ｃ）は第２図（ａ）中のｚ−ｚ’部の断
面図、第３図は従来技術のＴＰＴの平面構造の一例を示
す図、第４図は従来技術のＴＰＴをアクティブマトリク
ス型液晶ディスプレイ装置に用いる場合の一画素分の主
要部の平面構造の一例を示す図、第５図は光活性部のＡ
。 Ｂ、Ｃ１およびＤの光電流のメカニズムを示した図、第
６図は光年活性部■およびＨの光電流が発生しないメカ
ニズムを示した図、第７図は光活性部の面積と光電流の
関係を示した図、第８図（ａ）は第２図（ａ）の平面構
造を有する順スタガ構造のＴＦＴにおけるｘ−ｘ’部の
断面図、第８図（ｂ）は第２図（ａ）の平面構造を有す
る順スタガ構造のＴＦＴのｚ−ｚ’部部面面図第９図は
本発明のＴＰＴのＯＦＦ時の光電流と従来のＴＰＴのＯ
ＦＦ時の光電流を比較した一例を示す図、第１０図は本
発明の液晶ディスプレイ装置の回路構成の一例を示す図
である。 符号の説明 １・・・ゲート電極、２−ａ−３ｉ ： Ｈ（ｉ）、３
・・・ソース電極、４・・・ドレイン電極、５・・・画
素電極、６・・・ゲート絶縁膜、７−ａ−８ｉ ： Ｈ
（ｎ”）、８・・・保護膜、９・・・遮光膜、１０・・
・透光性基板５１１・・・ゲート・ソース間容量、１２
・・・ゲート・ドレイン間容量、１３・・・バックライ
ト、１４・・・正孔チャンネル、１５・・・透光性の下
地膜、２１・・・液晶セル、２２・・・電荷蓄積用コン
デンサ。 ２３・・・ＴＦＴ、２４・・・データ線、２５・・・ゲ
ート線。 ２６．２７・・・走査回路、２８・・・共通電極。 ！ Ｚ′ ソース４工 ｏｒ 尤活汀番１曇り貢（Ｐｎｔす γ“−１４１，β４ （７ｒ） ２′
Claims (1)
- 【特許請求の範囲】 １、所定基板上に、ゲート電極、ゲート絶縁膜、半導体
層、ソースおよびドレイン電極を有する薄膜トランジス
タであって、上記半導体層のパターンは上記ゲート電極
のパターンの領域の内部および外部に形成されており、
上記ソースおよびドレイン電極の間の上記半導体層のパ
ターンは上記ゲート、ソースおよびドレイン電極が構成
する平面領域の内部に形成されているような平面構成を
有することを特徴とする薄膜トランジスタ。 ２、上記半導体層が水素化非晶質シリコン半導体層であ
ることを特徴とする請求項１記載の薄膜トランジスタ。 ３、上記薄膜トランジスタが、上記基板上に上記ゲート
電極を有し、上記ゲート電極上に上記ゲート絶縁膜を介
して上記半導体層を有する逆スタガ構造であることを特
徴とする請求項１または２記載の薄膜トランジスタ。 ４、上記薄膜トランジスタが、上記薄膜トランジスタに
対して光が入射する場合においてもオフ電流が１０＾−
＾１＾１Ａ以下であることを特徴とする請求項１、２ま
たは３記載の薄膜トランジスタ。 ５、所定基板上に、ゲート電極、ゲート絶縁膜、半導体
層、ソースおよびドレイン電極を有する薄膜トランジス
タであって、上記薄膜トランジスタの上記基板と平行な
方向の電界のかかる領域には上記半導体層を有しないこ
とを特徴とする薄膜トランジスタ。 ６、上記基板と平行な方向の電界が、上記半導体層中で
発生するホトキャリアがキャリアの分離を起こさせるよ
うな大きさの電界であることを特徴とする請求項５記載
の薄膜トランジスタ。 ７、上記半導体層が水素化非晶質シリコン半導体層であ
ることを特徴とする請求項６記載の薄膜トランジスタ。 ８、上記薄膜トランジスタが、上記基板上に上記ゲート
電極を有し、上記ゲート電極上に上記ゲート絶縁膜を介
して上記半導体層を有する逆スタガ構造であることを特
徴とする請求項６または７記載の薄膜トランジスタ。 ９、上記薄膜トランジスタが、上記薄膜トランジスタに
対して光が入射する場合においてもオフ電流が１０＾−
＾１＾１Ａ以下であることを特徴とする請求項６、７ま
たは８記載の薄膜トランジスタ。 １０、所定基板上に、ゲート電極、ゲート絶縁膜、半導
体層、ソースおよびドレイン電極を有する薄膜トランジ
スタであって、上記薄膜トランジスタは、上記半導体層
中で発生するホトキャリアがキャリアの分離を起こさな
いような領域には上記半導体層を有し、上記ホトキャリ
アがキャリア分離を起こすような領域には上記半導体層
を有さないことを特徴とする薄膜トランジスタ。 １１、上記半導体層が水素化非晶質シリコン半導体層で
あることを特徴とする請求項１０記載の薄膜トランジス
タ。 １２、上記薄膜トランジスタが、上記基板上に上記ゲー
ト電極を有し、上記ゲート電極上に上記ゲート絶縁膜を
介して上記半導体層を有する逆スタガ構造であることを
特徴とする請求項１０または１１記載の薄膜トランジス
タ。 １３、上記薄膜トランジスタが、上記薄膜トランジスタ
に対して光が入射する場合においてもオフ電流が１０＾
−＾１＾１Ａ以下であることを特徴とする請求項１０、
１１または１２記載の薄膜トランジスタ。 １４、データ線駆動手段によって駆動される複数のデー
タ線と、上記複数のデータ線と交差し、ゲート線駆動手
段によって駆動される複数のゲート線を有し、上記デー
タ線と上記ゲート線の交差部に画素電極と上記画素電極
を駆動する薄膜トランジスタを有してなる第１の基板と
、導電体を有する第２の基板と、上記第１および第２の
基板の間の液晶層とを有する液晶ディスプレイ装置であ
って、上記薄膜トランジスタは、所定基板上に、ゲート
電極、ゲート絶縁膜、半導体層、ソースおよびドレイン
電極を有し、上記薄膜トランジスタの上記基板と平行な
方向の電界のかかる領域には上記半導体層を有しないこ
とを特徴とする液晶ディスプレイ装置。 １５、上記基板と平行な方向の電界が、上記半導体層中
で発生するホトキャリアがキャリアの分離を起こさせる
ような大きさの電界であることを特徴とする請求項１４
記載の液晶ディスプレイ装置。 １６、上記画素電極が透明導電体であることを特徴とす
る請求項１４または１５記載のディスプレイ装置。 １７、上記導電体が透明導電体であることを特徴とする
請求項１４または１５記載の液晶ディスプレイ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1707488 | 1988-01-29 | ||
| JP63-17074 | 1988-01-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02830A true JPH02830A (ja) | 1990-01-05 |
Family
ID=11933834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1013902A Pending JPH02830A (ja) | 1988-01-29 | 1989-01-25 | 薄膜トランジスタおよびそれを用いた液晶デイスプレイ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4990981A (ja) |
| JP (1) | JPH02830A (ja) |
| KR (1) | KR930008238B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7952670B2 (en) | 2007-02-21 | 2011-05-31 | Mitsubishi Electric Corporation | Liquid crystal display comprising a semiconductor layer integrally formed and including a crossover portion, a TFT portion, and a connection portion and manufacturing method for the same |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241575A (en) * | 1989-12-21 | 1993-08-31 | Minolta Camera Kabushiki Kaisha | Solid-state image sensing device providing a logarithmically proportional output signal |
| JPH07112053B2 (ja) * | 1990-04-13 | 1995-11-29 | 富士ゼロックス株式会社 | 薄膜スイッチング素子アレイ |
| CA2061796C (en) * | 1991-03-28 | 2002-12-24 | Kalluri R. Sarma | High mobility integrated drivers for active matrix displays |
| JPH05219443A (ja) * | 1992-02-05 | 1993-08-27 | Minolta Camera Co Ltd | 固体撮像装置 |
| US5346833A (en) * | 1993-04-05 | 1994-09-13 | Industrial Technology Research Institute | Simplified method of making active matrix liquid crystal display |
| EP0661731B1 (en) * | 1993-12-28 | 2000-05-31 | Applied Materials, Inc. | A single chamber CVD process for thin film transistors |
| US5650636A (en) | 1994-06-02 | 1997-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US5929464A (en) * | 1995-01-20 | 1999-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-optical device |
| US5636041A (en) * | 1995-05-24 | 1997-06-03 | Dell Usa, L.P. | Technique for increasing the visibility of an LCD panel during warm-up thereof |
| JP3256110B2 (ja) * | 1995-09-28 | 2002-02-12 | シャープ株式会社 | 液晶表示装置 |
| KR100198556B1 (ko) * | 1995-11-22 | 1999-07-01 | 구자홍 | 박막트랜지스터의 구조 및 제조방법 |
| KR100495794B1 (ko) | 1997-10-17 | 2005-09-28 | 삼성전자주식회사 | 액정표시장치용박막트랜지스터 |
| JP3425851B2 (ja) * | 1997-06-30 | 2003-07-14 | 日本電気株式会社 | 液晶表示装置用薄膜トランジスタ |
| JP2001343669A (ja) * | 2000-06-02 | 2001-12-14 | Hitachi Ltd | 液晶表示装置 |
| US7738050B2 (en) * | 2007-07-06 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd | Liquid crystal display device |
| TWI575293B (zh) * | 2007-07-20 | 2017-03-21 | 半導體能源研究所股份有限公司 | 液晶顯示裝置 |
| JP5518382B2 (ja) * | 2009-07-03 | 2014-06-11 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017962A (ja) * | 1983-07-11 | 1985-01-29 | Canon Inc | 薄膜トランジスタ |
| JPS613118A (ja) * | 1984-06-16 | 1986-01-09 | Canon Inc | トランジスタ基板 |
| JPS6190188A (ja) * | 1984-10-09 | 1986-05-08 | セイコーインスツルメンツ株式会社 | 薄膜表示装置 |
| JPH0758793B2 (ja) * | 1984-12-19 | 1995-06-21 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法 |
| JPS62152172A (ja) * | 1985-12-25 | 1987-07-07 | Matsushita Electric Ind Co Ltd | 非晶質シリコン薄膜トランジスタ |
-
1989
- 1989-01-13 US US07/296,811 patent/US4990981A/en not_active Expired - Lifetime
- 1989-01-25 JP JP1013902A patent/JPH02830A/ja active Pending
- 1989-01-27 KR KR1019890000882A patent/KR930008238B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7952670B2 (en) | 2007-02-21 | 2011-05-31 | Mitsubishi Electric Corporation | Liquid crystal display comprising a semiconductor layer integrally formed and including a crossover portion, a TFT portion, and a connection portion and manufacturing method for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890012392A (ko) | 1989-08-26 |
| US4990981A (en) | 1991-02-05 |
| KR930008238B1 (ko) | 1993-08-27 |
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