JPS62152172A - 非晶質シリコン薄膜トランジスタ - Google Patents
非晶質シリコン薄膜トランジスタInfo
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- JPS62152172A JPS62152172A JP60295223A JP29522385A JPS62152172A JP S62152172 A JPS62152172 A JP S62152172A JP 60295223 A JP60295223 A JP 60295223A JP 29522385 A JP29522385 A JP 29522385A JP S62152172 A JPS62152172 A JP S62152172A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、シリコンを主成分とする非晶質半導体(以下
a−5iと略す。)を用いた薄膜電界効果トランジスタ
(以下TPTと略す)に関する。
a−5iと略す。)を用いた薄膜電界効果トランジスタ
(以下TPTと略す)に関する。
一般に、水素、フッ素等でダングリングボンドをターミ
ネートされたa−8i膜を用いたTPTは、安価なガラ
ス基板上に比較的低い温度(〜400℃)で作製出来、
すぐれたオン・オフ比(オフ抵抗とオン抵抗の比)を有
するため、液晶パネルの駆動スイッチングアレー等への
応用が有望であると言われている。
ネートされたa−8i膜を用いたTPTは、安価なガラ
ス基板上に比較的低い温度(〜400℃)で作製出来、
すぐれたオン・オフ比(オフ抵抗とオン抵抗の比)を有
するため、液晶パネルの駆動スイッチングアレー等への
応用が有望であると言われている。
従来の技術
第1図に、a−3iTF7の典型例をその構造断面図で
示す。ガラス等の基板1上にゲート電極2を選択的に被
着形成し、窒化膜、酸化膜等のゲート絶縁膜3を介して
、チャンネル部となる真性型(i)のa−3i膜4を所
望の厚みd堆積し選択的にバターニング形成する。ゲル
ト電極2と一部重り合う様に、リン等を含むn+型のa
−8i膜6とソース・ドレイン電極7,8を選択的に被
着形成してa−SiTFTは製作される。第1図に於い
て、番号6で示される部材は窒化膜等から成る絶縁膜で
i m a −5L 膜4のパッシベーションのために
形成されている。
示す。ガラス等の基板1上にゲート電極2を選択的に被
着形成し、窒化膜、酸化膜等のゲート絶縁膜3を介して
、チャンネル部となる真性型(i)のa−3i膜4を所
望の厚みd堆積し選択的にバターニング形成する。ゲル
ト電極2と一部重り合う様に、リン等を含むn+型のa
−8i膜6とソース・ドレイン電極7,8を選択的に被
着形成してa−SiTFTは製作される。第1図に於い
て、番号6で示される部材は窒化膜等から成る絶縁膜で
i m a −5L 膜4のパッシベーションのために
形成されている。
しかるに、TPTを画像表示装置やイメージセンサ等の
スイッチング素子等として使用する場合には、必然的に
外光が入射する還境下に於いて使用される。a−Si膜
は、単結晶シリコン(c−Si)もしくは多結晶シリコ
ン(poly−8t)に比べて、すぐれた光伝導性を有
する材料であり、このため外光がTPTのチャンネル部
に入射することによりオフ特性が劣化しくオフ抵抗の減
少)、オン・オフ比(オン抵抗とオフ抵抗の比)が大巾
に低下する欠点を有した。(例えば、a−3tに関して
は、波田他;三洋テクニカルレビューVo1.16Ji
21984年ベージ23を参照、poly−3tに関し
ては、小口他;電子通信学会技術報告書扁159EDa
4−70 1984年ベージ9を参照。)又、a−3i
Tli’Tは、外光によるオフ特性の劣化を防ぐため、
チャンネル部直上に層間絶縁膜を介して光じゃへい用の
部材を設置する方法も提案されているが(例えば、M
、5UGATA ; I a p a nDispla
y ’83の予稿集 ページ210)この様に、工程数
を増して光じゃへい部材を設置したa−8iTFTです
ら、外光に対してその迷光等により犬きく影響を受ける
欠点があった。
スイッチング素子等として使用する場合には、必然的に
外光が入射する還境下に於いて使用される。a−Si膜
は、単結晶シリコン(c−Si)もしくは多結晶シリコ
ン(poly−8t)に比べて、すぐれた光伝導性を有
する材料であり、このため外光がTPTのチャンネル部
に入射することによりオフ特性が劣化しくオフ抵抗の減
少)、オン・オフ比(オン抵抗とオフ抵抗の比)が大巾
に低下する欠点を有した。(例えば、a−3tに関して
は、波田他;三洋テクニカルレビューVo1.16Ji
21984年ベージ23を参照、poly−3tに関し
ては、小口他;電子通信学会技術報告書扁159EDa
4−70 1984年ベージ9を参照。)又、a−3i
Tli’Tは、外光によるオフ特性の劣化を防ぐため、
チャンネル部直上に層間絶縁膜を介して光じゃへい用の
部材を設置する方法も提案されているが(例えば、M
、5UGATA ; I a p a nDispla
y ’83の予稿集 ページ210)この様に、工程数
を増して光じゃへい部材を設置したa−8iTFTです
ら、外光に対してその迷光等により犬きく影響を受ける
欠点があった。
このようなTPT ’iミスイツチング子として液晶表
示パネルを作成した場合には、強い光照射下で、TPT
のオフ抵抗が劣化することによりコントラストの低下、
表示画面上下の輝度ムラ、画面のちらつき(以下フリッ
カ−と呼ぶ)を生じ、著しく表示品位を低下させる。
示パネルを作成した場合には、強い光照射下で、TPT
のオフ抵抗が劣化することによりコントラストの低下、
表示画面上下の輝度ムラ、画面のちらつき(以下フリッ
カ−と呼ぶ)を生じ、著しく表示品位を低下させる。
これらを避けるために、例えば、特願昭59−2690
86号では、1−a−3iの膜厚を500人前後と薄く
することでTPTの光に対するオフ抵抗の減少を最小限
にし、加えてオン・オフ比が最大となるように改善を行
なっている。
86号では、1−a−3iの膜厚を500人前後と薄く
することでTPTの光に対するオフ抵抗の減少を最小限
にし、加えてオン・オフ比が最大となるように改善を行
なっている。
発明が解決しようとする問題点
しかしながら、このような従来の1−a−3iの膜厚が
SOO八程へのTPTをスイッチング素子として例えば
液晶表示パネルを構成した場合には、外光に対する対策
としては不十分で、強い光の照射化においては、上述し
たような表示品位が見られた。また1−a−3iの膜厚
を極端に薄くしていけば、光に対するOFF抵抗の劣化
は最小限に押える事が可能となるが、今度は、TPTの
しきい値電圧(以下V、と略す)の増加等により十分な
ON電流がとれず、TPTを駆動するためにさらに高電
圧を要す。このため例えば、液晶単体では低電圧で動作
可能であってもTFTiスイッチング素子として用いた
がために、その特徴を最大限に生かすことが出来なくな
る。
SOO八程へのTPTをスイッチング素子として例えば
液晶表示パネルを構成した場合には、外光に対する対策
としては不十分で、強い光の照射化においては、上述し
たような表示品位が見られた。また1−a−3iの膜厚
を極端に薄くしていけば、光に対するOFF抵抗の劣化
は最小限に押える事が可能となるが、今度は、TPTの
しきい値電圧(以下V、と略す)の増加等により十分な
ON電流がとれず、TPTを駆動するためにさらに高電
圧を要す。このため例えば、液晶単体では低電圧で動作
可能であってもTFTiスイッチング素子として用いた
がために、その特徴を最大限に生かすことが出来なくな
る。
本発明はかかる点に鑑みてなされたもので、簡易な構成
で、耐光性に優れ、また液晶などの駆動スイッチング素
子として必要最小限の駆動電圧で動作可能なTPTを提
供することを目的としている。
で、耐光性に優れ、また液晶などの駆動スイッチング素
子として必要最小限の駆動電圧で動作可能なTPTを提
供することを目的としている。
問題点を解決するための手段
本発明は、上記問題点を解決するために、第1図に示す
a−8iTFTの真性型非晶質シリコン膜1sa−3i
4の膜厚d2最適化することにより、a−8iTFTの
外光に対するオフ抵抗の劣化を最小限に押えるとともに
、vtの増加を押え、低電圧で動作可能にするものであ
る。
a−8iTFTの真性型非晶質シリコン膜1sa−3i
4の膜厚d2最適化することにより、a−8iTFTの
外光に対するオフ抵抗の劣化を最小限に押えるとともに
、vtの増加を押え、低電圧で動作可能にするものであ
る。
作 用
本発明は、チャンネル部となる真性型非晶質シリコン膜
厚dを350人未満にすることにより5万llxの光照
射下に於いて1×104以上のオン・オフ比を有するa
−3iTFTを提供する。
厚dを350人未満にすることにより5万llxの光照
射下に於いて1×104以上のオン・オフ比を有するa
−3iTFTを提供する。
また本発明は、チャンネル部となる真性型非晶質シリコ
ンの膜厚dを100〜200人にすることで、光照射下
でもオフ抵抗の劣化が最小に押えられ、かつ、vtの増
加がなく低電圧で動作可能なa−3iTFTを提供する
。
ンの膜厚dを100〜200人にすることで、光照射下
でもオフ抵抗の劣化が最小に押えられ、かつ、vtの増
加がなく低電圧で動作可能なa−3iTFTを提供する
。
実施例
本発明のa−8iTFTは、構成的には従来のもの(第
1図)と変わるものではない。本発明の一実施例を第1
図を用いて説明する。ガラス等基板1上にCr、MoS
i2等導体層をゲート電極2として選択的に被着形成し
、その上にプラズマ気相成長法を用いて4000八程度
の窒化膜SiNxを堆積してゲート絶縁膜3とする。連
続して350人未満の真性型非晶質シリコン膜4及び1
000人程度0SiNx膜等のパッシベーション膜5を
堆積し、ゲート電極2の一部がハノシベーション膜6よ
ジ広くなる様にパッシベーション膜5をフォトリングラ
フィによりバターニング形成する。次に、全面にリン等
を含むn+型のa−3i6を堆積し、i−a−3i4と
n+・a−Si8を同一寸法でパターニング形成する。
1図)と変わるものではない。本発明の一実施例を第1
図を用いて説明する。ガラス等基板1上にCr、MoS
i2等導体層をゲート電極2として選択的に被着形成し
、その上にプラズマ気相成長法を用いて4000八程度
の窒化膜SiNxを堆積してゲート絶縁膜3とする。連
続して350人未満の真性型非晶質シリコン膜4及び1
000人程度0SiNx膜等のパッシベーション膜5を
堆積し、ゲート電極2の一部がハノシベーション膜6よ
ジ広くなる様にパッシベーション膜5をフォトリングラ
フィによりバターニング形成する。次に、全面にリン等
を含むn+型のa−3i6を堆積し、i−a−3i4と
n+・a−Si8を同一寸法でパターニング形成する。
更に、Al、MoS i 2等の導体層を選択的に被着
形成して、ソース・ドレイン電極7,8とする。
形成して、ソース・ドレイン電極7,8とする。
最後に、チャンネル部直上のソース・ドレイン電極間9
のn+・a−3iを除去して本発明のTPTは製作され
る。
のn+・a−3iを除去して本発明のTPTは製作され
る。
TPTを液晶表示装置などへ応用する場合には、TFT
′f:1絵素単位毎に1つずつスイッチング素子として
用いるのが一般である。第2図にTPTを液晶表示装置
に応用した場合の1絵素の等価回路を示す。第2図にお
いて、12は走査線に相当するゲートバスで、TFT9
のゲート電極に接続されており、13は信号線に相当す
るソースバス(あるいはドレインバス)で、TFT9の
ソース電極(あるいはドレイン電極)に接続されている
。11は光の透過率の制御を行なう液晶で、10は液晶
11に印加された信号電圧を保持するための補助コンデ
ンサである。
′f:1絵素単位毎に1つずつスイッチング素子として
用いるのが一般である。第2図にTPTを液晶表示装置
に応用した場合の1絵素の等価回路を示す。第2図にお
いて、12は走査線に相当するゲートバスで、TFT9
のゲート電極に接続されており、13は信号線に相当す
るソースバス(あるいはドレインバス)で、TFT9の
ソース電極(あるいはドレイン電極)に接続されている
。11は光の透過率の制御を行なう液晶で、10は液晶
11に印加された信号電圧を保持するための補助コンデ
ンサである。
その動作原理は次の通りである。今、ゲートバス12に
走査信号が加えられてTFT9がオンとなとなると、信
号電圧はノースバース13からTFT9を通って液晶1
1に印加される。ゲート信号が消滅しても液晶11を充
電するのと同時に補助コンデンサ1oも充電するので、
補助コンデンサ10に貯えられた電荷が液晶に電圧を与
え続ける。液晶は電圧によってその光透過量が変調され
るので、信号電圧で任意の光透過率を得ることが可能で
ある。
走査信号が加えられてTFT9がオンとなとなると、信
号電圧はノースバース13からTFT9を通って液晶1
1に印加される。ゲート信号が消滅しても液晶11を充
電するのと同時に補助コンデンサ1oも充電するので、
補助コンデンサ10に貯えられた電荷が液晶に電圧を与
え続ける。液晶は電圧によってその光透過量が変調され
るので、信号電圧で任意の光透過率を得ることが可能で
ある。
この時、液晶のTPTとは逆の電極c以下対向電極と呼
ぶ)は一定の電圧にバイアスされており(第2図におい
て+Vで示される)、TPTから加えられる信号電圧は
、対向電極のバイアス電圧に対して正負交互に与えられ
交流駆動されるのが一般である。
ぶ)は一定の電圧にバイアスされており(第2図におい
て+Vで示される)、TPTから加えられる信号電圧は
、対向電極のバイアス電圧に対して正負交互に与えられ
交流駆動されるのが一般である。
第3図には上述した駆動方法を各信号のタイミング・チ
ャートで示す。同図にkいて、v9はゲート電圧、vs
はソース電圧、Vcenterはソース電圧の中点の電
位、、4−Vは対向電極電圧ITonは信号電圧の書き
込み時間。Toffは見かけ上の信号保持時間Tfie
ldは1表示画面を走査するのに必要な時間で、1フイ
ールド毎に■8の■に対する極性は反転されている。こ
こで問題となるのは外光照射下でのTPTとりわけオフ
抵抗の挙動である。
ャートで示す。同図にkいて、v9はゲート電圧、vs
はソース電圧、Vcenterはソース電圧の中点の電
位、、4−Vは対向電極電圧ITonは信号電圧の書き
込み時間。Toffは見かけ上の信号保持時間Tfie
ldは1表示画面を走査するのに必要な時間で、1フイ
ールド毎に■8の■に対する極性は反転されている。こ
こで問題となるのは外光照射下でのTPTとりわけオフ
抵抗の挙動である。
一旦液晶に印加された電圧は、TPTのオフの間は、T
PTのオフ抵抗と液晶の抵抗を通じてリークしていく。
PTのオフ抵抗と液晶の抵抗を通じてリークしていく。
この時、通常液晶の抵抗は十分大きいので問題ないが、
TPTのオフ抵抗は光入射下で非常に劣化する、このた
めに、液晶に印加された信号電圧を保持できなくなり、
コントラストの低下を招く。また第3図かられかるとお
り、表示画面を上から下へ走査信号を加えて走査するこ
とを考えれば、画面の上と下での見かけ上の保持時間が
異なる。即ち画面の上部では信号電圧が印加され、TP
TがオフとなってもTPTのソース・ドレイン間電位は
ほぼ等しく、光照射によるTPTのオフ抵抗の劣化の影
響は小さいが、画面の下部では信号電圧が印加され、T
PTがオフとなってすぐに信号電圧の極性が反転し、T
PTのソース・ドレイン間に大きな電位差を生じ、TP
Tのオフ抵抗の影響が太きい。このために光照射時のT
PTのオフ抵抗が十分でなければ画面上下の輝度ムラと
して観察され、著しぐ表示品位を損なう。
TPTのオフ抵抗は光入射下で非常に劣化する、このた
めに、液晶に印加された信号電圧を保持できなくなり、
コントラストの低下を招く。また第3図かられかるとお
り、表示画面を上から下へ走査信号を加えて走査するこ
とを考えれば、画面の上と下での見かけ上の保持時間が
異なる。即ち画面の上部では信号電圧が印加され、TP
TがオフとなってもTPTのソース・ドレイン間電位は
ほぼ等しく、光照射によるTPTのオフ抵抗の劣化の影
響は小さいが、画面の下部では信号電圧が印加され、T
PTがオフとなってすぐに信号電圧の極性が反転し、T
PTのソース・ドレイン間に大きな電位差を生じ、TP
Tのオフ抵抗の影響が太きい。このために光照射時のT
PTのオフ抵抗が十分でなければ画面上下の輝度ムラと
して観察され、著しぐ表示品位を損なう。
またオフ抵抗の低下による信号電圧のリークが大きいと
、表示画面のちらつきとしても認められ、これもまた表
示品位の低下につながる。
、表示画面のちらつきとしても認められ、これもまた表
示品位の低下につながる。
外光による影響を考える場合想定される外光の最も明る
い場合として太陽光直下が考えられる。
い場合として太陽光直下が考えられる。
その場合の照度は約10〜20万ルクスと云われている
。そこで発明者らは耐光性を確保するためにTFTのi
*a−3iに要求される膜厚を決定するために以下の実
験を行なった。
。そこで発明者らは耐光性を確保するためにTFTのi
*a−3iに要求される膜厚を決定するために以下の実
験を行なった。
即ち、ある基準となる透過率(本実、験では透過率の飽
和値の60チとした)を得るために必要は信号電圧を、
液晶パネル画面の上下で測定し、ΔvOFFとした。こ
のΔvoFFは光照射に伴うTPTのオフ抵抗の低下に
よる信号電圧のリーク分に相当する。実験ではTPTの
1−a−3iの膜厚を100人〜800人の範囲で変化
させ、液晶パネルを試作し、実際に20万ルクスの光照
射下で、ΔvQFFを測定した。この時、補助コンデン
サの容量は1絵素当り1.spF、液晶容量は、同じく
1絵素当90.25pF、 液晶の比抵抗は10 Ω・
cm以上、TPTの(チャンネル巾)/(チャンネル長
)は4であった。得られた実験結果を第4図に示す。第
4図かられかる通り、Δ”OFFは1−a−3tの膜厚
が200Å以下でほぼ飽和し、最小となっている。この
範囲では、Δ■OF Fは約0.1v程度であるが、約
20階調程度の表示であれば、上下の輝度ムラとして認
められない。また画面の7リンカもほとんど気にならな
い程度であった。従って耐光性だけを考慮すれば、1−
a−3tの膜厚を200人未満とする事で、液晶パネル
に対して約20万IIX(太陽光直下を想定)の光照射
下においても、Tli’Tはスイッチング素子としてほ
ぼ満足すべき特性を示すことがわかる。
和値の60チとした)を得るために必要は信号電圧を、
液晶パネル画面の上下で測定し、ΔvOFFとした。こ
のΔvoFFは光照射に伴うTPTのオフ抵抗の低下に
よる信号電圧のリーク分に相当する。実験ではTPTの
1−a−3iの膜厚を100人〜800人の範囲で変化
させ、液晶パネルを試作し、実際に20万ルクスの光照
射下で、ΔvQFFを測定した。この時、補助コンデン
サの容量は1絵素当り1.spF、液晶容量は、同じく
1絵素当90.25pF、 液晶の比抵抗は10 Ω・
cm以上、TPTの(チャンネル巾)/(チャンネル長
)は4であった。得られた実験結果を第4図に示す。第
4図かられかる通り、Δ”OFFは1−a−3tの膜厚
が200Å以下でほぼ飽和し、最小となっている。この
範囲では、Δ■OF Fは約0.1v程度であるが、約
20階調程度の表示であれば、上下の輝度ムラとして認
められない。また画面の7リンカもほとんど気にならな
い程度であった。従って耐光性だけを考慮すれば、1−
a−3tの膜厚を200人未満とする事で、液晶パネル
に対して約20万IIX(太陽光直下を想定)の光照射
下においても、Tli’Tはスイッチング素子としてほ
ぼ満足すべき特性を示すことがわかる。
実用上ではΔvOFF≦0.2Vとなる1−a−Stの
厚みが350人未満で使用することが、非晶質シリコン
作製上の膜厚のバラツキを考えると、妥当である。
厚みが350人未満で使用することが、非晶質シリコン
作製上の膜厚のバラツキを考えると、妥当である。
一方、TFTのV、は1−a−8tの膜厚の減少に伴い
界面の影響を大きく受けその値が増加する。
界面の影響を大きく受けその値が増加する。
TFTのVtの1−a−3tの膜厚依存性を第5図に示
す。第5図から■、は100Å以上でほぼ一定で、2■
程度であるが、100人近0で急激に増加することがわ
かる。これは1−a−3iの膜厚が100Å以下では界
面の影響を非常に強く受けるためであると考えられる。
す。第5図から■、は100Å以上でほぼ一定で、2■
程度であるが、100人近0で急激に増加することがわ
かる。これは1−a−3iの膜厚が100Å以下では界
面の影響を非常に強く受けるためであると考えられる。
vtが高くなると、Tk”Tiオンするためのゲート電
圧もそれだけ増加し、したがって駆動電圧も増加する。
圧もそれだけ増加し、したがって駆動電圧も増加する。
従ってこの意味からは100Å以上の膜厚が望ましい。
これは低電圧動作可能な液晶のメリットの最大限に引き
出すことにつながるものである。
出すことにつながるものである。
発明の効果
以上述べて来た様に、本発明によれば、液晶パネル等の
応用に最適な耐光性に優れ、低電圧動作可能なa−3i
TFTが得られる。
応用に最適な耐光性に優れ、低電圧動作可能なa−3i
TFTが得られる。
第1図は、本発明の非晶質シリコンTPTの典型例を示
す要部断面図、第2図は、液晶表示パネルを構成する1
絵素の等価回路図、第3図は、液晶駆動のための各信号
波形のタイミングチャート、第4図は、耐光性の目安と
なるΔvoFFとi*a−8iの膜厚の関係を示した図
、第6図は、TFTのV。 と1−a−3iの膜厚の関係を示した図である。 2・・・・・・ゲート電極、3・・・・・・ゲート絶縁
膜、4・・・・・・真性型非晶質シリコン膜(i−a−
3t)、6・・川・n+型非晶質シリコン膜、7,8・
・・・・・ソース・ ドレイン電極、d・・・・・・1
−a−3iの膜厚、5・・・・・・絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 はが1名f−
−−基板 ?−/ 毫3図
す要部断面図、第2図は、液晶表示パネルを構成する1
絵素の等価回路図、第3図は、液晶駆動のための各信号
波形のタイミングチャート、第4図は、耐光性の目安と
なるΔvoFFとi*a−8iの膜厚の関係を示した図
、第6図は、TFTのV。 と1−a−3iの膜厚の関係を示した図である。 2・・・・・・ゲート電極、3・・・・・・ゲート絶縁
膜、4・・・・・・真性型非晶質シリコン膜(i−a−
3t)、6・・川・n+型非晶質シリコン膜、7,8・
・・・・・ソース・ ドレイン電極、d・・・・・・1
−a−3iの膜厚、5・・・・・・絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 はが1名f−
−−基板 ?−/ 毫3図
Claims (2)
- (1)チャンネル部を形成する非晶質シリコンの厚みが
、350Å未満であることを特徴とする非晶質シリコン
薄膜トランジスタ。 - (2)チャンネル部を形成する非晶質シリコンの厚みが
、100Åから200Åであることを特徴とする特許請
求の範囲第1項記載の非晶質シリコン薄膜トランジスタ
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60295223A JPS62152172A (ja) | 1985-12-25 | 1985-12-25 | 非晶質シリコン薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60295223A JPS62152172A (ja) | 1985-12-25 | 1985-12-25 | 非晶質シリコン薄膜トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62152172A true JPS62152172A (ja) | 1987-07-07 |
Family
ID=17817801
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60295223A Pending JPS62152172A (ja) | 1985-12-25 | 1985-12-25 | 非晶質シリコン薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62152172A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4990981A (en) * | 1988-01-29 | 1991-02-05 | Hitachi, Ltd. | Thin film transistor and a liquid crystal display device using same |
US5010027A (en) * | 1990-03-21 | 1991-04-23 | General Electric Company | Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure |
JPH03116876A (ja) * | 1989-08-03 | 1991-05-17 | Ind Technol Res Inst | アモルファスシリコン薄膜トランジスタの製造工程及びアモルファス半導体薄膜電界効果型トランジスタ |
JPH0468225U (ja) * | 1990-10-24 | 1992-06-17 | ||
JP2007173788A (ja) * | 2005-11-23 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体素子の作製方法及び半導体素子 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6190188A (ja) * | 1984-10-09 | 1986-05-08 | セイコーインスツルメンツ株式会社 | 薄膜表示装置 |
JPS61174673A (ja) * | 1985-01-29 | 1986-08-06 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
-
1985
- 1985-12-25 JP JP60295223A patent/JPS62152172A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS6190188A (ja) * | 1984-10-09 | 1986-05-08 | セイコーインスツルメンツ株式会社 | 薄膜表示装置 |
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JP2007173788A (ja) * | 2005-11-23 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体素子の作製方法及び半導体素子 |
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