JP2007173788A

JP2007173788A - 半導体素子の作製方法及び半導体素子

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Publication number: JP2007173788A
Application number: JP2006313740A
Authority: JP
Inventors: Akira Saito; 暁齋藤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-11-23
Filing date: 2006-11-21
Publication date: 2007-07-05
Anticipated expiration: 2026-11-21
Also published as: JP5183910B2

Abstract

【課題】リーク電流の発生が抑制されると共に、ガラス基板が使用できる温度で素子分離をおこない微細な素子を形成できる方法を提供する。
【解決手段】ガラス基板上に下地膜を形成する第１工程と、下地膜上に半導体膜を形成する第２工程と、半導体膜上に該半導体膜の酸化又は窒化を防止する膜を所定のパターンに形成する第３工程と、ガラス基板の温度を該ガラス基板の歪点より１００℃以上低い温度とし、半導体膜の所定のパターンに覆われていない領域をラジカル酸化又はラジカル窒化して素子分離をおこなう第４工程とを有し、ラジカル酸化又はラジカル窒化は、プラズマ生成領域と離間して配置された半導体膜上において、電子温度が０．５ｅＶ以上１．５ｅＶ以下好ましくは１．０ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれる。
【選択図】図１

Description

本明細書に開示する発明は、半導体装置に用いられる半導体素子の素子分離に関する。また、素子分離して形成された半導体素子に関する。

半導体素子の一つである薄膜トランジスタは、一般にＴＦＴと略称され、アクティブマトリクス型表示装置に用いるスイッチング素子として広く知られている。従来、薄膜トランジスタなどの半導体素子の作製工程において、素子分離を行うためには、パターニングとエッチングにより半導体膜を島状パターンに分離する方法（以下、フォトリソグラフィ法という）、液滴吐出法により直接島状パターンを形成する方法、熱酸化によって選択的に素子分離用の酸化膜を形成するＬＯＣＯＳ（ＬＯＣａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）とよばれる方法（以下、ＬＯＣＯＳ法という）などが採用されている。

しかし、液滴吐出法の場合は、ＬＯＣＯＳ法に比べて、素子の微細化が困難であるという問題がある。フォトリソグラフィ法の場合は、基板上に形成された下地膜の表面に対してほぼ垂直（９０°±１０°）の側面を有する島状パターンを形成すると、形成された島状パターンのコーナー部（端部）は、半導体膜のみならず下地膜もエッチングされることが原因で、特許文献１の図５（Ａ）に示すようなひさし形状になるという問題がある。

ひさし形状が形成されずに島状パターンを形成できたとしても、形成された島状パターンに対しフッ酸洗浄を行うことによって、下地膜がエッチングされてしまう。そのため、その島状パターンのコーナー部はひさし形状になる。フッ酸洗浄は、シリコンの表面に形成される自然酸化膜を除去して清浄な表面を得るために、半導体素子の製造プロセスにおいてしばしば行われる洗浄方法である。

上記のようにひさし形状が形成された後、島状パターンを覆ってＣＶＤ法などによりゲート絶縁膜を形成する際に、例えば特許文献１の図５（Ｂ）に示すように、形成されたゲート絶縁膜の厚さは均一でなく薄い部分が生じる、ゲート絶縁膜にクラックが生じる、などの問題がある。この問題は、ゲート絶縁膜を薄く均一な厚さに形成しようとするほど顕著になると共に、ゲート絶縁膜を介したリーク電流の原因と考えられる。特許文献１に記載の発明では、この問題を解決するために、ひさし形状が形成された後、酸化雰囲気中で赤外光もしくはレーザーを照射、又は酸化雰囲気中で加熱をおこなって、島状パターンの表面に薄い酸化膜を形成し、さらにＣＶＤ法などにより絶縁膜を形成する。しかしこの場合、ひさし形状が形成されることは解決されないのでゲート絶縁膜を薄く均一な厚さに形成することが困難であると共に、ゲート絶縁膜を形成するための工程が増えるという問題がある。

一方、ＬＯＣＯＳ法により、島状パターンを形成することなく素子分離を行うためには、約１０００℃の高温の酸化雰囲気中で、シリコンを酸化する必要がある。そのため、使用する基板として、プラスチック基板、無アルカリガラスに代表されるガラス基板のような、１０００℃の高温に耐えられない基板を使うことができない。一方、石英基板（シリカガラス基板ともいう）は、１０００℃に耐えられるものが市販されているが、ガラス基板よりも高価である。

ところで、高密度プラズマ処理装置を用い、半導体素子のゲート絶縁膜を形成する方法が、近年注目されている。例えば、特許文献２には、プラズマ励起によって活性化された窒素とＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板の半導体層とを直接反応させることにより、その半導体層上にゲート絶縁膜となる窒化シリコン層を形成することが開示されている。また、特許文献２には、ＳＯＩ基板の半導体層は素子形成領域ごとに分離されていることが記載されている。しかし、分離する方法として、ドライエッチング法により半導体層に溝を形成する、又はＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法などにより素子分離領域を形成する旨が記載されているのみである。
特開平７−０９４７５６号公報（図５（Ａ）、（Ｂ））特開２００４−３１９９５２号公報

本明細書に開示する発明は、半導体装置に用いられる半導体素子の作製工程において、従来よりも簡単な方法で、ゲート絶縁膜を介したリーク電流の発生が抑制された半導体素子を作製することを目的とする。さらに、ガラス基板が使用できないような高温での熱処理を必要とせず、ＬＯＣＯＳ法による素子分離の場合と同等又はそれ以上に素子の微細化が可能な素子分離方法を提供することを目的とする。

素子分離を行う際、高密度プラズマ処理装置を用い、半導体膜を選択的に酸化させることによって、素子分離のための酸化膜を当該半導体膜に選択的に形成する。高密度プラズマ処理装置を用い、酸化膜を形成するかわりに、窒化膜を選択的に形成してもよい。酸化膜及び窒化膜を形成するための高密度プラズマ処理装置は、磁場を利用することなく、マイクロ波を用いてチャンバー内でプラズマを励起させ、被処理体上で、１．５ｅＶ以下の電子温度と、１×１０^１１ｃｍ^−３以上の電子密度とを同時に達成できるものである。したがって、低電子温度で高密度のプラズマを生成することが可能になるので、素子のプラズマ損傷を小さくすることができる。

プラズマとは、負電荷をもつ電子と正電荷をもつイオンとがほぼ等量存在し、全体としては電気的に中性であるような電離気体である。プラズマの単位体積あたりに含まれる電子の密度又はイオンの密度をプラズマ密度といい、本明細書に開示する発明では、プラズマ密度は電子密度を指すものとする。また、プラズマ中には、電気的に中性のラジカル、例えば酸素ラジカルが生成し、そのラジカルがプラズマ処理される被処理体に作用する。したがって、高密度プラズマ処理装置による酸化及び窒化のことを、それぞれラジカル酸化及びラジカル窒化と称することがある。

本明細書に開示する発明は、ガラス基板上に下地膜を形成する第１工程と、前記下地膜上に半導体膜を形成する第２工程と、前記半導体膜上に該半導体膜の酸化又は窒化を防止する膜を所定のパターンに形成する第３工程と、前記ガラス基板の温度を該ガラス基板の歪点より１００℃以上低い温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化又はラジカル窒化して素子分離をおこなう第４工程と、を有する半導体素子の作製方法である。

上記第３工程で所定のパターンに形成された酸化又は窒化を防止する膜を、ゲート絶縁膜として用いてもよい。

本明細書に開示する他の発明は、ガラス基板上に下地膜を形成する第１工程と、前記下地膜上に半導体膜を形成する第２工程と、前記ガラス基板の温度を該ガラス基板の歪点より１００℃以上低い温度とし、前記半導体膜をラジカル酸化又はラジカル窒化して該半導体膜の表面に酸化膜又は窒化膜を形成する第３工程と、前記酸化膜又は前記窒化膜上に前記半導体膜の酸化又は窒化を防止する膜を形成する第４工程と、前記酸化膜又は前記窒化膜と前記酸化又は窒化を防止する膜とを所定のパターンに形成する第５工程と、前記ガラス基板の温度を該ガラス基板の歪点より１００℃以上低い温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化又はラジカル窒化して素子分離をおこなう第６工程と、を有する半導体素子の作製方法である。

上記第５工程で所定のパターンに形成された酸化膜又は窒化膜を、ゲート絶縁膜として用い、さらに、上記第５工程で所定のパターンに形成された酸化又は窒化を防止する膜を用いて、上記第６工程後にゲート電極を形成してもよい。

本明細書に開示する他の発明は、ガラス基板上にゲート電極を形成する第１工程と、前記ゲート電極上にゲート絶縁膜を形成する第２工程と、前記ゲート絶縁膜上に半導体膜を形成する第３工程と、前記半導体膜上に前記ゲート電極と重なるように該半導体膜の酸化又は窒化を防止する膜を所定のパターンに形成する第４工程と、前記ガラス基板の温度を該ガラス基板の歪点より１００℃以上低い温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化又はラジカル窒化して素子分離をおこなう第５工程と、前記所定のパターンに形成された酸化又は窒化を防止する膜を除去する第６工程と、を有する半導体素子の作製方法である。

上記ラジカル酸化又はラジカル窒化は、プラズマ生成領域と離間して配置された半導体膜上（特に当該半導体膜の表面又は表面近傍）において、電子温度が０．５ｅＶ以上１．５ｅＶ以下好ましくは１．０ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれる。これら電子温度及び電子密度の範囲は、半導体膜のプラズマ損傷を小さくでき、且つラジカル酸化、ラジカル窒化のいずれも確実におこなえる条件である。素子分離をおこなうためのラジカル酸化又はラジカル窒化の際、隣り合う素子間を電気的に分離できるならば、必ずしも半導体膜の表面から裏面まで完全に酸化又は窒化される必要はない。

ガラス基板の温度をそのガラス基板の歪点よりも１００℃以上低い温度にする理由は、ガラス基板の耐熱性を考慮したためである。歪点が６５０℃以上のガラス基板を使用する場合、ガラス基板の温度を５５０℃以下の温度、例えば４００℃に設定するとよい。半導体素子、特に薄膜トランジスタを形成するのに用いるガラス基板の歪点は、５００℃を超え７００℃以下の範囲のものが一般的である。よって、４００℃の温度は、ガラス基板に影響を及ぼすことがなく、変形などが起こる問題を考慮する必要のない温度である。ガラス基板の温度の下限は、所望の膜質及び膜厚の酸化膜又は窒化膜を形成するために２００℃とする。

ガラス基板のかわりに、可撓性（フレキシブル）基板、例えばプラスチック基板を用いることができる。本明細書に開示する発明の場合、ガラス転移点が２００℃以上の耐熱性プラスチック基板がよい。ラジカル酸化、ラジカル窒化の際、プラスチック基板の温度は、その基板のガラス転移点以下に設定しなければならない。なお、プラスチックは、ある温度以下では分子の運動が制限されて硬質のガラス状の性質を示し、ある温度以上に加熱すると分子が運動しやすい状態になり軟質のゴム状の性質を示す。この温度がガラス転移点である。

上記酸化又は窒化を防止する膜は、当該膜で覆われた部分の半導体膜を、ラジカル酸化又はラジカル窒化されないように保護するものである。そのような膜として、例えばタングステン膜を用いることができる。タングステン以外にチタンなど他の金属膜を用いてもよい。金属膜のような導電膜以外に、絶縁膜を用いてもよい。その酸化又は窒化を防止する膜は、ＣＶＤ法又はスパッタ法とフォトリソグラフィ法を組み合わせて所定のパターンに形成される。インクジェット法などの液滴吐出法、又はスクリーン印刷法などの印刷法によれば、直接所定のパターンを形成することができる。

上記半導体膜の結晶状態は、非晶質、多結晶、単結晶のいずれでもよい。また、上記半導体膜として、例えば、前記いずれかの結晶状態のシリコン膜若しくはシリコンとゲルマニウムを含む膜、又は非晶質シリコンと結晶シリコンの両方を含む膜を用いることができる。

本明細書に開示する発明により、島状パターン又は溝（トレンチ）を形成することなく、ガラス基板又はプラスチック基板に影響のない温度で、素子分離をおこなうことができる。当該素子分離によって、従来のＬＯＣＯＳ法による場合と同等又はそれ以上に素子の微細化が可能になる。形成された半導体素子は、島状パターンを形成する場合のようにひさし形状が形成されないので、リーク電流を小さくすることができる。

以下に記載する実施の形態では、半導体素子として薄膜トランジスタを作製する際、高密度プラズマ処理装置を用いて、素子分離をおこなう例を示す。各実施の形態は、適宜組み合わせて実施されることを妨げるものではない。

（実施の形態１）
図１（Ａ）に示すように、ガラス基板１０１上に下地膜１０２を形成する。ガラス基板にかえて、耐熱性のプラスチック基板を用いることができる。２００℃以上のプラズマ処理時の温度に耐えられるなら、他の基板を用いてもよい。下地膜１０２は、１層又は多層でなる構成とすることができ、本実施の形態では、窒化珪素膜とその上にＳｉＯ_ｘＮ_ｙ膜（ｘ，ｙ＞０）をＣＶＤ法などにより連続成膜する。窒化珪素膜は、ガラス基板１０１等との密着性を高めるために、酸素を含む窒化珪素膜を用いるとよい。以下、本明細書に記載する窒化珪素膜においても同様に、酸素を含んでいてもよいものとする。

下地膜１０２を形成する目的は、後に形成する半導体膜へガラス基板１０１から不純物が拡散するのを防止することである。したがって、この目的を達成するためには、酸化珪素膜では不十分であるため、酸化珪素膜よりも不純物拡散防止効果の高い窒化珪素膜又はＳｉＯ_ｘＮ_ｙ膜を形成する必要がある。また、ＳｉＯ_ｘＮ_ｙ膜は、窒化珪素膜よりもシリコンとの密着性にすぐれている。

下地膜１０２上の全面に半導体膜１０３を１０ｎｍ以上７０ｎｍ以下の厚さに形成する。半導体膜１０３に対し、後にラジカル酸化又はラジカル窒化をおこなうことを考慮すると、半導体膜１０３の厚さは２０ｎｍ以下の厚さが望ましいが、２０ｎｍを超える厚さであってもラジカル酸化又はラジカル窒化によって素子分離が可能であれば問題ない。本実施の形態では、半導体膜１０３として、ＣＶＤ法により非晶質シリコン膜を形成する。ＣＶＤ法により形成される非晶質シリコン膜には、原料ガスに由来する水素が含まれている。

その後、必要に応じて、以下に説明する方法によって上記非晶質シリコン膜を結晶化し、多結晶シリコン膜を形成する。結晶化方法の一つは、非晶質シリコン膜上の一部又は全面に、ニッケルなどの非晶質シリコンの結晶化を促進させる元素を含む層を形成した後、ガラス基板１０１の歪点より１００℃以上低い温度（例えば５５０℃）で、所定の時間（例えば４時間）加熱することによって、非晶質シリコン膜を結晶化する方法である。他の結晶化方法は、非晶質シリコン膜の全面に、断面が線状、楕円状又は矩形状になるように光学系を通して加工したレーザーを照射することによって、非晶質シリコン膜を結晶化する方法である。これらの２つの方法を組み合わせることもできる。レーザーを照射するかわりに、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）により非晶質シリコン膜を結晶化してもよい。プラスチック基板を用いる場合は、レーザー照射又はＲＴＡによる方法で非晶質シリコン膜を結晶化する。

上記結晶化方法に用いることができるレーザーとして、連続発振型のレーザー又はパルス発振型のレーザーを用いることができる。具体的には、Ａｒイオンレーザー、Ｋｒイオンレーザー、エキシマレーザー、銅蒸気レーザー、金蒸気レーザーのような気体レーザー、単結晶のＹＡＧ、ＹＶＯ_４、Ｍｇ_２ＳｉＯ_４、ＹＡｌＯ_３又はＧｄＶＯ_４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種又は複数種添加されているものを媒質とするレーザー、多結晶のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３又はＧｄＶＯ_４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種又は複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザーのような固体レーザーのうち、１種又は複数種から発振されるものを用いることができる。このようなレーザーの基本波、及びこれらの基本波の第２高調波、第３高調波又は第４高調波のレーザーを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザーの第２高調波（波長５３２ｎｍ）又は第３高調波（波長３５５ｎｍ）を用いることができ、このレーザーは連続発振、パルス発振いずれも可能である。連続発振の場合は、レーザーのパワー密度を０．０１〜１００ＭＷ／ｃｍ^２、好ましくは０．１〜１０ＭＷ／ｃｍ^２が必要で、走査速度を１０〜２０００ｃｍ／ｓｅｃとして非晶質シリコン膜に照射する。

単結晶のＹＡＧ、ＹＶＯ_４、Ｍｇ_２ＳｉＯ_４、ＹＡｌＯ_３又はＧｄＶＯ_４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種又は複数種添加されているものを媒質とするレーザー、多結晶のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３又はＧｄＶＯ_４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種又は複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、Ｔｉ：サファイアレーザーは、連続発振、パルス発振いずれも可能であり、１０ＭＨｚ以上の発振周波数でパルス発振させることが可能である。１０ＭＨｚ以上の発振周波数でレーザーを発振させると、非晶質シリコン膜にあるパルスが照射され溶融した後固化するまでの間に、次のパルスが照射される。したがって、発振周波数が１０ＭＨｚよりもずっと低いパルス発振型のレーザーを用いる場合とは異なり、レーザーの走査方向に向かって連続的に成長した結晶粒を得ることができる。

非晶質シリコン膜が水素を含んでいる場合は、レーザー照射による結晶化の前に、当該非晶質シリコン膜から水素を放出させるため、加熱処理をおこなうことが望ましい。結晶化の後、得られた多結晶シリコン膜の全面に、チャネルドープを目的として、ボロンなどの一導電型を付与する不純物をドーピングしてもよい。また、結晶化の後、多結晶シリコン膜の厚さは、当初の非晶質シリコン膜の厚さよりわずかに薄くなる傾向がある。

図１（Ｂ）に示すように、半導体膜１０３上に、当該半導体膜の酸化を防止する膜１０４を所定のパターンに形成する。本実施の形態では、半導体膜１０３の全面にスパッタ法などによってタングステン膜を形成し、その後フォトリソグラフィ法によって所定のパターンに形成する。タングステン膜は、後にラジカル酸化をおこなう際、処理条件を選択することによって、その表面に酸化膜が形成されないという特徴がある。酸化を防止する膜１０４としては、半導体膜１０３のラジカル酸化を防ぐことができるものであれば、タングステン以外の他の材料からなる膜でもよい。また、液滴吐出法（インクジェット法）、スクリーン印刷法などにより、酸化を防止する膜１０４の所定のパターンを直接形成してもよい。酸化を防止する膜１０４の厚さを半導体膜１０３の厚さと同じ又はそれより厚くすることによって、半導体膜１０３のラジカル酸化を確実に防止できる。

ラジカル酸化でなくラジカル窒化をおこなう場合は、酸化を防止する膜１０４のかわりに、半導体膜１０３のラジカル窒化を防ぐことができる膜を形成しなければならない。同様に、ラジカル酸化とラジカル窒化の両方をおこなう場合は、半導体膜１０３のラジカル酸化及びラジカル窒化を防ぐことができる膜を形成しなければならない。

半導体膜１０３に対し、図２（Ａ）及び図２（Ｂ）に示す高密度プラズマ処理装置を用いてラジカル酸化をおこなう。図２（Ａ）及び図２（Ｂ）に示す高密度プラズマ処理装置は、一例であって、図示される構造に限定されない。

図２（Ａ）に示す高密度プラズマ処理装置は、マルチチャンバー構造であり、少なくとも第１のプラズマ処理室２０１、第２のプラズマ処理室２０２、ロードロック室２０３、及び共通室２０４を備えている。第１のプラズマ処理室２０１はラジカル酸化をおこなうためのチャンバーで、第２のプラズマ処理室２０２はラジカル窒化をおこなうためのチャンバーである。図２（Ａ）に示す各チャンバーは、それぞれ真空排気されるようになっており、ラジカル酸化及びラジカル窒化を、被処理基板２００を大気にさらすことなく連続的におこなうことができる。本実施の形態では、下地膜１０２と半導体膜１０３と所定のパターンに形成された酸化を防止する膜１０４が形成されたガラス基板１０１が、被処理基板２００に該当する。

高密度プラズマ処理装置は、図２（Ａ）に示す以外に、ＣＶＤ用のチャンバー、スパッタ用のチャンバー、ドライエッチング用のチャンバー、イオンドーピング用のチャンバー、熱処理用のチャンバーなど、ラジカル酸化及びラジカル窒化以外の処理をおこなうことができるチャンバーをさらに備えるのが望ましい。そのことによって、従来より少ない数の装置で薄膜トランジスタを作製することが可能になり、製造効率が向上し、製造コストを下げることができる。

共通室２０４にはロボットアーム２０５が設置されている。ロードロック室２０３には、被処理基板２００が複数収納されるカセット２０６が設置されている。カセット２０６に収納された被処理基板２００を、共通室２０４を経由して、ロボットアーム２０５によって第１のプラズマ処理室２０１又は第２のプラズマ処理室２０２に搬送することができる。また、ロボットアーム２０５により、第１のプラズマ処理室２０１から共通室２０４を経由して第２のプラズマ処理室２０２に被処理基板２００を搬送し、逆に第２のプラズマ処理室２０２から共通室２０４を経由して第１のプラズマ処理室２０１に被処理基板２００を搬送することもできる。

図２（Ｂ）は、第１のプラズマ処理室２０１及び第２のプラズマ処理室２０２に共通する構成を示す。プラズマ処理室には所定の圧力まで減圧可能な真空ポンプ（図示せず）が接続され、排気口２１０から排気されるようになっている。また、プラズマ処理室には基板保持台２１１が設けられ、ラジカル酸化又はラジカル窒化がおこなわれる被処理基板２００は基板保持台２１１上に保持される。この基板保持台２１１は被処理基板２００を加熱できるようにヒーターを備えている。

酸素、窒素、水素、希ガス、アンモニアなどの気体は、矢印２１２で示すようにガス導入口からプラズマ処理室内に導入される。プラズマを励起させるためのマイクロ波２１３は、アンテナ２１４上に設けられた導波管２１５を介して導入される。アンテナ２１４は、プラズマを励起させるための電界を発生させる部分、スロット、遅波板から構成される。スロットの形状は、細長い穴が複数形成された板状、例えば円板状である。

プラズマは、誘電体板２１６直下の斜線で示す領域２１７で生成し、多数の穴が開けられたシャワープレート２１８を介して被処理基板２００上に供給される。シャワープレート２１８を設けず、生成したプラズマが被処理基板２００上に供給されるようにしてもよい。被処理基板２００は、プラズマが生成する領域２１７と離間して配置される。このプラズマ処理室内で得られるプラズマは、電子温度が１．５ｅＶ以下で電子密度が１×１０^１１ｃｍ^−３以上、すなわち低電子温度及び高電子密度が実現され、プラズマ電位は０Ｖ以上５Ｖ以下である。これらのプラズマパラメータは、例えばダブルプローブ法などのプローブ計測法を用いて測定できる。

ところで、高電子密度のプラズマを生成できる装置として、電子サイクロトロン共鳴（ＥＣＲ）プラズマＣＶＤ装置が、従来より知られている。このＥＣＲプラズマＣＶＤ装置は、磁場を発生させるための磁石をプラズマ処理室の周囲に設ける必要がある。一方、本実施の形態において使用する高密度プラズマ処理装置は、プラズマを生成する際に磁場を利用しないため、磁石を設ける必要がない。

本実施の形態では、第１のプラズマ処理室２０１にアルゴン、水素及び酸素を所定の流量比、例えばＡｒ／Ｈ_２／Ｏ_２＝５００ｓｃｃｍ：１０ｓｃｃｍ：５ｓｃｃｍに調整して導入し、周波数が２．４５ＧＨｚのマイクロ波を用いてプラズマを生成させる。アルゴンのかわりに、他の希ガスを導入してもよい。第１のプラズマ処理室２０１内の圧力は、５Ｐａ以上５００Ｐａ以下の範囲において最適な値、例えば１３３．３３Ｐａに設定される。下地膜１０２と半導体膜１０３と所定のパターンに形成された酸化を防止する膜１０４とが形成されたガラス基板１０１を第１のプラズマ処理室２０１の基板保持台２１１上に設置し、ガラス基板１０１の温度を４００℃に保持する。耐熱性のプラスチック基板を用いる場合は、当該基板のガラス転移点以下の温度、ただし２００℃以上に保持する。そして、半導体膜１０３における、所定のパターンに形成された酸化を防止する膜１０４に覆われていない領域に対し、ラジカル酸化をおこなう。

酸化を防止する膜１０４がタングステン膜である場合、アルゴン、水素及び酸素のうち、水素と酸素の流量比Ｈ_２／Ｏ_２を２以上にすると、タングステン膜は酸化されないが、半導体膜１０３は酸化されるという特徴がある。その理由は、タングステン膜と酸素ラジカルとの反応により酸化タングステンがいったん形成されるが、その酸化タングステンは水素ラジカルと反応してタングステンに還元されるためと推定される。この推定によれば、大気にさらされることによってタングステン膜の表面に形成された自然酸化膜さえも、水素ラジカルによって除去される。ただし、水素と酸素の流量比Ｈ_２／Ｏ_２を２よりも大きくするほど、半導体膜１０３の酸化が抑制されるため、水素と酸素の流量比Ｈ_２／Ｏ_２は４以下とすることが望ましい。このように、酸化を防止する膜１０４としてタングステン膜を用いると、半導体膜１０３のみを選択的にラジカル酸化することができる。

上述のラジカル酸化によって、図１（Ｃ）に示すように、隣り合う素子間を分離する絶縁膜として酸化膜１０５が形成される。ラジカル窒化をおこなう場合は、酸化膜１０５のかわりに窒化膜が形成される。素子間を完全に分離するためには、所定のパターンに形成された酸化を防止する膜１０４に覆われていない領域の半導体膜１０３が完全にラジカル酸化されることが望ましいが、隣り合う素子間が電気的に絶縁されていれば、当該領域の半導体膜１０３の表面から裏面（下地膜１０２に接する面）まで完全に酸化されなくてもよい。例えば、半導体膜１０３が後に形成される高濃度不純物領域とは逆の導電型を示す場合が該当する。半導体膜１０３の厚さが１０ｎｍ以下である場合、ラジカル酸化によって、その半導体膜１０３は表面から裏面まで容易に酸化される。しかし、半導体膜の厚さが２０ｎｍを超える場合、ラジカル酸化によって、その半導体膜１０３の表面から裏面まで完全に酸化させることは困難である。

半導体膜１０３上でのプラズマの電子温度が１．５ｅＶ以下で電子密度が１×１０^１１ｃｍ^−３以上であり、さらに半導体膜１０３と図２（Ｂ）に示すプラズマが生成する領域２１７とは離間しているため、ラジカル酸化により得られる酸化膜１０５に対するプラズマ損傷は抑制される。プラズマを発生させるために２．４５ＧＨｚのマイクロ波を用いることで、１３．５６ＭＨｚの周波数を用いる場合よりも、低電子温度及び高電子密度を容易に実現できる。低電子温度及び高電子密度が得られるならば、２．４５ＧＨｚのマイクロ波に限定されない。

その後、図１（Ｄ）に示すように、所定のパターンに形成された酸化を防止する膜１０４を除去する。本実施の形態では、酸化を防止する膜１０４としてタングステン膜を使用しているため、アンモニア過水によるウエットエッチングにより除去する。タングステン膜を除去する際、酸化膜１０５が除去されないことを条件として、上記以外のエッチャントを用いてもよく、ウエットエッチングに限らずドライエッチングをおこなってもよい。酸化を防止する膜１０４としてラジカル酸化により表面に酸化膜が形成されないタングステン膜を用いることによって、酸化膜１０５を除去せず酸化を防止する膜１０４のみを除去することが容易になる。

次に、酸化を防止する膜１０４が除去された領域上に、ゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６は、ＣＶＤ法などにより、酸化珪素膜、窒化珪素膜又はＳｉＯ_ｘＮ_ｙ膜（ｘ，ｙ＞０）を成膜することによって形成される。図１（Ｅ）に示すように、ゲート絶縁膜１０６は、酸化を防止する膜１０４が除去された領域、即ち半導体膜１０３において酸化膜１０５が形成されていない領域のみならず、酸化膜１０５上に形成されてもよい。半導体膜１０３をラジカル酸化することにより、ゲート絶縁膜１０６を形成してもよい。ラジカル酸化の後、酸化膜１０５の下部に半導体膜１０３が残存している場合、半導体膜１０３をラジカル酸化する際、酸化膜１０５中を酸素ラジカルが拡散することによって、酸化膜１０５と半導体膜１０３との界面において酸化を進行させることができる。ラジカル酸化にかえて、ラジカル窒化によってゲート絶縁膜１０６を形成してもよい。

ゲート絶縁膜１０６をＣＶＤ法などにより形成する前に、半導体膜１０３に対しフッ酸洗浄を行っても、従来形成されていたひさし形状が形成されることはない。半導体膜１０３は島状パターンに形成されていないためであり、酸化膜１０５が存在しているためである。また、フッ酸洗浄をおこなう時間をコントロールすることで、酸化を防止する膜１０４が除去された半導体膜１０３の厚さよりもわずかに厚い酸化膜１０５を、半導体膜１０３と同じレベルに平坦化することができる。

ところで、ＣＶＤ法又はスパッタ法により形成された膜には、ゴミが付着していることがある。このゴミの形状は様々考えられるが、ＣＶＤ法又はスパッタ法により形成された絶縁膜５００の表面に無機物でなる粒状のゴミ５０１が付着している状態を図５（Ａ）に示す。ゴミ５０１が付着した絶縁膜５００に対し、図２（Ａ）及び図２（Ｂ）に示す高密度プラズマ処理装置を用いてラジカル酸化又はラジカル窒化をおこなった場合について検討する。なお、上述のゴミのことをパーティクルともいい、ＣＶＤ法、スパッタ法により形成される膜は、パーティクルができるだけ少ないことが要求される。

ラジカル酸化又はラジカル窒化によって、図５（Ｂ）に示すように、ゴミ５０１の表面部分５０２が酸化又は窒化されることによって、ゴミ５０１の体積は増加する。また、絶縁膜５００が酸化珪素膜からなる場合、ラジカル窒化によって絶縁膜５００は、ゴミ５０１が存在しない領域のみならずゴミ５０１の下部にも回り込むように窒化される。

このとき、ゴミ５０１は、ブラシ洗浄、メガソニック洗浄など簡単な洗浄法により、絶縁膜５００の表面から容易に除去される状態になる。このように、プラズマ処理によって、例えナノレベルのゴミであってもそのゴミが除去されやすくなる。本実施の形態のみならず、他の実施の形態においても、ゴミ（パーティクル）が付着している膜（ゲート絶縁膜に限定されない）にプラズマ処理をおこなう場合に、同様のことがいえる。

以上の説明は、ゴミ（パーティクル）が無機物でなる場合についてであるが、有機物でなる場合はラジカル酸化によってアッシングされ、別途洗浄をおこなわなくてもそのゴミ（パーティクル）は除去される。

次に、ゲート絶縁膜１０６上にゲート電極１０７を形成する。ゲート電極１０７は、単層又は２層以上の積層構造とすることができ、テーパー形状に形成されてもよい。それから、ゲート電極１０７をマスクとして、半導体膜１０３にリンなどのＮ型を付与する不純物をドーピングする。

そして、ゲート電極１０７の側面に、絶縁物からなるサイドウォール１０８を、必要に応じて形成する。サイドウォール１０８は、ゲート絶縁膜１０６及びゲート電極１０７を覆って絶縁膜を形成し、その絶縁膜を異方性エッチングして形成される。その異方性エッチングの際ゲート絶縁膜１０６もエッチングされる場合、ゲート絶縁膜１０６は、図１（Ｆ）に示すように、少なくともゲート電極１０７及びサイドウォール１０８の下部に残存していればよい。

ゲート電極１０７とサイドウォール１０８をマスクとして、半導体膜１０３にリンなどのＮ型を付与する不純物を先のドーピングよりも高いドーズ量でドーピングして高濃度不純物領域１０９、即ちソース領域及びドレイン領域を酸化膜１０５（隣り合う素子間を分離する絶縁膜）に隣接して形成する。サイドウォール１０８の下部は、高濃度不純物領域１０９に隣接する低濃度不純物領域１１０（ＬＤＤ領域ともいう）となる。また、一対の低濃度不純物領域１１０に挟まれた領域は、チャネル形成領域である。それから、ドーピングした不純物の活性化をおこなう。また、低濃度不純物領域１１０および高濃度不純物領域１０９を形成する際、Ｎ型を付与する不純物にかえて、ボロンなどのＰ型を付与する不純物をドーピングしてもよい。

その後、ゲート電極１０７などを覆って保護膜１１１を形成し、さらに保護膜１１１上に層間絶縁膜１１２を、ＣＶＤ法などにより形成する。保護膜１１１及び層間絶縁膜１１２をそれぞれ、第１の層間絶縁膜及び第２の層間絶縁膜と表現してもよい。そして、高濃度不純物領域１０９の一部を露呈するコンタクトホールを、保護膜１１１及び層間絶縁膜１１２をドライエッチングすることによって形成し、このコンタクトホールを介して配線１１３と高濃度不純物領域１０９とが電気的に接続するように形成する。

配線１１３は、２層以上からなる積層構造とすることができる。例えば、第１のチタン膜、アルミニウム膜、第２のチタン膜の３層を、スパッタ法などにより連続成膜して形成する。さらに、第１のチタン膜に対しラジカル窒化をおこない、第１のチタン膜の表面に窒化チタン層を形成してもよい。第１のチタン膜の形成、プラズマ窒化、アルミニウム膜の形成、及び第２のチタン膜の形成を、大気にさらすことなく連続的におこなうのが好ましい。第１及び第２のチタン膜のかわりに、アルミニウムよりも高融点であるクロム、モリブデン、タングステンのような金属を主成分とする膜を、アルミニウム膜を挟むように形成してもよい。

作製される薄膜トランジスタは、図１（Ｆ）に示す構造に限定されない。例えば、サイドウォール１０８を設けなくてもよく、低濃度不純物領域１１０をゲート電極１０７とオーバーラップして形成してもよい。Ｐチャネル型の薄膜トランジスタを作製する場合は、低濃度不純物領域１１０を形成しなくてもよい。サイドウォール１０８を設けない場合、ゲート絶縁膜１０６は、酸化膜１０５上及び高濃度不純物領域１０９上にも存在する。

本実施の形態にしたがって薄膜トランジスタを作製することによって、ガラス基板又はプラスチック基板に影響のない温度で、素子分離をおこなうことができる。当該素子分離によって、従来のＬＯＣＯＳ法による場合と同等又はそれ以上に素子の微細化が可能になる。ひさし形状が形成されないので、リーク電流が小さくなる。

（実施の形態２）
本実施の形態でも、図２（Ａ）及び図２（Ｂ）に示すような高密度プラズマ処理装置を用い、半導体膜に対しプラズマ処理によって、素子分離をおこなう。実施の形態１と異なる点は、半導体膜の酸化を防止する膜を除去することなく、ゲート電極として使用する点である。

ガラス基板３０１上に下地膜３０２を形成し、その上に半導体膜３０３を形成する過程は、実施の形態１と同様である（図３（Ａ）参照）。また、本実施の形態においても、ガラス基板にかえて耐熱性のプラスチック基板を用いることができる。２００℃以上のプラズマ処理時の温度に耐えられるなら、他の基板を用いてもよい。

半導体膜３０３に対し、実施の形態１に示した、ラジカル酸化又はラジカル窒化をおこなってゲート絶縁膜３０４を形成する。その際、半導体膜３０３が完全に酸化又は窒化されないように、即ち半導体膜３０３が所定の厚さ（例えば１０ｎｍ以上２０ｎｍ以下）残存するようにする。ＣＶＤ法又はスパッタ法により、半導体膜３０３上にゲート絶縁膜３０４を形成してもよい。引き続き、ゲート絶縁膜３０４上に、半導体膜３０３の酸化を防止する膜３０５を形成する。酸化を防止する膜３０５としては、実施の形態１と同様にスパッタ法などによってタングステン膜を形成する。後にラジカル窒化をおこなう場合は、酸化を防止する膜３０５のかわりに、窒化を防止する膜を形成すればよい。タングステン膜以外に、半導体膜３０３のラジカル酸化又はラジカル窒化を防ぐことができ、且つゲート電極として使用できる材料からなる膜、例えばチタン膜などの他の金属膜を形成してもよい。

その後、フォトリソグラフィ法によって、ゲート絶縁膜３０４及び酸化を防止する膜３０５を所定のパターンに形成する。液滴吐出法（インクジェット法）又はスクリーン印刷法によって、酸化を防止する膜３０５を所定のパターンに形成してもよい。さらに、酸化を防止する膜３０５のパターンをマスクにして、ゲート絶縁膜３０４をウエットエッチング又はドライエッチングによってエッチングする。こうして、半導体膜３０３の素子分離がおこなわれる領域の表面が露出される（図３（Ｂ）参照）。

それから、実施の形態１に示す方法により、半導体膜３０３に対してラジカル酸化をおこない、図３（Ｃ）に示す、隣り合う素子間を分離する絶縁膜として酸化膜３０６が形成される。ラジカル窒化をおこなった場合は、酸化膜のかわりに窒化膜が形成される。酸化を防止する膜３０５に覆われていない領域の半導体膜３０３において、表面から裏面まで完全に酸化されるようにラジカル酸化をおこなうことが望ましい。しかし、隣り合う素子間が電気的に絶縁されるなら、半導体膜３０３の裏面側、即ち下地膜３０２と接する側に酸化膜３０６が形成されない領域が残存してもよい。

次に、図３（Ｄ）に示すように、酸化を防止する膜３０５から、ゲート電極３０７のパターンを形成する。その際、フォトリソグラフィ法によればよい。ゲート電極３０７はテーパー形状に形成されてもよい。

その後、実施の形態１と同様の工程をおこなうことによって、図１（Ｆ）に示すような薄膜トランジスタを作製することができる。

本実施の形態では、酸化を防止する膜３０５をゲート電極の形成に利用する点で、実施の形態１と異なる。したがって、本実施の形態では、実施の形態１において奏する効果に加えて、実施の形態１でおこなわれる半導体膜の酸化を防止する膜を除去する工程が不要になるため、薄膜トランジスタを作製する工程を簡略化できる。さらに、酸化を防止する膜３０５は、後に除去することなくゲート電極の形成に利用されるため、ラジカル酸化によって表面が酸化される導電性材料を用いて形成してもよい。

（実施の形態３）
本実施の形態でも、図２（Ａ）及び図２（Ｂ）に示すような高密度プラズマ処理装置を用い、半導体膜に対するプラズマ処理によって、素子分離をおこなう。実施の形態１と異なる点は、半導体膜の酸化を防止する膜を絶縁膜を用いて形成し、この絶縁膜を除去することなく、ゲート絶縁膜として利用する点である。

ガラス基板４０１上に下地膜４０２を形成し、その上に半導体膜４０３を形成する過程は、実施の形態１と同様である（図４（Ａ）参照）。また、本実施の形態においても、ガラス基板にかえて耐熱性のプラスチック基板を用いることができる。２００℃以上のプラズマ処理時の温度に耐えられるなら、他の基板を用いてもよい。

半導体膜４０３上に、当該半導体膜の酸化を防止する膜４０４を形成する（図４（Ｂ）参照）。本実施の形態では、半導体膜４０３の全面にＣＶＤ法などによって酸化珪素膜、窒化珪素膜又はＳｉＯ_ｘＮ_ｙ膜（ｘ，ｙ＞０）を形成し、その後フォトリソグラフィ法によって所定のパターンに形成する。酸化を防止する膜４０４としては、半導体膜４０３のラジカル酸化を防ぐことができ、且つゲート絶縁膜として使用できるなら、上記以外の絶縁材料からなる膜でもよい。酸化を防止する膜４０４の厚さを半導体膜４０３の厚さと同じ又はそれより厚くすることによって、半導体膜４０３のラジカル酸化を確実に防止できる。

ラジカル酸化でなくラジカル窒化をおこなう場合は、酸化を防止する膜４０４のかわりに、窒化を防止する膜を形成しなければならない。同様に、ラジカル酸化とラジカル窒化の両方をおこなう場合は、酸化及び窒化を防止する膜を形成しなければならない。

次に、実施の形態１と同様に、ラジカル酸化をおこなうことによって、図４（Ｃ）に示す酸化膜４０５を形成する。ラジカル窒化をおこなう場合は、酸化膜４０５のかわりに窒化膜が形成される。

その後、実施の形態１とは異なり、酸化を防止する膜４０４を除去することなく、その上にゲート電極４０６を形成する。本実施の形態では、酸化を防止する膜４０４をゲート絶縁膜と兼用する。後は、実施の形態１と同様の工程をおこなうことによって、図１（Ｆ）に示すような薄膜トランジスタを作製することができる。

本実施の形態では、酸化を防止する膜４０４をゲート絶縁膜として利用する点で、実施の形態１と異なる。したがって、本実施の形態では、実施の形態１において奏する効果に加えて、実施の形態１でおこなわれる半導体膜の酸化を防止する膜を除去する工程と、ゲート絶縁膜を形成する工程が不要になるため、薄膜トランジスタを作製する工程を簡略化できる。

（実施の形態４）
本実施の形態では、図２（Ａ）及び図２（Ｂ）に示すような高密度プラズマ処理装置を用い、半導体膜に対するプラズマ処理によって、素子分離をおこない、逆スタガ型の薄膜トランジスタを作製する。

図６（Ａ）に示すように、ガラス基板６０１上にゲート電極６０２、ゲート絶縁膜６０３及び半導体膜６０４を形成する。他の実施の形態と同様、ガラス基板にかえて、耐熱性のプラスチック基板を用いることができる。２００℃以上のプラズマ処理時の温度に耐えられるなら、他の基板を用いてもよい。

ゲート電極６０２、ゲート絶縁膜６０３及び半導体膜６０４は、実施の形態１に示した方法により形成する。ゲート電極６０２は、テーパー形状に形成するとよい。

半導体膜６０４上に、当該半導体膜の酸化を防止する膜６０５を、実施の形態１に示した方法により所定のパターンに形成する（図６（Ｂ）参照）。酸化を防止する膜６０５としては、実施の形態１に示したタングステン膜を用いればよいが、半導体膜６０４のラジカル酸化を防ぐことができるものであれば、タングステン以外の材料からなる膜を用いてもよい。ラジカル酸化でなくラジカル窒化をおこなう場合は、半導体膜６０４の窒化を防止する膜を、酸化を防止する膜６０５にかえて形成する。

次に、半導体膜６０４に対し、実施の形態１に示した方法によりラジカル酸化をおこなう。図６（Ｃ）に示すように、酸化を防止する膜６０５に覆われていない領域の半導体膜６０４に、絶縁膜として酸化膜６０６が形成され、隣り合う素子間が分離される。実施の形態１で説明したように、半導体膜６０４の表面から裏面（ゲート絶縁膜６０３に接する面）まで完全にラジカル酸化されなくてもよい場合がある。ラジカル酸化にかえてラジカル窒化をおこなう場合は、酸化膜６０６のかわりに窒化膜が形成される。

図６（Ｄ）に示すように、酸化を防止する膜６０５を、実施の形態１に示した方法により除去する。その後、半導体膜６０４に対しフッ酸洗浄を行っても、従来形成されていたひさし形状が形成されることはない。半導体膜６０４は島状パターンに形成されていないためであり、酸化膜６０６が存在しているためである。また、フッ酸洗浄をおこなう時間をコントロールすることで、酸化を防止する膜６０５が除去された半導体膜６０４の厚さよりもわずかに厚い酸化膜６０６を、半導体膜６０４と同じレベルに平坦化することができる。

半導体膜６０４上に、ゲート電極６０２を覆うように、窒化珪素などの絶縁材料からなる保護膜６０７を所定のパターンに形成する（図６（Ｅ））。この保護膜６０７に覆われた領域には、リンなどのＮ型を付与する不純物又はボロンなどのＰ型を付与する不純物がドーピングされない。なお、酸化を防止する膜６０５として窒化珪素膜などの絶縁膜を形成した場合、前述のように酸化を防止する膜６０５を除去することなく、保護膜６０７を形成するために利用することができる。この場合、逆スタガ型の薄膜トランジスタを作製する工程を簡略化できる。

それから、保護膜６０７をマスクとして、半導体膜６０４にリンなどのＮ型を付与する不純物をドーピングし、不純物領域６０８、即ちソース領域及びドレイン領域を酸化膜６０６（隣り合う素子間を分離する絶縁膜）に隣接して形成する。Ｎ型を付与する不純物にかえて、ボロンなどのＰ型を付与する不純物をドーピングしてもよい。実施の形態１と同様、不純物領域６０８に隣接して低濃度不純物領域（ＬＤＤ領域）を設けてもよい。

その後、配線６０９を不純物領域６０８と電気的に接続するように形成する。その際、実施の形態１に示す配線１１３と同様の構造に形成することができる。この配線６０９は、酸化膜６０６上に延在していてもよい。

作製される逆スタガ型薄膜トランジスタは、図６（Ｅ）に示す構造に限定されない。例えば、実施の形態１と同様、不純物領域６０８に隣接して低濃度不純物領域（ＬＤＤ領域）を設けてもよい。

本実施の形態にしたがって逆スタガ型薄膜トランジスタを作製することによって、実施の形態１と同様の効果を奏する。即ち、ガラス基板又はプラスチック基板に影響のない温度で、素子分離をおこなうことができる。当該素子分離によって、従来のＬＯＣＯＳ法による場合と同等又はそれ以上に素子の微細化が可能になる。ひさし形状が形成されないので、リーク電流が小さくなる。

（実施の形態５）
本実施の形態では、単結晶シリコンウエハを用いる。使用する単結晶シリコンウエハは、直径１００ｍｍ〜３００ｍｍのものであるが、研削及び研磨をおこなうことで、その厚さを１μｍ以上２０μｍ以下、好ましくは５μｍ以下まで薄くしたものである。単結晶シリコンウエハをこのような厚さに薄くすると、可撓性及び透光性を示すようになる点で、従来の例えば厚さ０．７ｍｍの単結晶シリコンウエハと大きく異なる。また、本実施の形態では、（１００）面のみならず、（１１０）面、（１１１）面などの（１００）面以外の単結晶シリコンウエハを用いることができる。

支持体上に単結晶シリコンウエハを固定し、厚さが３０μｍ〜５０μｍになるまでその単結晶シリコンウエハの表面を研削する。さらに、２０μｍ以下、例えば５μｍの厚さになるまで、研削された単結晶シリコンウエハの表面を研磨する。この研磨工程では、先の研削工程に使用した砥粒（研磨材）よりも粒径の小さい砥粒を用い、研削された単結晶シリコンウエハの表面を平坦に、且つその厚さを均一に仕上げる。薄く仕上げられた単結晶シリコンウエハは、単結晶シリコン膜と表現することができ、その表面に目視で判別できるような深い傷、及びその端部に欠けが生じていないものとする。

その後、単結晶シリコンウエハ（単結晶シリコン膜）を、ガラス基板、耐熱性のプラスチック基板などの平坦な表面を有する基板に貼り付け、上記支持体を分離する。上記支持体をそのまま基板として使用できるなら、単結晶シリコンウエハ（単結晶シリコン膜）を基板に貼り付け、その支持体を分離する工程が不要になる。

その後、実施の形態１、２又は３にしたがって、薄膜トランジスタを作製することができる。

本実施の形態では、半導体膜として、単結晶シリコンウエハから研削及び研磨によって形成された単結晶シリコン膜を用いる点で、他の実施の形態と異なる。したがって、本実施の形態では、実施の形態１において奏する効果に加えて、単結晶シリコンウエハに作製される電界効果型トランジスタと同等の高い電界効果移動度を示す薄膜トランジスタが得られる。また、半導体膜として２０μｍ以下の厚さに薄くした単結晶シリコンウエハを用いるので、ラジカル酸化又はラジカル窒化によって、隣り合う素子間を分離する絶縁膜を容易に形成することができる。

本明細書に開示する発明によって作製された半導体素子（薄膜トランジスタ）を用いた表示装置として、液晶表示装置とエレクトロルミネッセンス表示装置の例を示す。以下、エレクトロルミネッセンス表示装置のことを、ＥＬ表示装置と称する。

図７は液晶表示装置の断面の一例を示す。第１の基板７０１と第２の基板７０２との間に液晶層７０４を有し、これらの基板同士はシール材７００により接着されている。第１の基板７０１には少なくとも画素部７０３が形成され、第２の基板には少なくとも着色層７０５が、印刷法などにより形成されている。着色層７０５は、カラー表示を行う際に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が、各画素に対応して設けられている。第１の基板７０１及び第２の基板７０２の外側には、それぞれ偏光板７０６、７０７が設けられている。また、偏光板７０７の表面には、保護膜７１６が形成されており、外部からの衝撃を緩和している。

画素部７０３には各画素に対応して薄膜トランジスタが形成され、本明細書に開示する発明による薄膜トランジスタを適用することができる。そうすることによって、各画素の薄膜トランジスタはリーク電流が小さいため、表示画像の欠陥を低減することができる。

第１の基板７０１に設けられた接続端子７０８には、ＦＰＣ７０９を介して配線基板７１０が接続されている。ＦＰＣ７０９又は接続配線には駆動回路７１１（ＩＣチップなど）が設けられ、配線基板７１０には、コントロール回路や電源回路などの外部回路７１２が設けられている。

冷陰極管７１３、反射板７１４及び光学フィルム７１５はバックライトユニットであり、これらが光源となる。第１の基板７０１、第２の基板７０２、上記光源、配線基板７１０、及びＦＰＣ７０９は、ベゼル７１７で保持及び保護されている。

図８（Ａ）、図８（Ｂ）及び図８（Ｃ）は、液晶表示装置、ＥＬ表示装置などの表示装置を上面からみた概略図である。

図８（Ａ）において、基板８００上に、複数の画素８０２がマトリクス状に配列した画素部８０１、走査線側入力端子８０３、信号線側入力端子８０４が形成されている。画素８０２は、走査線側入力端子８０３から延在する走査線と、信号線側入力端子８０４から延在する信号線とが交差することで、マトリクス状に配列している。複数の画素８０２それぞれは、薄膜トランジスタと画素電極を備えている。図８（Ａ）は、走査線及び信号線へ入力する信号を、走査線側入力端子８０３及び信号線側入力端子８０４を介して基板外部に接続される駆動回路により制御する例であるが、基板上に駆動回路を形成するＣＯＧ方式でもよい。

図８（Ｂ）は、画素部８１１及び走査線駆動回路８１２が基板８１０上に形成された例である。８１４は、図８（Ａ）と同様の信号線側入力端子である。また図８（Ｃ）は、画素部８２１、走査線駆動回路８２２及び信号線駆動回路８２４が基板８２０上に形成された例である。

図８（Ｂ）に示す走査線駆動回路８１２、図８（Ｃ）に示す走査線駆動回路８２２及び信号線駆動回路８２４は、薄膜トランジスタを用いて形成され、画素部に設けられる薄膜トランジスタと同時に形成することができる。ただし、走査線駆動回路及び信号線駆動回路は高速動作が求められるため、これらに使用する薄膜トランジスタには、非晶質半導体膜でなく、結晶性半導体膜をチャネル形成領域に用いた薄膜トランジスタを採用するのが望ましい。

本明細書に開示する発明によって作製された薄膜トランジスタを、図８（Ａ）、図８（Ｂ）及び図８（Ｃ）に示す画素部のみならず、図８（Ｂ）に示す走査線駆動回路８１２、図８（Ｃ）に示す走査線駆動回路８２２及び信号線駆動回路８２４にも採用することによって、これらの駆動回路が基板８１０又は基板８２０上に占有する面積を小さくすることができる。

図９は、ＥＬ表示装置の断面の一例を示す。このＥＬ表示装置は、端子部９００、駆動回路部９０１及び画素部９０２を有し、駆動回路部９０１はＰチャネル型薄膜トランジスタ９１０及びＮチャネル型薄膜トランジスタ９１１を有し、画素部９０２はスイッチング用薄膜トランジスタ９１２及び駆動用薄膜トランジスタ９１３を有する。駆動回路部９０１及び画素部９０２は、いずれも同一基板上に形成されている。駆動回路部９０１及び画素部９０２それぞれの、隣り合う薄膜トランジスタ間を素子分離するため、ラジカル酸化によって酸化膜９１５が形成されている。酸化膜９１５のかわりに、ラジカル窒化によって窒化膜が形成されてもよい。

図９では、スイッチング用薄膜トランジスタ９１２及び駆動用薄膜トランジスタ９１３として、いわゆるマルチゲート構造を記載したが、駆動回路部９０１と同じシングルゲート構造でもよい。スイッチング用薄膜トランジスタ９１２は例えばＮチャネル型薄膜トランジスタ、駆動用薄膜トランジスタ９１３は例えばＰチャネル型薄膜トランジスタとすることができる。スイッチング用薄膜トランジスタ９１２のゲート電極は走査線に電気的に接続され、層間絶縁膜に設けられたコンタクトホールを介してスイッチング用薄膜トランジスタ９１２のソース領域又はドレイン領域と接続された配線は信号線に電気的に接続されている。

層間絶縁膜に設けられたコンタクトホールを介して駆動用薄膜トランジスタ９１３のソース領域又はドレイン領域と接続された配線は、陽極と陰極とそれらの間に発光層とが積層された発光素子９１４に電気的に接続されている。図９は、層間絶縁膜上に配線が設けられ、その上にさらに層間絶縁膜が設けられ、その上に発光素子９１４が形成された構成を示しているが、必ずしもこの構成に限定されない。層間絶縁膜を発光素子９１４の陰極と陽極の一方又は両方に、ＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）膜のような、スパッタ法、液滴吐出法（インクジェット法）、スクリーン印刷法などによって形成される透明導電膜を用いることができる。透明導電膜を構成する材料は、ＩＴＯに限らず、透光性を有し且つ導電性を有する他の材料でもよい。陰極と陽極の両方に透明導電膜を用いることによって、発光層からの光を上方向及び下方向へ射出させることができるため、ＥＬ表示装置の表面と裏面の両方向から画像を見ることができる。

本明細書に開示する発明によって作製された薄膜トランジスタは、画素部９０２に適用することができる。そうすることによって、液晶表示装置の場合と同様に、表示画像の欠陥を低減することができる。また、画素部９０２のみならず、駆動回路部９０１にも適用することによって、駆動回路部９０１が基板上に占有する面積を小さくすることができる。

本実施例に示した表示装置は、様々な電子機器に搭載される。そのような電子機器の例として、テレビ受像機、カメラ（ビデオカメラ、デジタルカメラなど）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話機、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうる表示装置を備えた装置）などが挙げられる。本実施例に示した表示装置は、これらの電子機器の表示部などに搭載される。

図１０（Ａ）はテレビ受像機の一例であり、筐体１００１、表示部１００２、スピーカー１００３、操作部１００４、ビデオ入力端子１００５等を含む。本明細書に開示する発明によって作製された薄膜トランジスタを用いた液晶表示装置、ＥＬ表示装置などの表示装置は、表示部１００２に適用される。

図１０（Ｂ）及び図１０（Ｃ）に、デジタルカメラの一例を示す。図１０（Ｂ）はデジタルカメラを前面からみた図であり、１０１１はレリーズボタン、１０１２はメインスイッチ、１０１３はファインダー窓、１０１４はストロボ、１０１５はレンズ、１０１６は筐体を示す。図１０（Ｃ）は上記デジタルカメラを後方からみた図であり、１０１７はファインダー接眼窓、１０１８は表示部、１０１９及び１０２０は操作ボタンを示す。本明細書に開示する発明によって作製された薄膜トランジスタを用いた液晶表示装置、ＥＬ表示装置などの表示装置は、表示部１０１８に適用される。

図１０（Ｄ）に携帯電話機の一例を示す。この携帯電話機は、操作スイッチ類１０２４、マイクロフォン１０２５などが備えられた本体（Ａ）１０２１と、表示パネル（Ａ）１０２８、表示パネル（Ｂ）１０２９、スピーカー１０２６などが備えられた本体（Ｂ）１０２２とが、蝶番１０３０で開閉可能に連結されている。表示パネル（Ａ）１０２８と表示パネル（Ｂ）１０２９は、回路基板１０２７と共に本体（Ｂ）１０２２の筐体１０２３の中に収納される。表示パネル（Ａ）１０２８及び表示パネル（Ｂ）１０２９の画素部は筐体１０２３に形成された開口窓から視認できように配置される。本明細書に開示する発明によって作製された薄膜トランジスタを用いた液晶表示装置、ＥＬ表示装置などの表示装置は、表示パネル（Ａ）１０２８及び表示パネル（Ｂ）１０２９に適用される。

表示パネル（Ａ）１０２８と表示パネル（Ｂ）１０２９は、この携帯電話機の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル（Ａ）１０２８を主画面とし、表示パネル（Ｂ）１０２９を副画面として組み合わせることができる。

このような表示パネルを用いることにより、表示パネル（Ａ）１０２８を文字や画像を表示する高精細のカラー表示画面とし、表示パネル（Ｂ）１０２９を文字情報を表示する単色の情報表示画面とすることができる。特に表示パネル（Ｂ）１０２９をアクティブマトリクス型として、高精細化をすることにより、さまざまな文字情報を表示して、一画面当たりの情報表示密度を向上させることができる。例えば、表示パネル（Ａ）１０２８を、２〜２．５インチで６４階調、２６万色のＱＶＧＡ（３２０ドット×２４０ドット）とし、表示パネル（Ｂ）１０２９を、単色で２〜８階調、１８０〜２２０ｐｐｉの高精細パネルとして、ローマ字、ひらがな、カタカナ、数字、漢字などを表示することができる。

本実施例に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番１０３０などの部位に撮像素子を組み込んで、カメラ付きの携帯電話機としてもよい。また、操作スイッチ類１０２４、表示パネル（Ａ）１０２８及び表示パネル（Ｂ）１０２９を一つの筐体内に納めた構成としてもよい。

本実施例は、実施の形態１乃至５と組み合わせて実施することができる。

本明細書に開示する発明によって作製された半導体素子（薄膜トランジスタ）は、薄膜集積回路、非接触型薄膜集積回路装置（ＩＣカード、無線ＩＣタグ、ＲＦＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）タグと称することがある）などの半導体装置に用いることができる。この非接触型薄膜集積回路装置は、実施例１に示したような様々な電子機器に貼り付けられることにより、その電子機器の流通経路などを明確にすることができる。非接触型薄膜集積回路装置に使用される周波数帯は、例えば１３．５６ＭＨｚ、２．４５ＧＨｚ、ＵＨＦ（ＵｌｔｒａＨｉｇｈＦｒｅｑｕｅｎｃｙ）である。以下、非接触型薄膜集積回路装置のことを、ＲＦＩＤタグと言い換えて説明する。

図１１（Ａ）及び図１１（Ｂ）にＲＦＩＤタグの一例をブロック図で示す。ＲＦＩＤタグ１１００は、非接触でデータを交信することができ、電源回路１１０１、クロック発生回路１１０２、データ復調／変調回路１１０３、制御回路１１０４、インタフェイス回路１１０５、記憶回路１１０６、バス１１０７、及びアンテナ１１０８を有する。図１１（Ｂ）は、図１１（Ａ）にさらにＣＰＵ１１２１を備えた場合を示している。

電源回路１１０１は、アンテナ１１０８から入力された交流信号をもとに電源を生成する。クロック発生回路１１０２は、アンテナ１１０８から入力された信号をもとにクロック信号を生成する。データ復調／変調回路１１０３は、リーダライタ１１０９と交信するデータを復調／変調する。制御回路１１０４は、記憶回路１１０６を制御する。アンテナ１１０８は、信号の受信とデータの送信をおこなう。

アンテナ１１０８を構成する材料は、例えば金、銀、銅、アルミニウム、フェライト、セラミックスなどを使用することができる。アンテナ１１０８の形状は、例えばダイポール型、ループ型、スパイラル型、平坦な直方体状のパッチ型とすることができる。

ＲＦＩＤタグ１１００を構成する回路は、本明細書に開示する発明によって作製された薄膜トランジスタを用いることができ、その薄膜トランジスタと電気的に接続するようにアンテナ１１０８設けられる。アンテナ１１０８は、スパッタ法又はＣＶＤ法とフォトリソグラフィ法の組み合わせ、めっき法、スクリーン印刷法又は液滴吐出法（インクジェット法）などにより、基板上に薄膜トランジスタと共に作製することができる。また、アンテナ１１０８として既製の部品を用い、それと薄膜トランジスタが形成された基板とを導電性ペーストなどを介して接着することにより、アンテナ１１０８と薄膜トランジスタとを電気的に接続させることができる。

記憶回路１１０６として、ＤＲＡＭ、ＳＲＡＭ、マスクＲＯＭ、ＥＰＲＯＭ（ＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、フラッシュメモリ、有機メモリなどを用いることができる。有機メモリとは、有機化合物層を一対の電極間に設けた構造、又は有機化合物と無機化合物を有する層を一対の電極間に設けた構造であり、ＲＦＩＤタグの記憶回路１１０６に採用することで、ＲＦＩＤタグの小型化、薄型化、軽量化に寄与する。

図１２は、ＲＦＩＤタグの断面を例示しており、特に、ＲＦＩＤタグを構成する回路に用いられる薄膜トランジスタとアンテナとが電気的に接続された状態を示すものである。図１２に示す例は、アンテナとして既製の部品を用いた場合に相当する。

薄膜トランジスタ１２０１は、実施の形態１乃至５にしたがって作製される構造が採用される。薄膜トランジスタ１２０１を用いて、ＲＦＩＤタグを構成する回路としてマスクＲＯＭを作製する場合について説明する。薄膜トランジスタ１２０１は、マスクＲＯＭにおいてはメモリセルに用いられ、フォトリソグラフィ法によって形成される。その際、薄膜トランジスタ１２０１の例えばドレイン領域と接続する配線用のコンタクトホールを開口するか開口しないかによって、開口する場合は１（オン）、開口しない場合は０（オフ）が、メモリセルにプログラムされる。フォトレジストを露光する工程において、ステッパなどの露光装置を用いてレチクル（フォトマスク）を通して露光する前又は後に、上記コンタクトホールが開口される領域上のフォトレジストに電子ビーム又はレーザーを照射する。その後、通常どおり現像、エッチング、フォトレジストの剥離などの工程をおこなう。こうすることで、レチクル（フォトマスク）を交換せずに、電子ビーム又はレーザーを照射するか照射しないかを選択するのみで、上記コンタクトホールを開口するパターンと開口しないパターンをつくり分けることができる。

薄膜トランジスタ１２０１を覆うようにエポキシ樹脂などからなる絶縁膜１２０６を形成し、その後、薄膜トランジスタ１２０１がガラス基板上に形成されている場合、所定のプロセスにより当該ガラス基板を剥離し、かわりに基材１２０３表面に接着層１２０４を有するフィルム１２０２を貼り付ける。このフィルム１２０２は、可撓性を有する。

上記のようにガラス基板を剥離しなくてもよい。この場合、薄膜トランジスタ１２０１を形成する際に用いるガラス基板の厚さは薄いもので約０．５ｍｍであるため、薄膜トランジスタ１２０１が少なくとも形成されたガラス基板に対し、実施の形態５に示したような研削及び研磨をおこなって、ガラス基板が容易に撓む厚さ５０μｍ以下に薄くするとよい。また、可撓性のプラスチック基板上に薄膜トランジスタ１２０１を形成する場合、このプラスチック基板を剥離する必要はない。

フィルム１２０２として、静電気などによる帯電防止対策を施したフィルム（以下、帯電防止フィルムと称する）を用いるのが好ましい。帯電防止フィルムとしては、例えば帯電防止可能な材料を樹脂に分散させたフィルム、帯電防止可能な材料が少なくとも一部分に形成されたフィルムが挙げられる。金属、ＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）などの導電材料、及び界面活性剤は、帯電防止可能な材料として用いることができる。フィルム１２０２に帯電防止フィルムを採用することで、外部からの静電気などによって薄膜トランジスタ１２０１の特性に悪影響が及ばないようにすることができる。

絶縁膜１２０６には、薄膜トランジスタ１２０１のソース領域又はドレイン領域に電気的に接続された配線１２０５上に開口部が設けられ、この開口部には電極（バンプ）１２０７が形成される。

薄膜トランジスタ１２０１が形成されたフィルム１２０２又は可撓性の基板は、１辺が数ｍｍ（例えば２ｍｍ以上９ｍｍ以下）の大きさの複数のチップに、薄膜トランジスタ１２０１を用いて形成された回路を破壊しないように分断される。図１２には、分断して得られたチップ１２００が例示されている。

一方、アンテナ部品１２０８は、ポリイミド樹脂などからなる２枚の基材１２１０間に接着層１２１１を介して挟まれたアンテナ配線１２０９を有する。２枚の基材１２１０の一つには、アンテナ配線１２０９の一部を露呈するための開口が設けられている。この開口には、アンテナ配線１２０９に接して、パッド１２１２が形成されている。パッド１２１２は、酸化されにくい金属材料、例えば金を表面に有する膜で構成される。

その後、チップ１２００にアンテナ部品１２０８を、異方性導電ペースト１２１３を用いて加熱しながら圧着させることによって、薄膜トランジスタ１２０１の配線１２０５とアンテナ配線１２０９とが電気的に接続される。

ＲＦＩＤタグは、従来のバーコードより作製コストが高いため、コスト低減を図る必要がある。本明細書に開示する発明を用いることにより、ＲＦＩＤタグを構成する回路の微細化が可能になるため、チップ１２００の大きさを小さくすることができる。したがって、１枚のフィルム１２０２又は可撓性の基板を分断して得られるチップ１２００の数が増加するので、ＲＦＩＤタグ１個あたりの作製コストを下げることができる。さらに、本明細書に開示する発明を用いることにより、ＲＦＩＤタグを構成する回路に用いられる薄膜トランジスタのリーク電流を小さくできるので、高品質で性能のばらつきが小さいＲＦＩＤタグを作製することができる。

図１３（Ａ）乃至図１３（Ｅ）に、ＲＦＩＤタグの使用例を示す。情報が記録された記録媒体１３０１自体又は記録媒体１３０１が収納されるケース、書籍１３０２、商品のパッケージ１３０３、衣類１３０４、ガラス又はプラスチック製のボトル１３０５などの物品に取り付けて、ＲＦＩＤタグが取り付けられた物品の、売り上げ、在庫、貸し出し及び返却の管理、紛失又は盗難の防止、回収、その他の用途に利用することができる。図１３（Ａ）乃至図１３（Ｅ）の各図において、ＲＦＩＤタグの取り付け位置１３００の例を示す。本実施例に示すＲＦＩＤタグは、可撓性を有するので、曲面などの平坦でない表面に容易に取り付けることができる。

本実施例は、実施の形態１乃至５、実施例１と組み合わせて実施することができる。

実施の形態１による薄膜トランジスタの作製工程を示す断面図高密度プラズマ処理装置を示す図実施の形態２による薄膜トランジスタの作製工程を示す断面図実施の形態３による薄膜トランジスタの作製工程を示す断面図ゴミが付着した絶縁膜をプラズマ処理する様子を示す断面図実施の形態４による薄膜トランジスタの作製工程を示す断面図液晶表示装置を示す断面図表示装置の表面の概略図エレクトロルミネッセンス表示装置を示す断面図電子機器を示す図ＲＦＩＤタグを示すブロック図ＲＦＩＤタグを示す断面図ＲＦＩＤタグの使用例を示す図

符号の説明

１０１ガラス基板
１０２下地膜
１０３半導体膜
１０４酸化を防止する膜
１０５酸化膜
１０６ゲート絶縁膜
１０７ゲート電極
１０８サイドウォール
１０９高濃度不純物領域
１１０低濃度不純物領域
１１１保護膜
１１２層間絶縁膜
１１３配線
２００被処理基板
２０１第１のプラズマ処理室
２０２第２のプラズマ処理室
２０３ロードロック室
２０４共通室
２０５ロボットアーム
２０６カセット
２１０排気口
２１１基板保持台
２１２矢印
２１３マイクロ波
２１４アンテナ
２１５導波管
２１６誘電体板
２１７領域
２１８シャワープレート
３０１ガラス基板
３０２下地膜
３０３半導体膜
３０４ゲート絶縁膜
３０５酸化を防止する膜
３０６酸化膜
３０７ゲート電極
４０１ガラス基板
４０２下地膜
４０３半導体膜
４０４酸化を防止する膜
４０５酸化膜
４０６ゲート電極
５００絶縁膜
５０１ゴミ
５０２表面部分
６０１ガラス基板
６０２ゲート電極
６０３ゲート絶縁膜
６０４半導体膜
６０５酸化を防止する膜
６０６酸化膜
６０７保護膜
６０８不純物領域
６０９配線
７００シール材
７０１第１の基板
７０２第２の基板
７０３画素部
７０４液晶層
７０５着色層
７０６偏光板
７０７偏光板
７０８接続端子
７０９ＦＰＣ
７１０配線基板
７１１駆動回路
７１２外部回路
７１３冷陰極管
７１４反射板
７１５光学フィルム
７１６保護膜
７１７ベゼル
８００基板
８０１画素部
８０２画素
８０３走査線側入力端子
８０４信号線側入力端子
８１０基板
８１１画素部
８１２走査線駆動回路
８１４信号線側入力端子
８２０基板
８２１画素部
８２２走査線駆動回路
８２４信号線駆動回路
９００端子部
９０１駆動回路部
９０２画素部
９１０Ｐチャネル型薄膜トランジスタ
９１１Ｎチャネル型薄膜トランジスタ
９１２スイッチング用薄膜トランジスタ
９１３駆動用薄膜トランジスタ
９１４発光素子
９１５酸化膜
１００１筐体
１００２表示部
１００３スピーカー
１００４操作部
１００５ビデオ入力端子
１０１１レリーズボタン
１０１２メインスイッチ
１０１３ファインダー窓
１０１４ストロボ
１０１５レンズ
１０１６筐体
１０１７ファインダー接眼窓
１０１８表示部
１０１９，１０２０操作ボタン
１０２１本体（Ａ）
１０２２本体（Ｂ）
１０２３筐体
１０２４操作スイッチ類
１０２５マイクロフォン
１０２６スピーカー
１０２７回路基板
１０２８表示パネル（Ａ）
１０２９表示パネル（Ｂ）
１０３０蝶番
１１００ＲＦＩＤタグ
１１０１電源回路
１１０２クロック発生回路
１１０３データ復調／変調回路
１１０４制御回路
１１０５インタフェイス回路
１１０６記憶回路
１１０７バス
１１０８アンテナ
１１２１ＣＰＵ
１２００チップ
１２０１薄膜トランジスタ
１２０２フィルム
１２０３基材
１２０４接着層
１２０５配線
１２０６絶縁膜
１２０７電極（バンプ）
１２０８アンテナ部品
１２０９アンテナ配線
１２１０基材
１２１１接着層
１２１２パッド
１２１３異方性導電ペースト
１３００ＲＦＩＤタグの取り付け位置
１３０１記録媒体
１３０２書籍
１３０３商品のパッケージ
１３０４衣類
１３０５ガラス又はプラスチック製のボトル

Claims

ガラス基板上に下地膜を形成する第１工程と、
前記下地膜上に半導体膜を形成する第２工程と、
前記半導体膜上に該半導体膜の酸化又は窒化を防止する膜を所定のパターンに形成する第３工程と、
前記ガラス基板の温度を該ガラス基板の歪点より１００℃以上低い温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化又はラジカル窒化して素子分離をおこなう第４工程とを有し、
前記ラジカル酸化又はラジカル窒化は、プラズマ生成領域と離間して配置された前記半導体膜上において、電子温度が０．５ｅＶ以上１．５ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれることを特徴とする半導体素子の作製方法。
可撓性のプラスチック基板上に下地膜を形成する第１工程と、
前記下地膜上に半導体膜を形成する第２工程と、
前記半導体膜上に該半導体膜の酸化又は窒化を防止する膜を所定のパターンに形成する第３工程と、
前記プラスチック基板の温度を該プラスチック基板のガラス転移点以下の温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化又はラジカル窒化して素子分離をおこなう第４工程とを有し、
前記ラジカル酸化又はラジカル窒化は、プラズマ生成領域と離間して配置された前記半導体膜上において、電子温度が０．５ｅＶ以上１．５ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれることを特徴とする半導体素子の作製方法。
ガラス基板上に下地膜を形成する第１工程と、
前記下地膜上に半導体膜を形成する第２工程と、
前記半導体膜上にタングステン膜を所定のパターンに形成する第３工程と、
前記ガラス基板の温度を該ガラス基板の歪点より１００℃以上低い温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化して素子分離をおこなう第４工程とを有し、
前記ラジカル酸化は、プラズマ生成領域と離間して配置された前記半導体膜上において、電子温度が０．５ｅＶ以上１．５ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれると共に、前記プラズマ処理室には、アルゴン、水素及び酸素が導入され、そのうち水素と酸素の流量比Ｈ_２／Ｏ_２は２以上４以下であることを特徴とする半導体素子の作製方法。
可撓性のプラスチック基板上に下地膜を形成する第１工程と、
前記下地膜上に半導体膜を形成する第２工程と、
前記半導体膜上にタングステン膜を所定のパターンに形成する第３工程と、
前記プラスチック基板の温度を該プラスチック基板のガラス転移点以下の温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化して素子分離をおこなう第４工程とを有し、
前記ラジカル酸化は、プラズマ生成領域と離間して配置された前記半導体膜上において、電子温度が０．５ｅＶ以上１．５ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれると共に、前記プラズマ処理室には、アルゴン、水素及び酸素が導入され、そのうち水素と酸素の流量比Ｈ_２／Ｏ_２は２以上４以下であることを特徴とする半導体素子の作製方法。
ガラス基板上に下地膜を形成する第１工程と、
前記下地膜上に半導体膜を形成する第２工程と、
前記ガラス基板の温度を該ガラス基板の歪点より１００℃以上低い温度とし、前記半導体膜をラジカル酸化又はラジカル窒化して該半導体膜の表面に酸化膜又は窒化膜を形成する第３工程と、
前記酸化膜又は前記窒化膜上に前記半導体膜の酸化又は窒化を防止する膜を形成する第４工程と、
前記酸化膜又は前記窒化膜と前記酸化又は窒化を防止する膜とを所定のパターンに形成する第５工程と、
前記ガラス基板の温度を該ガラス基板の歪点より１００℃以上低い温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化又はラジカル窒化して素子分離をおこなう第６工程とを有し、
前記ラジカル酸化又はラジカル窒化は、プラズマ生成領域と離間して配置された前記半導体膜上において、電子温度が０．５ｅＶ以上１．５ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれることを特徴とする半導体素子の作製方法。
可撓性のプラスチック基板上に下地膜を形成する第１工程と、
前記下地膜上に半導体膜を形成する第２工程と、
前記プラスチック基板の温度を該プラスチック基板のガラス転移点以下の温度とし、前記半導体膜をラジカル酸化又はラジカル窒化して該半導体膜の表面に酸化膜又は窒化膜を形成する第３工程と、
前記酸化膜又は前記窒化膜上に前記半導体膜の酸化又は窒化を防止する膜を形成する第４工程と、
前記酸化膜又は前記窒化膜と前記酸化又は窒化を防止する膜とを所定のパターンに形成する第５工程と、
前記プラスチック基板の温度を該プラスチック基板のガラス転移点以下の温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化又はラジカル窒化して素子分離をおこなう第６工程とを有し、
前記ラジカル酸化又はラジカル窒化は、プラズマ生成領域と離間して配置された前記半導体膜上において、電子温度が０．５ｅＶ以上１．５ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれることを特徴とする半導体素子の作製方法。
ガラス基板上に下地膜を形成する第１工程と、
前記下地膜上に半導体膜を形成する第２工程と、
前記ガラス基板の温度を該ガラス基板の歪点より１００℃以上低い温度とし、前記半導体膜をラジカル酸化して該半導体膜の表面に酸化膜を形成する第３工程と、
前記酸化膜上にタングステン膜を形成する第４工程と、
前記酸化膜と前記タングステン膜とを所定のパターンに形成する第５工程と、
前記ガラス基板の温度を該ガラス基板の歪点より１００℃以上低い温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化して素子分離をおこなう第６工程とを有し、
前記ラジカル酸化は、プラズマ生成領域と離間して配置された前記半導体膜上において、電子温度が０．５ｅＶ以上１．５ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれると共に、前記プラズマ処理室には、アルゴン、水素及び酸素が導入され、そのうち水素と酸素の流量比Ｈ_２／Ｏ_２は２以上４以下であることを特徴とする半導体素子の作製方法。
可撓性のプラスチック基板上に下地膜を形成する第１工程と、
前記下地膜上に半導体膜を形成する第２工程と、
前記プラスチック基板の温度を該プラスチック基板のガラス転移点以下の温度とし、前記半導体膜をラジカル酸化して該半導体膜の表面に酸化膜を形成する第３工程と、
前記酸化膜上にタングステン膜を形成する第４工程と、
前記酸化膜と前記タングステン膜とを所定のパターンに形成する第５工程と、
前記プラスチック基板の温度を該プラスチック基板のガラス転移点以下の温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化して素子分離をおこなう第６工程とを有し、
前記ラジカル酸化は、プラズマ生成領域と離間して配置された前記半導体膜上において、電子温度が０．５ｅＶ以上１．５ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれると共に、前記プラズマ処理室には、アルゴン、水素及び酸素が導入され、そのうち水素と酸素の流量比Ｈ_２／Ｏ_２は２以上４以下であることを特徴とする半導体素子の作製方法。
ガラス基板上にゲート電極を形成する第１工程と、
前記ゲート電極上にゲート絶縁膜を形成する第２工程と、
前記ゲート絶縁膜上に半導体膜を形成する第３工程と、
前記半導体膜上に前記ゲート電極と重なるように該半導体膜の酸化又は窒化を防止する膜を所定のパターンに形成する第４工程と、
前記ガラス基板の温度を該ガラス基板の歪点より１００℃以上低い温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化又はラジカル窒化して素子分離をおこなう第５工程と、
前記所定のパターンに形成された酸化又は窒化を防止する膜を除去する第６工程とを有し、
前記ラジカル酸化又はラジカル窒化は、プラズマ生成領域と離間して配置された前記半導体膜上において、電子温度が０．５ｅＶ以上１．５ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれることを特徴とする半導体素子の作製方法。
可撓性のプラスチック基板上にゲート電極を形成する第１工程と、
前記ゲート電極上にゲート絶縁膜を形成する第２工程と、
前記ゲート絶縁膜上に半導体膜を形成する第３工程と、
前記半導体膜上に前記ゲート電極と重なるように該半導体膜の酸化又は窒化を防止する膜を所定のパターンに形成する第４工程と、
前記プラスチック基板の温度を該プラスチック基板のガラス転移点以下の温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化又はラジカル窒化して素子分離をおこなう第５工程と、
前記所定のパターンに形成された酸化又は窒化を防止する膜を除去する第６工程とを有し、
前記ラジカル酸化又はラジカル窒化は、プラズマ生成領域と離間して配置された前記半導体膜上において、電子温度が０．５ｅＶ以上１．５ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれることを特徴とする半導体素子の作製方法。
ガラス基板上にゲート電極を形成する第１工程と、
前記ゲート電極上にゲート絶縁膜を形成する第２工程と、
前記ゲート絶縁膜上に半導体膜を形成する第３工程と、
前記半導体膜上に前記ゲート電極と重なるようにタングステン膜を所定のパターンに形成する第４工程と、
前記ガラス基板の温度を該ガラス基板の歪点より１００℃以上低い温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化して素子分離をおこなう第５工程と、
前記所定のパターンに形成されたタングステン膜を除去する第６工程とを有し、
前記ラジカル酸化は、プラズマ生成領域と離間して配置された前記半導体膜上において、電子温度が０．５ｅＶ以上１．５ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれると共に、前記プラズマ処理室には、アルゴン、水素及び酸素が導入され、そのうち水素と酸素の流量比Ｈ_２／Ｏ_２は２以上４以下であることを特徴とする半導体素子の作製方法。
可撓性のプラスチック基板上にゲート電極を形成する第１工程と、
前記ゲート電極上にゲート絶縁膜を形成する第２工程と、
前記ゲート絶縁膜上に半導体膜を形成する第３工程と、
前記半導体膜上に前記ゲート電極と重なるようにタングステン膜を所定のパターンに形成する第４工程と、
前記プラスチック基板の温度を該プラスチック基板のガラス転移点以下の温度とし、前記半導体膜の前記所定のパターンに覆われていない領域をラジカル酸化して素子分離をおこなう第５工程と、
前記所定のパターンに形成されたタングステン膜を除去する第６工程とを有し、
前記ラジカル酸化は、プラズマ生成領域と離間して配置された前記半導体膜上において、電子温度が０．５ｅＶ以上１．５ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれると共に、前記プラズマ処理室には、アルゴン、水素及び酸素が導入され、そのうち水素と酸素の流量比Ｈ_２／Ｏ_２は２以上４以下であることを特徴とする半導体素子の作製方法。
請求項１又は請求項２において、前記第４工程の後、前記所定のパターンに形成された酸化又は窒化を防止する膜を除去する工程を有することを特徴とする半導体素子の作製方法。
請求項３又は請求項４において、前記第４工程の後、前記所定のパターンに形成されたタングステン膜を除去する工程を有することを特徴とする半導体素子の作製方法。
ガラス基板又は可撓性のプラスチック基板上の下地膜と、
前記下地膜上の、隣り合う素子間を分離する絶縁膜と、
前記下地膜上の、前記絶縁膜に接するソース領域及びドレイン領域を有する厚さ１０ｎｍ以上２０ｎｍ以下の半導体膜と、
前記半導体膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極とを有し、
前記絶縁膜は半導体膜がラジカル酸化又はラジカル窒化されたものであることを特徴とする半導体素子。
ガラス基板又は可撓性のプラスチック基板上のゲート電極と、
前記ゲート電極上のゲート絶縁膜と、
前記ゲート絶縁膜上の、隣り合う素子間を分離する絶縁膜と、
前記ゲート絶縁膜上の、前記絶縁膜に接するソース領域及びドレイン領域を有する厚さ１０ｎｍ以上２０ｎｍ以下の半導体膜とを有し、
前記絶縁膜は半導体膜がラジカル酸化又はラジカル窒化されたものであることを特徴とする半導体素子。