JP2009076706A - 半導体基板及び半導体装置の作製方法 - Google Patents

半導体基板及び半導体装置の作製方法 Download PDF

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Abstract

【課題】大面積化を可能とし、生産性を向上させることができるＳＯＩ基板の作製方法を提供する。
【解決手段】複数の単結晶半導体基板を配列させた後、配列されたままの状態の複数の単結晶半導体基板に一のベース基板を重ね合わせることで、一のベース基板と該複数の単結晶半導体基板とを貼り合わせる。そして、複数の各単結晶半導体基板を分割することで、ベース基板上に複数の単結晶半導体層を形成する。なお、複数の単結晶半導体基板を配列させて一時的に収容するための容器（トレイ）を用意し、複数の単結晶半導体基板をトレイ内に配列させたまま、上記貼り合わせを行う。次に、複数の単結晶半導体層内に存在する結晶欠陥を低減させるために、複数の単結晶半導体層にレーザビームを照射するが、レーザビームの照射前或いは照射後に、複数の単結晶半導体層をエッチングにより薄膜化する。
【選択図】図１

Description

本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体基板の作製方法に関する。また、当該半導体基板が用いられた半導体装置の作製方法に関する。なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を示す。
近年、ＶＬＳＩ技術が飛躍的な進歩を遂げる中で、高速化、低消費電力化を実現できるＳＯＩ構造が注目されている。この技術は、従来バルク単結晶シリコンで形成されていた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の活性領域（チャネル形成領域）を、単結晶シリコン薄膜とする技術である。ＳＯＩ構造を用いてＭＯＳ型電界効果トランジスタを作製すると、従来のバルク単結晶シリコン基板を用いる場合よりも寄生容量を小さくでき、高速化に有利になることが知られている。
ＳＯＩ基板としては、ＳＩＭＯＸ基板、貼り合わせ基板が挙げられる。例えばＳＩＭＯＸ基板は、単結晶シリコン基板に酸素イオンを注入し、１３００℃以上で熱処理して埋め込み酸化膜（ＢＯＸ：Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層を形成することにより、表面に単結晶シリコン薄膜を形成してＳＯＩ構造を得ている。ＳＩＭＯＸ基板は、酸素イオンの注入を精密に制御できるため単結晶シリコン薄膜を均一な膜厚で高精度に形成できるが、酸素イオンの注入に長時間を要するため、コストに問題がある。また、酸素イオン注入の際に単結晶シリコン薄膜にダメージが入りやすいという問題もある。
貼り合わせ基板は、酸化膜を介して２枚の単結晶シリコン基板（ベース基板及びボンド基板）を貼り合わせ、一方の単結晶シリコン基板（ボンド基板）を裏面（貼り合わせた面ではない面）から薄膜化することにより、単結晶シリコン薄膜を形成してＳＯＩ構造を得ている。薄膜化する手段は、研削・研磨では均一で薄い単結晶シリコン薄膜を形成することが難しいため、スマートカット（登録商標）と呼ばれる水素イオン注入を利用する技術が提案されている（例えば、特許文献１参照）。
特開平５−２１１１２８号公報
しかしながら、従来のＳＯＩ基板は単結晶シリコンウエハの大きさに依存しており、大面積化を図ることは難しかった。したがって、本発明は、単結晶シリコン基板よりも大面積な基板に、複数の単結晶半導体層を貼り付けた半導体基板を提供することを課題の１つとする。また、複数の単結晶半導体層を効率良く大面積基板に貼り付けることを可能にする半導体基板の作製方法を提供することを課題とする。
本発明の第１の構成では、複数の単結晶半導体基板を配列させた後、配列されたままの状態の複数の単結晶半導体基板に一のベース基板を重ね合わせることで、一のベース基板と該複数の単結晶半導体基板とを貼り合わせる。そして、複数の各単結晶半導体基板を分割することで、ベース基板上に複数の単結晶半導体層を形成する。なお、本発明の一の構成では、複数の単結晶半導体基板を配列させて一時的に収容するための容器（トレイ）を用意し、複数の単結晶半導体基板をトレイ内に配列させたまま、上記貼り合わせを行う。次に、複数の単結晶半導体層内に存在する結晶欠陥を低減させるために、複数の単結晶半導体層にレーザビームを照射するが、本発明の第１の構成では、レーザビームの照射前或いは照射後に、複数の単結晶半導体層をエッチングにより薄膜化する。
また、本発明の第２の構成では、複数の単結晶半導体基板をトレイ内に配列させた状態で、複数の単結晶半導体基板に絶縁膜を形成する。そして、トレイ内に配列させた複数の単結晶半導体基板に、上記絶縁膜を間に挟むように一のベース基板を重ね合わせることで、一のベース基板と該複数の単結晶半導体基板とを貼り合わせる。次に、複数の各単結晶半導体基板を分割することで、ベース基板上に複数の単結晶半導体層を形成する。なお、絶縁膜を形成する際に用いるトレイと、一のベース基板と該複数の単結晶半導体基板とを貼り合わせる際に用いるトレイとは、必ずしも同じである必要はない。工程ごとにトレイを変えるようにしても良い。次に、複数の単結晶半導体層内に存在する結晶欠陥を低減させるために、複数の単結晶半導体層にレーザビームを照射するが、本発明の第２の構成では、レーザビームの照射前或いは照射後に、複数の単結晶半導体層をエッチングにより薄膜化する。
また、本発明の第３の構成では、複数の単結晶半導体基板をトレイ内に配列させた状態で、複数の単結晶半導体基板にドーピングを行うことで、複数の各単結晶半導体基板の所定の深さの領域に、損傷領域を形成する。そして、トレイ内に配列させた複数の単結晶半導体基板に一のベース基板を重ね合わせることで、一のベース基板と該複数の単結晶半導体基板とを貼り合わせる。次に、複数の各単結晶半導体基板を上記損傷領域において分割することで、ベース基板上に複数の単結晶半導体層を形成する。なお、損傷領域を形成する際に用いるトレイと、一のベース基板と該複数の単結晶半導体基板とを貼り合わせる際に用いるトレイとは、必ずしも同じである必要はない。工程ごとにトレイを変えるようにしても良い。次に、複数の単結晶半導体層内に存在する結晶欠陥を低減させるために、複数の単結晶半導体層にレーザビームを照射するが、本発明の第３の構成では、レーザビームの照射前或いは照射後に、複数の単結晶半導体層をエッチングにより薄膜化する。
Ｓｉウエハなどのバルク状単結晶半導体基板よりも大面積な半導体基板（半導体膜付き基板）を提供することが可能になる。よって、本発明に係る半導体基板を用いることで、例えば半導体集積回路等の半導体装置の生産性を向上させることができる。
以下に、本発明を説明する。本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は実施の形態および実施例の記載内容に限定して解釈されるものではない。また、異なる図面間で同じ参照符号が付されている要素は同じ要素を表しており、材料、形状、作製方法などについて繰り返しになる説明は省略している。
（実施の形態１）
本実施の形態では、複数の単結晶半導体層を基板上に有するＳＯＩ構造を有する半導体基板およびその作製方法について説明する。
図１は、半導体基板１００の構成例を示す斜視図である。半導体基板１００は、１枚のベース基板１０１に複数の単結晶半導体層１１６が貼り付けられている。各単結晶半導体層１１６は絶縁層１０２を介してベース基板１０１に設けられており、半導体基板１００は、いわゆるＳＯＩ構造の基板である。
絶縁層１０２は、単層構造でも積層構造でもよい。本実施の形態では絶縁層１０２は３層構造であり、ベース基板１０１側から、接合層１１４、窒化酸化シリコン層である絶縁膜１１２ｂ、酸化窒化シリコン層である絶縁膜１１２ａが積層されている。
単結晶半導体層１１６は、単結晶半導体基板を薄膜化することで形成される層である。単結晶半導体基板には、市販の半導体基板を用いることができ、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板も用いることができる。
ベース基板１０１は、絶縁表面を有する基板を用いる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。好ましくはベース基板１０１としてガラス基板を用いるのがよい。ガラス基板には、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が５８０℃以上６８０℃以下（好ましくは、６００℃以上６８０℃以下）である基板を用いることが好ましい。また、半導体装置の汚染を抑えるため、ガラス基板は無アルカリガラス基板が好ましい。無アルカリガラス基板の材料には、、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料などがある。また、ベース基板１０１には、ガラス基板の他、セラミック基板、石英基板やサファイア基板などの絶縁体でなる絶縁性基板、金属やステンレスなどの導電体でなる導電性基板、シリコンやガリウムヒ素など半導体でなる半導体基板などを用いることができる。
ガラス基板としては、液晶パネルの製造用に開発されたマザーガラス基板を用いることが好ましい。マザーガラスとしては、例えば、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍまたは、７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）などのサイズの基板が知られている。大面積のマザーガラス基板をベース基板１０１として用いてＳＯＩ基板を製造することで、ＳＯＩ基板の大面積化が実現できる。
マザーガラス基板のような大面積な基板をベース基板１０１として用いることで、ＳＯＩ基板の大面積化が実現できる。ＳＯＩ基板の大面積化が実現すれば、一度に多数のＩＣ、ＬＳＩ等のチップを製造することができ、１枚の基板から製造されるチップ数が増加するので、生産性を飛躍的に向上させることができる。
以下、図２〜図１０を参照して、図１に示す半導体基板１００の作製方法を説明する。
まず、単結晶半導体基板１１０を準備する。単結晶半導体基板１１０は、所望の大きさ、形状に加工されている。図２は、単結晶半導体基板１１０の構成の一例を示す斜視図である。矩形状のベース基板１０１に貼り合わせること、および縮小投影型露光装置などの露光装置の露光領域が矩形であること等を考慮すると、図２に示すように単結晶半導体基板１１０の形状は矩形であることが好ましい。なお、特段の断りが無い限り、矩形には正方形が含まれることとする。例えば、矩形状の単結晶半導体基板１１０の長辺の長さは、縮小投影型露光装置の１ショットの露光領域の一辺のｎ倍（ｎは任意の正の整数で、ｎ≧１）を満たすように加工することが好ましい。
矩形の単結晶半導体基板１１０は、市販の円形状のバルク単結晶半導体基板を切断することで形成することができる。基板の切断には、ダイサー或いはワイヤソー等の切断装置、レーザ切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いることができる。また、基板として薄片化する前の半導体基板製造用のインゴットを、その断面が矩形になるように直方体状に加工し、この直方体状のインゴットを薄片化することでも、矩形状の単結晶半導体基板１１０を製造することができる。
単結晶半導体基板１１０を洗浄した後、トレイ１０に複数の単結晶半導体基板１１０を配置する。図３は、トレイ１０の構成の一例を示す斜視図である。トレイ１０は、板状の部材であり、単結晶半導体基板１１０を保持するための複数の凹部１１が形成されている。図３は、図１の半導体基板１００を製造するためのトレイであり、３行３列に凹部１１が形成されている。図４に示すように、凹部１１に収めるように単結晶半導体基板１１０をトレイ１０に並べる。
トレイ１０は、半導体基板１００の基板の作製工程での熱処理で変質、変形しない材料で作製される。特に、熱処理での熱膨張が少ない材料を選択することが好ましい。例えば、石英ガラス、ステンレス、無アルカリガラスなどでトレイ１０を作製することができる。
トレイ１０の厚さは、１．１ｍｍ以上２ｍｍ以下とすることができる。凹部１１の深さは、０．２ｍｍ以上０．６ｍｍ以下とすることができ、０．３ｍｍ以上０．５ｍｍ以下が好ましい。トレイ１０のサイズは、ベース基板１０１と同じサイズとすることが好ましい。凹部１１のサイズは、半導体基板１００が収まるサイズであればよい。なお本実施の形態の作製方法では、図４に示すように、凹部１１のサイズおよび配列によって、半導体基板１００の単結晶半導体層１１６のサイズ、配列が制約される。
図５、図６は、トレイ１０の構成例を示す上面図である。図５は、ベース基板１０１に、サイズが６００ｍｍ×７２０ｍｍであるマザーガラス基板を用いる場合のトレイ１０の平面図であり、トレイ１０のサイズは６００ｍｍ×７２０ｍｍである。図６は、ベース基板１０１に、サイズが７３０ｍｍ×９２０ｍｍである第４世代のマザーガラス基板を用いる場合のトレイ１０の平面図であり、トレイ１０のサイズは７３０ｍｍ×９２０ｍｍである。
図５（Ａ）は、露光領域のサイズが４インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は４つのブロックに区分されており、各ブロックには３行３列に配置された９つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１０２ｍｍ×８２ｍｍである。１ブロックにおいて、凹部１１どうしの間隔は、縦、横共に１１ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦、横共に１６ｍｍである。
図５（Ｂ）は、露光領域のサイズが５インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は４つのブロックに区分されており、各ブロックには３行２列に配置された６つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１０２ｍｍ×１３０ｍｍである。一ブロックにおいて、凹部１１どうしの間隔は、縦は１１ｍｍであり横は１０ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦、横共に１６ｍｍである。
図６（Ａ）は、露光領域のサイズが４インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は６つのブロックに区分されており、各ブロックには３行３列に配置された９つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１０５ｍｍ×８４ｍｍである。一ブロックにおいて、凹部１１どうしの間隔は、縦は１１ｍｍであり、横は１０ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦は１６ｍｍであり、横は１５ｍｍである。
図６（Ｂ）は、露光領域のサイズが５インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は６つのブロックに区分されており、各ブロックには２行３列に配置された６つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１３２ｍｍ×１０５ｍｍである。一ブロックにおいて、凹部１１の間隔は、縦は１３ｍｍであり横は１０ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦、横共に１５ｍｍである。
図３に示すように、トレイ１０に単結晶半導体基板１１０を配置した後、次に、図７（Ａ）に示すように、単結晶半導体基板１１０上に絶縁層１１２を形成する。絶縁層１１２は単層構造、２層以上の多層構造とすることができる。その厚さは５ｎｍ以上４００ｎｍ以下とすることができる。絶縁層１１２を構成する膜には、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などのシリコンまたはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁膜、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶縁膜を用いることもできる。
なお、本明細書において、酸化窒化物とは、その組成として、窒素原子よりも酸素原子の数が多い物質とし、また、窒化酸化物とは、その組成として、酸素原子より窒素原子の数が多い物質とする。例えば、酸化窒化シリコンとは、酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれる物質とする。また、窒化酸化シリコンとは、酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれる物質とする。
絶縁層１１２を構成する絶縁膜は、ＣＶＤ法、スパッタ法、単結晶半導体基板１１０を酸化するまたは窒化するなどの方法により形成することができる。
ベース基板１０１にアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むような基板を用いた場合、このような不純物がベース基板１０１から、ＳＯＩ基板の半導体層に拡散することを防止できるような膜を少なくとも１層以上、絶縁層１１２に設けることが好ましい。このような膜には、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などがある。このような膜を含ませることで、絶縁層１１２をバリア層として機能させることができる。
例えば、絶縁層１１２を単層構造のバリア層として形成する場合、厚さ５ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜で形成することができる。
絶縁層１１２を、バリア層として機能する２層構造の膜とする場合は、上層は、バリア機能の高い絶縁膜で構成する。上層は、厚さ５ｎｍ〜２００ｎｍの窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜で形成することができる。これらの膜は、不純物の拡散を防止するブロッキング効果が高いが、内部応力が高い。そのため、単結晶半導体基板１１０と接する下層の絶縁膜には、上層の絶縁膜の応力を緩和する効果のある膜を選択することが好ましい。このような絶縁膜には、酸化シリコン膜および酸化シリコン膜、および単結晶半導体基板１１０を熱酸化して形成した熱酸化膜などがある。下層の絶縁膜の厚さは５ｎｍ以上３００ｎｍ以下とすることができる。
本実施の形態では、絶縁層１１２を絶縁膜１１２ａと絶縁膜１１２ｂでなる２層構造とする。絶縁層１１２をブロッキング膜として機能させる絶縁膜１１２ａと絶縁膜１１２ｂの組み合わせは、例えば、酸化シリコン膜と窒化シリコン膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜、酸化窒化シリコン膜と窒化酸化シリコン膜などがある。
例えば、下層の絶縁膜１１２ａは、プロセスガスにＳｉＨ４およびＮ２Ｏを用いてプラズマ励起ＣＶＤ法（以下、「ＰＥＣＶＤ法」という。）で形成した酸化窒化シリコン膜で形成することができる。また、絶縁膜１１２ａとして、プロセスガスに有機シランガスと酸素を用いて、ＰＥＣＶＤ法で酸化シリコン膜を形成することもできる。また、単結晶半導体基板１１０を酸化した、酸化膜で絶縁膜１１２ａを形成することもできる。
有機シランとは、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、またはトリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などの化合物である。
上層の絶縁膜１１２ｂは、プロセスガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２を用いてＰＥＣＶＤ法で形成した窒化酸化シリコン膜で形成することができる。プロセスガスにＳｉＨ４、Ｎ２、ＮＨ３およびＨ２を用いてＰＥＣＶＤ法で形成した窒化シリコン膜で形成することができる。
例えば、ＰＥＣＶＤ法で、窒化酸化シリコンでなる絶縁膜１１２ａ、酸化窒化シリコンでなる絶縁膜１１２ａを形成する場合、トレイ１０に配置された複数の単結晶半導体基板１１０をＰＥＣＶＤ装置の処理室に搬入し、ＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２のガスのプラズマを生成し、窒化酸化シリコン膜を単結晶半導体基板１１０上に形成する。次いで、処理室に導入するガスをＳｉＨ４およびＮ２Ｏに変更し、これらの混合ガスのプラズマを生成して、窒化酸化シリコン膜上に酸化窒化シリコン膜を連続して形成する。また、複数の処理室を有するＰＥＣＶＤ装置を用いる場合は、窒化酸化シリコン膜と酸化窒化シリコン膜と異なる処理室で形成することもできる。もちろん、処理室に導入するガスを変更することで、下層に酸化シリコン膜を形成することもできるし、上層に窒化シリコン膜を形成することもできる。
上記のように絶縁膜１１２ａおよび絶縁膜１１２ｂを形成することで、スループット良く、複数の単結晶半導体基板１１０に絶縁層１１２を形成することができる。また、大気に触れさせることなく絶縁膜１１２ａ、絶縁膜１１２ｂを形成できるので、絶縁膜１１２ａと絶縁膜１１２ｂの界面が大気によって汚染されることを防止することができる。
また、絶縁膜１１２ａを、単結晶半導体基板１１０を酸化処理することで得られる酸化膜で形成することができる。この酸化膜を形成するための、熱酸化処理には、ドライ酸化でも良いが、酸化雰囲気中にハロゲンを含むガスを添加することが好ましい。ハロゲンを含むガスとして、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ、ＣｌＦ、ＢＣｌ３、Ｆ、Ｂｒ２などから選ばれた一種又は複数種ガスを用いることができる。
例えば、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。９５０℃以上１１００℃以下の加熱温度で熱酸化を行うとよい。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。形成される酸化膜の膜厚は、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜２００ｎｍ）、例えば１００ｎｍの厚さとすることができる。
このような温度範囲で酸化処理を行うことで、ハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリングとしては、特に、金属不純物を除去する効果がある。すなわち、塩素の作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して、単結晶半導体基板１１０から除去される。また、酸化処理に含まれるハロゲン元素により、単結晶半導体基板１１０の表面の欠陥が終端化されるため、酸化膜と単結晶半導体基板１１０との界面の局在準位密度が低減できる。
このハロゲンを含む雰囲気での熱酸化処理により、酸化膜にハロゲンを含ませることができる。ハロゲン元素を１×１０１７ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ／ｃｍ３の濃度で含ませることにより、半導体基板１００において、金属などの不純物を捕獲して単結晶半導体層１１６の汚染を防止する保護膜としての機能を発現させることができる。
熱酸化処理で下層の絶縁膜１１２ａを形成し、ＰＥＣＶＤ法などの気相法で上層の絶縁膜１１２ｂを形成する場合は、単結晶半導体基板１１０をトレイ１０に配置するまえに、熱酸化処理で絶縁膜１１２ａを形成し、酸化膜でなる絶縁膜１１２ａが形成された単結晶半導体基板１１０をトレイ１０に並べ、しかる後に絶縁膜１１２ｂを形成することもできる。
次に、図７（Ｂ）に示すように、絶縁層１１２を介して、電界で加速されたイオンでなるイオンビーム１２１を単結晶半導体基板１１０にドーピングして、注入して、単結晶半導体基板１１０の表面から所定の深さの領域に、損傷領域１１３を形成する。損傷領域１１３が形成される領域の深さは、イオンビーム１２１の加速エネルギーとイオンビーム１２１の入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に損傷領域１１３が形成される。イオンを注入する深さで、単結晶半導体基板１１０から分離される半導体層の厚さが決定される。損傷領域１１３が形成される深さは５０ｎｍ以上５００ｎｍ以下であり、好ましい深さの範囲は５０ｎｍ以上２００ｎｍ以下である。
イオンを単結晶半導体基板１１０にドーピングするには、質量分離を伴うイオン注入法よりも、素子量分離を伴わないイオンドーピング法が好ましい。これにより、大面積なトレイ１０に配置された複数の単結晶半導体基板１１０に損傷領域１１３を形成するタクトタイムを短縮できるからである。
トレイ１０に収められた単結晶半導体基板１１０を、イオンドーピング装置の処理室に搬入する。プロセスガスを励起しプラズマを生成し、そのプラズマから所望のイオンを引き出し、加速してイオンビーム１２１生成し、そのイオンビーム１２１を、複数の単結晶半導体基板１１０に照射することで、所定の深さにイオンが高濃度に導入され、損傷領域１１３が形成される。
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２ ＋、Ｈ３ ＋を生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることができる。イオンドーピング法でイオン注入を行う場合、イオンビーム１２１に、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋が７０％以上含まれるようにすることが好ましく、Ｈ３ ＋の割合は８０％以上がより好ましい。Ｈ３ ＋の割合を７０％以上とすることで、イオンビーム１２１に含まれるＨ２ ＋イオンの割合が相対的に小さくなるため、イオンビーム１２１に含まれる水素イオンの平均侵入深さのばらつきが小さくなるので、イオンの注入効率が向上し、タクトタイムを短縮することができる。
また、Ｈ３ ＋はＨ＋、Ｈ２ ＋に比べて質量が大きい。そのため、イオンビーム１２１において、Ｈ３ ＋の割合が多い場合と、Ｈ＋、Ｈ２ ＋の割合が多い場合とでは、ドーピングの際の加速電圧が同じであっても、前者の場合の方が、単結晶半導体基板１１０の浅い領域に水素を注入することができる。また前者の場合、単結晶半導体基板１１０に注入される水素の、厚さ方向における濃度分布が急峻となるため、損傷領域１１３の厚さ自体も薄くすることができる。
水素ガスを用いて、イオンドーピング法でイオン注入を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。この条件で水素イオンを注入することで、イオンビーム１２１に含まれるイオン種および、その割合にもよるが、損傷領域１１３を単結晶半導体基板１１０の深さ５０ｎｍ以上５００ｎｍ以下の領域に形成することができる。
例えば、単結晶半導体基板１１０が単結晶シリコン基板であり、絶縁膜１１２ａが厚さ５０ｎｍの酸化窒化シリコン膜であり、絶縁膜１１２ｂが厚さ５０ｎｍの窒化酸化シリコン膜の場合、ソースガスが水素であり、加速電圧４０ｋＶ、ドーズ量２．２×１０１６ｉｏｎｓ／ｃｍ２の条件では、単結晶半導体基板１１０から厚さ１２０ｎｍ程度の単結晶半導体層を剥離することができる。また、絶縁膜１１２ａを厚さ１００ｎｍの酸化窒化シリコン膜とし、他は同じ条件で水素イオンをドープすると、単結晶半導体基板１１０から厚さ７０ｎｍ程度の半導体層を剥離することができる。
イオンビーム１２１のソースガスにヘリウム（Ｈｅ）を用いることもできる。ヘリウムを励起して生成されるイオン種がＨｅ＋が殆どであるため、質量分離を伴わないイオンドーピング法でも、Ｈｅ＋を主たるイオンとして単結晶半導体基板１１０に注入することができる。よって、イオンドーピング法で、効率良く、微小な空孔を損傷領域１１３に形成することができる。ヘリウムを用いて、イオンドーピング法でイオン注入を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。
ソースガスに塩素ガス（Ｃｌ２ガス）、フッ素ガス（Ｆ２ガス）などのハロゲンガスを用いることもできる。
なお、イオンドーピング法では質量分離を行わずにイオンを電界で加速して半導体に打ち込むので、イオンドーピングを行う装置内の金属、化合物などの不純物がイオンと共に半導体に打ち込まれてしまうことがある。よって、イオンドーピング法で単結晶半導体基板１１０にイオン注入を行う場合、上記不純物が最表面の絶縁膜１１２ｂに存在する可能性がある。この場合、絶縁膜１１２ｂの表面をエッチングし、不純物を除去しても良い。
損傷領域１１３を形成した後、絶縁層１１２の上面に、図７（Ｃ）に示すように、接合層１１４を形成する。接合層１１４を形成する工程では、単結晶半導体基板１１０の加熱温度は。損傷領域１１３に注入した元素または分子が析出しない温度とし、その加熱温度は３５０℃以下が好ましい。言い換えると、この加熱温度は損傷領域１１３からガスが抜けない温度である。なお、接合層１１４は、イオン注入工程を行う前に形成することもできる。この場合は、接合層１１４を形成するときのプロセス温度は、３５０℃以上にすることができる。
接合層１１４は、平滑で親水性の接合面を単結晶半導体基板１１０の表面に形成するため層である。そのため、接合層１１４の平均粗さＲａが０．７ｎｍ以下、より好ましくは、０．４ｎｍ以下が好ましい。また、接合層１１４の厚さは１０ｎｍ以上２００ｎｍ以下とすることができる。好ましい厚さは５ｎｍ以上５００ｎｍ以下であり、より好ましくは１０ｎｍ以上２００ｎｍ以下である。
接合層１１４には、化学的気相反応により形成される絶縁膜が好ましく、酸化シリコン膜が好ましい。接合層１１４として、プラズマ励起ＣＶＤ法で酸化シリコン膜を形成する場合には、ソースガスに有機シランガスおよび酸素（Ｏ２）ガスを用いることが好ましい。ソースガスに有機シランを用いることで、プロセス温度が３５０℃以下で、平滑な表面を有する酸化シリコン膜を形成することができる。また、熱ＣＶＤ法で、加熱温度が５００℃以下２００℃以上で形成されるＬＴＯ（低温酸化物、ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）で形成することができる。ＬＴＯの形成には、シリコンソースガスにモノシラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）などを用い、酸素ソースガスに一酸化二窒素（Ｎ２Ｏ）などを用いることができる。
例えば、ソースガスにＴＥＯＳとＯ２を用いて、酸化シリコン膜でなる接合層１１４を形成するための条件例としては、処理室に、流量１５ｓｃｃｍでＴＥＯＳを導入し、流量７５０ｓｃｃｍでＯ２を導入する。成膜圧力は１００Ｐａ、成膜温度３００℃、ＲＦ出力３００Ｗ、電源周波数１３．５６ＭＨｚが挙げられる。
なお、有機シランを用いて形成された酸化シリコン膜、または低温で成膜した窒化酸化シリコン膜などの、比較的低温で成膜された接合層は、表面にＯＨ基を多く有する。ＯＨ基は水分子と水素結合することでシラノール基を形成して、ベース基板と接合層とを低温で接合する。そして、最終的には共有結合であるシロキサン結合が、ベース基板と接合層との間に形成される。よって、上記の有機シランを用いて形成された酸化シリコン膜または低温で成膜した窒化酸化シリコン膜などの比較的低温で成膜された接合層は、Ｓｍａｒｔ Ｃｕｔなどで用いられているＯＨ基を内在しない或いは飛躍的に少ない熱酸化膜よりも、低温での接合に向いていると言える。
次に、絶縁層１１２および接合層１１４が形成された単結晶半導体基板１１０をトレイ１０からはずし、複数の単結晶半導体基板１１０を洗浄する。この洗浄工程は、純水による超音波洗浄で行うことができる。超音波洗浄はメガヘルツ超音波洗浄（メガソニック洗浄）が好ましい。超音波洗浄の後、単結晶半導体基板１１０をオゾン水で洗浄してもよい。オゾン水で洗浄することで、有機物の除去と、接合層１１４表面の親水性を向上させる表面活性化処理を行うことができる。洗浄処理、および表面活性化処理の終了後、図７（Ｄ）に示すように単結晶半導体基板１１０をトレイ１０の凹部１１に配置する。
接合層１１４の表面の活性化処理には、オゾン水による洗浄の他原子ビーム若しくはイオンビームの照射処理、プラズマ処理、若しくはラジカル処理で行うことができる。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。これらの処理は、単結晶半導体基板１１０をトレイ１０に配置した状態で行うこともできる。
次に、トレイ１０に配置された単結晶半導体基板１１０とベース基板１０１を貼り合わせる。貼り合わせる前に、ベース基板１０１も洗浄する。塩酸と過酸化水素水を用いた洗浄や、メガヘルツ超音波洗浄で行うことができる。また、ベース基板１０１の接合面となる表面を、接合層１１４と同様な処理で、表面活性化処理を行うことが好ましい。
また、ＥＡＧＬＥ２０００（コーニング社製）等のように、加熱処理を加えることで大きくシュリンクするようなガラス基板をベース基板１０１として用いる場合、接合工程後に貼り合わせの不良が生じる場合がある。よって、シュリンクに起因する貼り合わせの不良を回避するために、次に示す接合工程に移る前に、ベース基板１０１に予め加熱処理を施しておいても良い。
図８（Ａ）は接合工程を説明する断面図である。複数の単結晶半導体基板１１０が配置されたトレイ１０の上方からベース基板１０１を載置する。ベース基板１０１の端の一箇所に３００〜１５０００Ｎ／ｃｍ２程度の圧力を加える。この圧力は、１０００〜５０００Ｎ／ｃｍ２が好ましい。圧力をかけた部分から接合層１１４とベース基板１０１とが密着し始める。やがて１枚のベース基板１０１に対して、トレイ１０上の全ての単結晶半導体基板１１０が密着する。この接合工程は、加熱処理を伴わず、常温で行うことができるため、ベース基板１０１に、ガラス基板など耐熱性の低い基板を用いることが可能である。
複数の単結晶半導体基板１１０基板をトレイ１０に並べているため、単結晶半導体基板１１０の厚さの違いにより、接合層１１４の表面がベース基板１０１と接触しない単結晶半導体基板１１０が生じる場合がある。そのため、圧力をかける場所は一箇所ではなく、各単結晶半導体基板１１０に圧力をかけるようにすることが好ましい。また、トレイ１０に配置された状態で、接合層１１４表面の高さが多少違っていても、ベース基板１０１のたわみにより接合層１１４の一部分がベース基板１０１と密着すれば、接合層１１４表面全体に接合が進行することが可能である。
また、図８（Ａ）のようにベース基板１０１をトレイ１０に載せた後、図９のように、ベース基板１０１を下側に入れ替え得ることで、単結晶半導体基板１１０の厚さの違いが相殺され、接合層１１４の表面全体をベース基板１０１の表面に容易に接触させることができる。
ベース基板１０１に単結晶半導体基板１１０を貼り合わせた後、ベース基板１０１と接合層１１４との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処理温度は、損傷領域１１３に亀裂を発生させない温度とし、２００℃以上４５０℃以下の温度範囲で処理することができる。また、この温度範囲で加熱しながら、ベース基板１０１に単結晶半導体基板１１０を貼り合わせることで、ベース基板１０１と接合層１１４との接合界面での結合力を強固にすることができる。
図８（Ａ）に示すように、トレイ１０に配置された単結晶半導体基板１１０上にベース基板１０１を載置するときに、接合面にゴミなどにより汚染されてしまうと、汚染部分は接合されなくなる。そのため、接合面の汚染を防ぐため、ベース基板１０１を載置するときは、気密な処理室内で行うことが好ましい。また、処理室内を５．０×１０−３Ｐａ程度の減圧状態とし、接合処理の雰囲気を清浄にすることが好ましい。
次いで、加熱処理を行い、損傷領域１１３で剥離を生じさせて、単結晶半導体基板１１０から単結晶半導体層１１５を分離する。図８（Ｂ）は、単結晶半導体基板１１０から単結晶半導体層１１５を分離する分離工程を説明する図である。１１７を付した要素は、単結晶半導体層１１５が分離された単結晶半導体基板１１０を示している。
なお、図８（Ｂ）に示すように、単結晶半導体基板１１０の周辺部がベース基板１０１に接合しない場合が多くある。これは、単結晶半導体基板１１０の周辺部が面取りされている、或いは周辺部が曲率を有しているため、ベース基板１０１と接合層１０４とが密着しない、単結晶半導体基板１１０の周辺部では損傷領域１１３が分割しにくいなどの理由によるものと考えられる。また、その他の理由として、単結晶半導体基板１１０を作製する際に行われるＣＭＰなどの研磨が、単結晶半導体基板１１０の周辺部で不十分であり、中央部に比べて周辺部では表面が荒れていることが挙げられる。また、単結晶半導体基板１１０をトレイ１０に並べる際に、キャリア等で単結晶半導体基板１１０の周辺部に傷が入ってしまった場合、該傷も、周辺部がベース基板１０１に接合しにくい理由になると考えられる。そのため、ベース基板１０１には、単結晶半導体基板１１０よりもサイズが小さい単結晶半導体層１１５が貼り付けられ、また、単結晶半導体基板１１７の周囲には凸部が形成され、その凸部上に、ベース基板１０１に貼り付けられなかった、絶縁膜１１２ｂ、絶縁膜１１２ａおよび接合層１１４が残っている。
加熱処理を行うことで、温度上昇によって、損傷領域１１３に形成されている微小な孔には、イオンドーピングで添加した元素が析出し、内部の圧力が上昇する。圧力の上昇により、損傷領域１１３の微小な孔に体積変化が起こり、損傷領域１１３に亀裂が生じるので、損傷領域１１３沿って単結晶半導体基板１１０が劈開される。接合層１１４はベース基板１０１に接合しているので、ベース基板１０１上には単結晶半導体基板１１０から分離された単結晶半導体層１１５が固定される。単結晶半導体層１１５を単結晶半導体基板１１０から分離するための加熱処理の温度は、ベース基板１０１の歪み点を越えない温度とする。
この加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。
ＧＲＴＡ装置を用いる場合は、加熱温度５５０℃以上６５０℃以下、処理時間０．５分以上６０分以内とすることができる。抵抗加熱装置を用いる場合は、加熱温度２００℃以上６５０℃以下、処理時間２時間以上４時間以内とすることができる。マイクロ波処理装置を用いる場合は、マイクロ波周波数２．４５ＧＨｚとし、処理時間１０分以上２０分以内とすることができる。
抵抗加熱を有する縦型炉を用いた加熱処理の具体的な処理方法を説明する。トレイ１０に配置された単結晶半導体基板１１０が貼り付けられたベース基板１０１を、縦型炉のボートに載置する。ボートを縦型炉のチャンバーに搬入する。単結晶半導体基板１１０の酸化を抑制するため、まずチャンバー内を排気して真空状態とする。真空度は、５×１０−３Ｐａ程度とする。真空状態にした後、窒素をチャンバー内に供給して、チャンバー内を大気圧の窒素雰囲気にする。この間、加熱温度を２００℃に上昇させる。
チャンバー内を大気圧の窒素雰囲気にした後、温度２００℃で２時間加熱する。その後、１時間かけて４００℃に温度上昇させる。加熱温度４００℃の状態が安定したら、１時間かけて６００℃に温度上昇させる。加熱温度６００℃の状態が安定したら、６００℃で２時間加熱処理する。その後、１時間かけて、加熱温度４００℃まで下げ、１０分〜３０分間後に、チャンバー内からボートを搬出する。大気雰囲気下で、ボート上のトレイ１０に並べられた単結晶半導体基板１１７、および単結晶半導体層１１５が貼り付けられたベース基板１０１を冷却する。
上記の抵抗加熱炉を用いた加熱処理は、接合層１１４とベース基板１０１との結合力を強化するための加熱処理と、損傷領域１１３を分割させる加熱処理が連続して行われる。この２つの加熱処理を異なる装置で行う場合は、例えば、抵抗加熱炉において、処理温度２００℃、処理時間２時間の加熱処理を行った後、貼り合わされたベース基板１０１と単結晶半導体基板１１０を炉から搬出する。次いで、ＲＴＡ装置で、処理温度６００℃以上７００℃以下、処理時間１分以上３０分以下の加熱処理を行い、単結晶半導体基板１１０を損傷領域１１３で分割させる。
次に本発明では、図８（Ｃ）に示すように、単結晶半導体層１１５をエッチングし、損傷領域１１３の分割により荒れてしまった単結晶半導体層１１５の表面を平坦化する。本実施の形態では、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いる。
例えばＩＣＰエッチング法を用いる場合、エッチングガスである塩素の流量４０ｓｃｃｍ〜１００ｓｃｃｍ、コイル型の電極に投入する電力１００Ｗ〜２００Ｗ、下部電極（バイアス側）に投入する電力４０Ｗ〜１００Ｗ、反応圧力０．５Ｐａ〜１．０Ｐａとすれば良い。本実施の形態では、エッチングガスである塩素の流量１００ｓｃｃｍ、反応圧力１．０Ｐａ、下部電極の温度７０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力１５０Ｗ、下部電極（バイアス側）に投入する電力４０Ｗ、エッチング時間２５ｓｅｃ〜２７ｓｅｃとし、単結晶半導体層１１５を５０ｎｍ乃至６０ｎｍ程度にまで薄膜化する。エッチングガスには、塩素、塩化硼素、塩化珪素または四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄または弗化窒素などのフッ素系ガス、酸素などを適宜用いることができる。
上記エッチングにより、後に形成される半導体素子にとって最適となる膜厚まで単結晶半導体層１１５を薄膜化できるのみならず、単結晶半導体層１１５の表面を平坦化することができる。
なお、ベース基板１０１に密着された単結晶半導体層１１５は、損傷領域１１３の分離、および損傷領域１１３の形成によって、結晶欠陥が形成されている。また、その表面は平坦性が損なわれている。結晶欠陥を低減、および平坦性を向上するために、図１０（Ａ）に示す様に、単結晶半導体層１１５にレーザビーム１２２を照射する。
レーザビーム１２２を単結晶半導体層１１５側から照射することで、単結晶半導体層１１５上面から溶融させる。溶融した後、単結晶半導体層１１５が冷却、固化することで、図１０（Ｂ）に示すように、その上面の平坦性が向上された単結晶半導体層１１６が形成される。図１０（Ｂ）の斜視図が図１に対応する。
なお、レーザビーム１２２を照射する前に、ドライエッチングにより単結晶半導体層１１５の表面を平坦化している場合、ドライエッチングにより単結晶半導体層１１５の表面付近で結晶欠陥などの損傷が生じていることがある。しかし上記レーザビーム１２２の照射により、ドライエッチングにより生じる損傷をも補修することが可能である。
このレーザビームの照射工程では、レーザビーム１２２を用いているため、ベース基板１０１の温度上昇が抑えられるため、ガラス基板のような耐熱性の低い基板をベース基板１０１に用いることが可能になる。レーザビーム１２２の照射によって単結晶半導体層１１５は部分溶融させることが好ましい。完全溶融させると、液相となった単結晶半導体層１１５での無秩序な核発生により、単結晶半導体層１１５が再結晶化することとなり、単結晶半導体層１１５の結晶性が低下するからである。部分溶融させることで、単結晶半導体層１１５では、溶融されていない固相部分から結晶成長が進行する、いわゆる縦成長が起こる。縦成長による再結晶化によって、単結晶半導体層１１５の結晶欠陥が減少され、結晶性が回復される。なお、単結晶半導体層１１５が完全溶融状態であるとは、図１０（Ａ）の積層構造では、単結晶半導体層１１５が接合層１１４との界面まで溶融され、液体状態になっていることをいう。他方、単結晶半導体層１１５が部分溶融状態であるとは、上層が溶融して液相であり、下層が固相である状態をいう。
レーザビーム１２２を発振するレーザ発振器は、その発振波長が、紫外光域乃至可視光域にあるものが選択される。レーザビームの１２２の波長は、単結晶半導体層１１５に吸収される波長とする。その波長は、レーザ光の表皮深さ（ｓｋｉｎ ｄｅｐｔｈ）などを考慮して決定することができる。例えば、波長は２５０ｎｍ以上７００ｎｍ以下の範囲とすることができる。
このレーザ発振器には、連続発振レーザ、疑似連続発振レーザ及びパルス発振レーザを用いることができる。部分溶融させるためパルス発振レーザが好ましい。例えば、パルス発振レーザの場合は、繰り返し周波数１ＭＨｚ以下、パルス幅１０ｎ秒以上５００ｎ秒以下である。例えば、繰り返し周波数１０Ｈｚ〜３００Ｈｚ、パルス幅２５ｎ秒、波長３０８ｎｍのＸｅＣｌエキシマレーザを用いることができる。
また、レーザビーム１２２のエネルギーは、レーザビーム１２２の波長、レーザ光の表皮深さ、単結晶半導体層１１５の膜厚などを考慮して決定することができる。レーザビーム１２２のエネルギーは、例えば、３００ｍＪ／ｃｍ２以上８００ｍＪ／ｃｍ２以下の範囲とすることができ例えば、単結晶半導体層１１５の厚さが１２０ｎｍ程度であり、レーザ発振器にパルス発振レーザを用い、レーザビーム１２２の波長が３０８ｎｍの場合は、レーザビーム１２２のエネルギー密度は６００ｍＪ／ｃｍ２〜７００ｍＪ／ｃｍ２とすることができる。
レーザビーム１２２の照射の雰囲気は、希ガスまたは窒素雰囲気のような不活性雰囲気、または真空状態で行うことが好ましい。できる。不活性雰囲気中でレーザビーム１２２を照射するには、気密性のあるチャンバー内でレーザビーム１２２を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、レーザビーム１２２の被照射面に窒素ガスなど不活性ガスを吹き付けることで不活性雰囲気でのレーザビーム１２２の照射を実現することができる。
窒素などの不活性雰囲気や真空状態のほうが、大気雰囲気よりも単結晶半導体層１１６の平坦性を向上させる効果が高く、また、これらの雰囲気のほうが大気雰囲気よりもクラックやリッジの発生を抑える効果が高くなるため、レーザビーム１２２の使用可能なエネルギー範囲が広くなる。
光学系により、レーザビーム１２２は、エネルギー分布を均一にし、かつ断面の形状を線状にすることが好ましい。このことにより、スループット良く、かつレーザビーム１２２の照射を均一に行うことができる。レーザビーム１２２のビーム長は、ベース基板１０１の１辺より長くすることで、１回の走査で、ベース基板１０１に貼り付けられた全ての単結晶半導体層１１５にレーザビーム１２２を照射することができる。レーザビーム１２２のビーム長がベース基板１０１の１辺より短い場合は、複数回の走査で、ベース基板１０１に貼り付けられた全ての単結晶半導体層１１５にレーザビーム１２２を照射することができるような、長さにすればよい。
なお、レーザビーム１２２を単結晶半導体層１１５に照射する前に、単結晶半導体層１１５の表面に形成されている自然酸化膜などの酸化膜を除去する処理を行う。酸化膜を除去するのは、単結晶半導体層１１５表面に酸化膜が残存した状態で、レーザビーム１２２を照射しても、平坦化の効果が十分に得られないからである。酸化膜の除去処理は、フッ酸水溶液で単結晶半導体層１１５を処理することで行うことができる。フッ酸による処理は、単結晶半導体層１１５の表面が撥水性を示すまで行うことが望ましい。撥水性を示すことで、単結晶半導体層１１５から酸化膜が除去されたことが確認できる。
図１０（Ａ）のレーザビーム１２２の照射工程は、次のように行うことができる。まず、単結晶半導体層１１５を１／１００に希釈されたフッ酸水溶液で１１０秒間処理して、表面の酸化膜を除去する。レーザビーム１２２のレーザ発振器として、ＸｅＣｌエキシマレーザ（波長：３０８ｎｍ、パルス幅：２５ｎ秒、繰り返し周波数６０Ｈｚ）を用いる。光学系により、レーザビーム１２２の断面を３００ｍｍ×０．３４ｍｍの線状に整形する。レーザビーム１２２の走査速度を２．０ｍｍ／秒とし、スキャンピッチを３３μｍ、ビームショット数を約１０ショットで、レーザビーム１２２を単結晶半導体層１１５に照射する。照射面に窒素ガスを吹き付けながら、レーザビーム１２２を走査する。ベース基板１０１が７３０ｍｍ×９２０ｍｍの場合は、レーザビーム１２２のビーム長が３００ｍｍであるので、レーザビーム１２２の照射領域を３分割することで、ベース基板１０１に貼り付けられた全ての単結晶半導体層１１５にレーザビーム１２２を照射することができる。
次に本発明では、図８（Ｃ）の場合と同様に、単結晶半導体層１１６の表面をエッチングしても良い。レーザビームの照射後に単結晶半導体層１１６の表面をエッチングする場合は、必ずしもレーザビームの照射を行う前に単結晶半導体層１１５の表面をエッチングする必要はない。また、レーザビームの照射を行う前に単結晶半導体層１１５の表面をエッチングした場合は、必ずしもレーザビームの照射後に単結晶半導体層１１６の表面をエッチングする必要はない。また本発明では、レーザビームの照射前と照射後の両方のタイミングでエッチングを行っても良い。
上記エッチングにより、後に形成される半導体素子にとって最適となる膜厚まで単結晶半導体層１１６を薄膜化できるのみならず、単結晶半導体層１１６の表面を平坦化することができる。
レーザビーム１２２を照射した後、単結晶半導体層１１６に５００℃以上６５０℃以下の加熱処理を行うことが好ましい。この加熱処理によって、レーザビーム１２２の照射で回復されなかった、単結晶半導体層１１６欠陥の消滅、単結晶半導体層１１６の歪みの緩和をすることができる。この加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。例えば、抵抗加熱炉を用いた場合は、５００℃の温度で１時間加熱した後、５５０℃で４時間加熱するとよい。
以上の工程により、図１および図１０（Ｂ）に示す半導体基板１００を作成することができる。本実施の形態では、絶縁層１１２の形成、接合層１１４の形成、損傷領域１１３の形成および接合層１１４の形成を、複数の単結晶半導体基板１１０をトレイ１０に載置して行うため、複数の単結晶半導体基板１１０を一括処理できるため、スループットよく、半導体基板１００を形成することができる。また、トレイ１０に単結晶半導体基板１１０載置した状態で、ベース基板１０１と単結晶半導体基板１１０とを貼り合わせているため、複数の単結晶半導体層１１５をスループット良く、かつ容易にベース基板１０１に形成することができる。
なお、図７（Ａ）から図７（Ｃ）までの工程では、単結晶半導体基板１１０を別のトレイ１０に移動することなく行ったが、工程毎にその工程で使用する装置の専用のトレイ１０に単結晶半導体基板１１０を移しかえてもよい。例えば、図７（Ａ）の絶縁層１１２の形成工程では、ＰＥＣＶＤ装置専用のトレイ１０を使用し、図７（Ｂ）の工程ではドーピング装置専用のトレイ１０を使用してもよい。
また、図７（Ａ）の絶縁層１１２の形成工程の後、絶縁層１１２が形成された単結晶半導体基板１１０をトレイ１０から取り出し、この単結晶半導体基板１１０を超音波洗浄などの洗浄処理を行い、洗浄処理後、清浄な別のトレイ１０に単結晶半導体基板１１０を配置することもできる。
また、図７（Ｂ）の損傷領域１１３の形成工程の後、損傷領域１１３が形成された単結晶半導体基板１１０をトレイ１０から取り出し、この単結晶半導体基板１１０を超音波洗浄などの洗浄処理を行い、洗浄処理後、清浄な別のトレイ１０に単結晶半導体基板１１０を配置することもできる。
（実施の形態２）
本実施の形態では、単結晶半導体基板の再生処理について説明する。図８（Ｂ）に示す単結晶半導体層１１５が分離された単結晶半導体基板１１７を再生処理する。図１１を用いて、単結晶半導体基板の再生処理を説明する。
図８（Ｂ）の工程の後、図１１に示すように、単結晶半導体基板１１７の周囲には凸部１１７ａが形成され、その凸部１１７ａ上に、ベース基板１０１に貼り付けられなかった、絶縁膜１１２ｂ、絶縁膜１１２ａおよび接合層１１４が残っている。
まず、絶縁膜１１２ｂ、絶縁膜１１２ａおよび接合層１１４を除去するエッチング処理を行う。これらの膜が、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンで形成されている場合、フッ酸水溶液を用いたウエットエッチング処理を行う。このエッチング処理により、図１１（Ｂ）に示すように、単結晶半導体基板１１７が得られる。図１１（Ｃ）は、図１１（Ｂ）の鎖線ＸＹによる断面図である。
次に、図１１（Ｂ）および図１１（Ｃ）に示す単結晶半導体基板１１７をエッチング処理して、凸部１１７ａおよび単結晶半導体層１１５の分離面１１７ｂを除去する。図１１（Ｃ）の波線で囲った部分は、このエッチング処理によって、除去すべき部分を示している。このエッチングにより、単結晶半導体基板１１７に残っている損傷領域１１３のような水素を過剰に含んでいる領域を除去する。単結晶半導体基板１１７のエッチング処理はウエットエッチング処理が好ましく、エッチング液には、水酸化テトラメチルアンモニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、略称：ＴＭＡＨ）溶液を用いることができる。
単結晶半導体基板１１７をエッチング処理して、図１１（Ｃ）に示す凸部１１７ａ、分離面１１７ｂ、及び損傷領域１１３を除去した後、その表面を研磨し、図１１（Ｄ）に示すような平滑な表面を有する単結晶半導体基板１１８する。この単結晶半導体基板１１８を図２に示す単結晶半導体基板１１０として再利用することができる。
研磨処理には、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、略称：ＣＭＰ）を用いることができる。単結晶半導体基板１１８の表面を平滑にするため、１μｍ〜１０μｍ程度研磨することが望ましい。研磨後は、単結晶半導体基板１１８表面に研磨粒子などが残るため、フッ酸洗浄やＲＣＡ洗浄を行う。
単結晶半導体基板１１８を再利用することで、半導体基板１００の材料コストを削減することができる。
（実施の形態３）
本実施の形態では、半導体基板１００を用いた半導体装置の作製方法の一例として、半導体素子の一つである薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタを組み合わせることで、各種の半導体装置が形成される。本実施の形態では、実施の形態２の作製方法で作製した半導体基板１００を用いることにする。
まず図１２（Ａ）に示すように、ベース基板１０１上の単結晶半導体層１１６をエッチングにより所望の形状に加工（パターニング）することで、半導体膜６０３と半導体膜６０４とを形成する。
半導体膜６０３と半導体膜６０４には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物、若しくはリン、砒素などのｎ型不純物が添加されていても良い。例えば、ｐ型を付与する不純物としてボロンを添加する場合、５×１０１６ｃｍ−３以上１×１０１７ｃｍ−３以下の濃度で添加すれば良い。閾値電圧を制御するための不純物の添加は、単結晶半導体層１１６に対して行っても良いし、半導体膜６０３と半導体膜６０４に対して行っても良い。また、閾値電圧を制御するための不純物の添加を、単結晶半導体基板１１０に対して行っても良い。若しくは、不純物の添加を、閾値電圧を大まかに調整するために単結晶半導体基板１１０に対して行った上で、閾値電圧を微調整するために、単結晶半導体層１１６に対して、または半導体膜６０３及び半導体膜６０４に対しても行うようにしても良い。
また半導体膜６０３と半導体膜６０４を形成した後、ゲート絶縁膜６０６を形成する前に水素化処理を行っても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
次に図１２（Ｂ）に示すように、半導体膜６０３と半導体膜６０４を覆うように、ゲート絶縁膜６０６を形成する。ゲート絶縁膜６０６は、高密度プラズマ処理を行うことにより半導体膜６０３と半導体膜６０４の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁膜６０６として用いる。
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜６０６と半導体膜６０３及び半導体膜６０４との界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体膜を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
或いは、半導体膜６０３と半導体膜６０４を熱酸化させることで、ゲート絶縁膜６０６を形成するようにしても良い。また、プラズマＣＶＤ法またはスパッタリング法などを用い、酸化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルを含む膜を、単層で、または積層させることで、ゲート絶縁膜６０６を形成しても良い。
或いは、水素を含んだゲート絶縁膜６０６を形成した後、３５０℃以上４５０℃以下の温度による加熱処理を行うことで、ゲート絶縁膜６０６中に含まれる水素を半導体膜６０３及び半導体膜６０４中に拡散させるようにしても良い。この場合、ゲート絶縁膜６０６は、プロセス温度を３５０℃以下で、プラズマＣＶＤ法で窒化シリコン又は窒化酸化シリコンを堆積することで、形成すれば良い。半導体膜６０３及び半導体膜６０４に水素を供給することで、半導体膜６０３及び半導体膜６０４中、及びゲート絶縁膜６０６と半導体膜６０３及び半導体膜６０４の界面での、捕獲中心となるような欠陥を効果的に低減することができる。
次に図１２（Ｃ）に示すように、ゲート絶縁膜６０６上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、半導体膜６０３と半導体膜６０４の上方に電極６０７を形成する。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることが出来る。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタル（Ｔａ）を、２層目にタングステン（Ｗ）を用いることが出来る。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層目の導電膜の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされた珪素とニッケルシリサイド、ｎ型を付与する不純物がドーピングされたＳｉとＷＳｉｘ等も用いることが出来る。
また、本実施の形態では電極６０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。電極６０７は積層された複数の導電膜で形成されていても良い。３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
なお電極６０７を形成する際に用いるマスクとして、レジストの代わりに酸化珪素、窒化酸化珪素等をマスクとして用いてもよい。この場合、パターニングして酸化珪素、窒化酸化珪素等のマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅を有する電極６０７を形成することができる。またマスクを用いずに、液滴吐出法を用いて選択的に電極６０７を形成しても良い。
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また電極６０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
次に図１２（Ｄ）に示すように、電極６０７をマスクとして一導電型を付与する不純物元素を半導体膜６０３、半導体膜６０４に添加する。本実施の形態では、半導体膜６０４にｐ型を付与する不純物元素（例えばボロン）を、半導体膜６０３にｎ型を付与する不純物元素（例えばリンまたはヒ素）を添加する。なお、ｐ型を付与する不純物元素を半導体膜６０４に添加する際、ｎ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜６０３に添加する際、ｐ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。或いは、先に半導体膜６０３及び半導体膜６０４にｐ型もしくはｎ型のいずれか一方を付与する不純物元素を添加した後、一方の半導体膜のみに選択的により高い濃度でｐ型もしくはｎ型のうちの他方を付与する不純物元素のいずれか一方を添加するようにしても良い。上記不純物の添加により、半導体膜６０３に不純物領域６０８、半導体膜６０４に不純物領域６０９が形成される。
次に、図１３（Ａ）に示すように、電極６０７の側面にサイドウォール６１０を形成する。サイドウォール６１０は、例えば、ゲート絶縁膜６０６及び電極６０７を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された該絶縁膜を部分的にエッチングすることで、形成することが出来る。上記異方性エッチングにより、新たに形成された絶縁膜が部分的にエッチングされて、電極６０７の側面にサイドウォール６１０が形成される。なお上記異方性エッチングにより、ゲート絶縁膜６０６も部分的にエッチングしても良い。サイドウォール６１０を形成するための絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素膜、酸化珪素膜、窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成することができる。本実施の形態では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ法によって形成する。またエッチングガスとしては、ＣＨＦ３とヘリウムの混合ガスを用いることができる。なお、サイドウォール６１０を形成する工程は、これらに限定されるものではない。
次に図１３（Ｂ）に示すように、電極６０７及びサイドウォール６１０をマスクとして、半導体膜６０３、半導体膜６０４に一導電型を付与する不純物元素を添加する。なお、半導体膜６０３、半導体膜６０４には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。なお、ｐ型を付与する不純物元素を半導体膜６０４に添加する際、ｎ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜６０３に添加する際、ｐ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。
上記不純物元素の添加により、半導体膜６０３に、一対の高濃度不純物領域６１１と、一対の低濃度不純物領域６１２と、チャネル形成領域６１３とが形成される。また上記不純物元素の添加により、半導体膜６０４に、一対の高濃度不純物領域６１４と、一対の低濃度不純物領域６１５と、チャネル形成領域６１６とが形成される。高濃度不純物領域６１１、６１４はソース又はドレインとして機能し、低濃度不純物領域６１２、６１５はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。
なお、半導体膜６０４上に形成されたサイドウォール６１０と、半導体膜６０３上に形成されたサイドウォール６１０は、キャリアが移動する方向における幅が同じになるように形成しても良いが、該幅が異なるように形成しても良い。ｐ型トランジスタとなる半導体膜６０４上のサイドウォール６１０の幅は、ｎ型トランジスタとなる半導体膜６０３上のサイドウォール６１０の幅よりも長くすると良い。なぜならば、ｐ型トランジスタにおいてソース及びドレインを形成するために注入されるボロンは拡散しやすく、短チャネル効果を誘起しやすいためである。ｐ型トランジスタにおいて、サイドウォール６１０の幅より長くすることで、ソース及びドレインに高濃度のボロンを添加することが可能となり、ソース及びドレインを低抵抗化することができる。
次に、ソース及びドレインをさらに低抵抗化するために、半導体膜６０３、半導体膜６０４をシリサイド化することで、シリサイド層を形成しても良い。シリサイド化は、半導体膜に金属を接触させ、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体層中の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを用いれば良い。半導体膜６０３、半導体膜６０４の厚さが薄い場合には、この領域の半導体膜６０３、半導体膜６０４の底部までシリサイド反応を進めても良い。シリサイド化に用いる金属の材料として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることができる。また、レーザ照射やランプなどの光照射によってシリサイドを形成しても良い。
上述した一連の工程により、ｎチャネル型トランジスタ６１７と、ｐチャネル型トランジスタ６１８とが形成される。
次に図１３（Ｃ）に示すように、トランジスタ６１７、トランジスタ６１８を覆うように絶縁膜６１９を形成する。絶縁膜６１９は必ずしも設ける必要はないが、絶縁膜６１９を形成することで、アルカリ金属やアルカリ土類金属などの不純物がトランジスタ６１７、トランジスタ６１８へ侵入するのを防ぐことが出来る。具体的に絶縁膜６１９として、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の窒化酸化珪素膜を、絶縁膜６１９として用いる。この場合、上記水素化の工程は、該窒化酸化珪素膜形成後に行っても良い。
次に、トランジスタ６１７、トランジスタ６１８を覆うように、絶縁膜６１９上に絶縁膜６２０を形成する。絶縁膜６２０は、ポリイミド、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜６２０を形成しても良い。絶縁膜６２０は、その表面をＣＭＰ法などにより平坦化させても良い。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも１種を有していても良い。
絶縁膜６２０の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
次に図１４に示すように、半導体膜６０３と半導体膜６０４がそれぞれ一部露出するように絶縁膜６１９及び絶縁膜６２０にコンタクトホールを形成する。そして、該コンタクトホールを介して半導体膜６０３と半導体膜６０４に接する導電膜６２１、６２２を形成する。コンタクトホール開口時のエッチングに用いられるガスは、ＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。
導電膜６２１、６２２は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜６２１、６２２として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。導電膜６２１、６２２は、上記金属が用いられた膜を単層または複数積層させて形成することが出来る。
アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方とを含むものも例として挙げることが出来る。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜６２１、６２２を形成する材料として最適である。特にアルミニウムシリコン（Ａｌ−Ｓｉ）膜は、導電膜６２１、６２２をパターニングで形成するとき、レジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、珪素（Ｓｉ）の代わりに、アルミニウム膜に０．５％程度のＣｕを混入させても良い。
導電膜６２１、６２２は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜である。アルミニウムシリコン（Ａｌ−Ｓｉ）膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体膜６０３と半導体膜６０４上に薄い酸化膜ができていたとしても、バリア膜に含まれるチタンがこの酸化膜を還元し、導電膜６２１、６２２と、半導体膜６０３及び半導体膜６０４とがそれぞれ良好なコンタクトをとることができる。またバリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜６２１、６２２を下層からＴｉ、窒化チタン、Ａｌ−Ｓｉ、Ｔｉ、窒化チタンの５層構造とすることが出来る。
また導電膜６２１、６２２として、ＷＦ６ガスとＳｉＨ４ガスから化学気相成長法で形成したタングステンシリサイドを用いても良い。また、ＷＦ６を水素還元して形成したタングステンを、導電膜６２１、６２２として用いても良い。
なお、導電膜６２１はｎチャネル型トランジスタ６１７の高濃度不純物領域６１１に接続されている。導電膜６２２はｐチャネル型トランジスタ６１８の高濃度不純物領域６１４に接続されている。
図１４には、ｎチャネル型トランジスタ６１７及びｐチャネル型トランジスタ６１８の上面図が示されている。ただし図１４では導電膜６２１、６２２、絶縁膜６１９、絶縁膜６２０を省略した図を示している。
また本実施の形態では、ｎチャネル型トランジスタ６１７とｐチャネル型トランジスタ６１８が、それぞれゲートとして機能する電極６０７を１つずつ有する場合を例示しているが、本発明はこの構成に限定されない。本発明で作製されるトランジスタは、ゲートとして機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。
また本発明で作製される半導体装置が有するトランジスタは、ゲートプレナー構造を有していても良い。
なお、ＳＯＩ基板が有する半導体膜は、ほぼ単結晶に近いものが得られる。そのため、多結晶の半導体膜と比べて、配向のばらつきが小さいのでトランジスタの閾値電圧のばらつきを小さくすることができる。また、多結晶の半導体膜とは異なり結晶粒界が殆ど見られないので、結晶粒界に起因するリーク電流を抑え、半導体装置の省電力化を実現することができる。そしてレーザ結晶化により得られる多結晶の半導体膜では、ビームスポット内のエネルギー密度の分布に起因して、半導体膜の表面に突起（リッジ）が現れやすい。しかし、ＳＯＩ基板が有する半導体膜は、レーザ光を照射する必要がない、或いは、貼り合わせにより生じた半導体膜内の欠陥を修復できる程度に、低いエネルギー密度で照射すれば良い。よって、ＳＯＩ基板が有する半導体膜の表面の平坦性は、レーザ結晶化により得られる多結晶の半導体膜に比べて飛躍的に高いため、ＳＯＩ基板が有する半導体膜上に形成されるゲート絶縁膜の膜厚を５ｎｍ乃至５０ｎｍ程度まで薄くすることが可能である。よって、ゲート電圧を抑えつつも高いオン電流を得ることができる。また、レーザ結晶化により得られる多結晶の半導体膜を用いる場合、高い移動度を得るために、レーザ光の走査方向に沿ってトランジスタが有する半導体膜の配置を決める必要があったが、ＳＯＩ基板が有する半導体膜ではその必要がないため、半導体装置の設計における制約が少なくなる。
本実施例では、本発明の半導体装置が有する各種回路の具体的な構成について、インバータを例に挙げて説明する。インバータの回路図を図１５（Ａ）に、また図１５（Ａ）に示すインバータの上面図を図１５（Ｂ）に、一例として示す。
図１５（Ａ）に示すインバータは、ｐチャネル型のトランジスタ２００１と、ｎチャネル型のトランジスタ２００２とを有する。トランジスタ２００１とトランジスタ２００２は直列に接続されている。具体的には、トランジスタ２００１のドレインと、トランジスタ２００２のドレインが接続されている。そして、トランジスタ２００１のドレイン及びトランジスタ２００２のドレインの電位は、出力端子ＯＵＴに与えられる。
またトランジスタ２００１のゲートとトランジスタ２００２のゲートは接続されている。そして、入力端子ＩＮに入力された信号の電位は、トランジスタ２００１のゲート及びトランジスタ２００２のゲートに与えられる。トランジスタ２００１のソースにはハイレベルの電圧ＶＤＤが与えられ、トランジスタ２００２のソースにはローレベルの電圧ＶＳＳが与えられる。
図１５（Ｂ）に示すインバータでは、トランジスタ２００１のドレインと、トランジスタ２００２のドレインは、配線２００３を介して電気的に接続されている。そして配線２００３は配線２００４に接続されている。よって、トランジスタ２００１のドレイン及びトランジスタ２００２のドレインの電位は、配線２００３及び配線２００４を介して、出力端子ＯＵＴの電位として後段の回路に与えられる。
また図１５（Ｂ）に示すインバータでは、配線２００５の一部がトランジスタ２００１のゲート及びトランジスタ２００２のゲートとして機能している。そして配線２００５に与えられた電位が、入力端子ＩＮの電位としてトランジスタ２００１のゲート及びトランジスタ２００２のゲートに与えられる。そしてトランジスタ２００１のソースには、配線２００６を介して電圧ＶＤＤが与えられ、トランジスタ２００２のソースには、配線２００７を介して電圧ＶＳＳが与えられている。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
本実施例では、本発明の半導体装置が有する各種回路の具体的な構成について、ＮＡＮＤを例に挙げて説明する。ＮＡＮＤの回路図を図１６（Ａ）に、また図１６（Ａ）に示すＮＡＮＤの上面図を図１６（Ｂ）に、一例として示す。
図１６（Ａ）に示すＮＡＮＤは、ｐチャネル型のトランジスタ３００１と、ｐチャネル型のトランジスタ３００２と、ｎチャネル型のトランジスタ３００３と、ｎチャネル型のトランジスタ３００４とを有する。トランジスタ３００１と、トランジスタ３００３と、トランジスタ３００４とは、順に直列に接続されている。またトランジスタ３００１と、トランジスタ３００２とは並列に接続されている。
具体的にトランジスタ３００１のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００２のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００４のソースとドレインは、一方にはローレベルの電圧ＶＳＳが与えられている。トランジスタ３００３のソースとドレインは、一方は出力端子ＯＵＴに接続されている。そして、トランジスタ３００３のソースとドレインの他方と、トランジスタ３００３のソースとドレインの他方とが接続されている。トランジスタ３００１のゲートと、トランジスタ３００３のゲートには、入力端子ＩＮ１の電位が与えられる。またトランジスタ３００２のゲートと、トランジスタ３００４のゲートには、入力端子ＩＮ２の電位が与えられる。
図１６（Ｂ）に示すＮＡＮＤでは、直列に接続されているトランジスタ３００１とトランジスタ３００２とが、半導体膜３００５を共有している。また直列に接続されているトランジスタ３００３とトランジスタ３００４とが、半導体膜３００６を共有している。また配線３００７の一部はトランジスタ３００１のゲート及びトランジスタ３００３のゲートとして機能している。そして配線３００７に与えられた電位が、入力端子ＩＮ１の電位としてトランジスタ３００１のゲート及びトランジスタ３００３のゲートに与えられる。配線３００８の一部はトランジスタ３００２のゲート及びトランジスタ３００４のゲートとして機能している。そして配線３００８に与えられた電位が、入力端子ＩＮ２の電位としてトランジスタ３００２のゲート及びトランジスタ３００４のゲートに与えられる。
ハイレベルの電圧ＶＤＤは、配線３００９を介してトランジスタ３００１のソースとドレインの一方、及びトランジスタ３００２のソースとドレインの一方に与えられる。またローレベルの電圧ＶＳＳは、配線３０１０を介してトランジスタ３００４のソースとドレインの一方に与えられる。トランジスタ３００１のソースとドレインの他方、トランジスタ３００２のソースとドレインの他方、及びトランジスタ３００３のソースとドレインの一方は、その電位が配線３０１１及び配線３０１２を介して出力端子ＯＵＴの電位として後段の回路に与えられる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本実施例では、本発明の半導体装置の一つであるＲＦタグの構成について説明する。図１７（Ａ）は本発明のＲＦタグの一形態を示すブロック図である。図１７（Ａ）においてＲＦタグ５００は、アンテナ５０１と、集積回路５０２とを有している。集積回路５０２は、電源回路５０３、復調回路５０４、変調回路５０５、レギュレータ５０６、制御回路５０７、メモリ５０９を有している。本発明の整流回路は、電源回路５０３、復調回路５０４において用いることができる。
質問器から電波が送られてくると、アンテナ５０１において該電波が交流電圧に変換される。電源回路５０３では、アンテナ５０１からの交流電圧を整流し、電源用の電圧を生成する。電源回路５０３において生成された電源用の電圧は、制御回路５０７とレギュレータ５０６に与えられる。レギュレータ５０６は、電源回路５０３からの電源用の電圧を安定化させるか、またはその高さを調整した後、集積回路５０２内の復調回路５０４、変調回路５０５、制御回路５０７またはメモリ５０９などの各種回路に供給する。
復調回路５０４は、アンテナ５０１が受信した交流信号を復調して、後段の制御回路５０７に出力する。制御回路５０７は復調回路５０４から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、メモリ５０９は一次キャッシュメモリまたは二次キャッシュメモリとして用いることが出来る。また制御回路５０７は、復調回路５０４から入力された信号を解析し、質問器から送られてきた命令の内容に従って、メモリ５０９内の情報の出力、またはメモリ５０９内における命令の内容の保存を行う。制御回路５０７から出力される信号は符号化され、変調回路５０５に送られる。変調回路５０５は該信号に従ってアンテナ５０１が受信している電波を変調する。アンテナ５０１において変調された電波は質問器で受け取られる。そしてＲＦタグ５００から出力された情報を知ることができる。
このようにＲＦタグ５００と質問器との通信は、キャリア（搬送波）として用いる電波を変調することで行われる。キャリアは、１２５ｋＨｚ、１３．５６ＭＨｚ、９５０ＭＨｚなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。
信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することが出来る。電磁結合方式や電磁誘導方式の場合、強い電波にＲＦタグがさらされることで、アンテナに過度に大きい交流電圧が生じてしまう恐れがある。本発明の整流回路を用いることは、過度に大きい交流電圧によって集積回路内の、集積回路において半導体素子が劣化または破壊されるのを防止することができるので、電磁結合方式や電磁誘導方式の場合は特に有効である。
メモリ５０９は不揮発性メモリであっても揮発性メモリであってもどちらでも良い。メモリ５０９として、例えばＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、ＥＥＰＲＯＭ、ＦｅＲＡＭなどを用いることが出来る。
本実施例では、アンテナ５０１を有するＲＦタグ５００の構成について説明しているが、本発明のＲＦタグは必ずしもアンテナを有していなくとも良い。また図１７（Ａ）に示したＲＦタグに、発振回路または二次電池を設けても良い。
また図１７（Ａ）では、アンテナを１つだけ有するＲＦタグの構成について説明したが、本発明はこの構成に限定されない。電力を受信するためのアンテナと、信号を受信するためのアンテナとの、２つのアンテナを有していても良い。アンテナが１つだと、例えば９５０ＭＨｚの電波で電力の供給と信号の伝送を両方行う場合、遠方まで大電力が伝送され、他の無線機器の受信妨害を起こす可能性がある。そのため、電力の供給は電波の周波数を下げて近距離にて行う方が望ましいが、この場合通信距離は必然的に短くなってしまう。しかしアンテナが２つあると、電力を供給する電波の周波数と、信号を送るための電波の周波数とを使い分けることができる。例えば電力を送る際は電波の周波数を１３．５６ＭＨｚとして磁界を用い、信号を送る際は電波の周波数を９５０ＭＨｚとして電界を用いることができる。このように機能合わせてアンテナを使い分けることによって、電力の供給は近距離のみの通信とし、信号の伝送は遠距離も可能なものとすることができる。
本発明の半導体装置の一つであるＲＦタグは、絶縁表面を有する基板もしくは絶縁基板上に接合された単結晶半導体層（ＳＯＩ層）によって集積回路５０２を形成できるので、処理速度の高速化のみならず低消費電力化を図ることができる。また、本発明ではベース基板を大型化しながら生産性を高めることができるので、ＲＦタグ一つあたりの価格を抑えることが可能となる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
次に、本発明の半導体装置の一つであるＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）の構成について説明する。
図１７（Ｂ）に、本実施例のＣＰＵの構成をブロック図で示す。図１７（Ｂ）に示すＣＰＵは、基板８００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）８０１、演算回路用制御部（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）８０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）８０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）８０４、タイミング制御部（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）８０５、レジスタ（Ｒｅｇｉｓｔｅｒ）８０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）８０７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）８０８、メモリ８０９、メモリ用インターフェース８２０を主に有している。メモリ８０９及びメモリ用インターフェース８２０は、別チップに設けても良い。勿論、図１７（Ｂ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース８０８を介してＣＰＵに入力された命令は、命令解析部８０３においてデコードされた後、演算回路用制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５に入力される。演算回路用制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５は、デコードされた命令にもとづき、各種制御を行なう。具体的に演算回路用制御部８０２は、演算回路８０１の動作を制御するための信号を生成する。また、割り込み制御部８０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部８０７は、レジスタ８０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ８０６の読み出しや書き込みを行なう。
またタイミング制御部８０５は、演算回路８０１、演算回路用制御部８０２、命令解析部８０３、割り込み制御部８０４、レジスタ制御部８０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部８０５は、基準クロック信号をもとに、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
本発明の半導体装置の一つであるＣＰＵは、絶縁表面を有する基板もしくは絶縁基板上に接合された単結晶半導体層（ＳＯＩ層）によって集積回路を形成できるので、処理速度の高速化のみならず低消費電力化を図ることができる。また、本発明ではベース基板を大型化しながら生産性を高めることができるので、ＣＰＵ一つあたりの価格を抑えることが可能となる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本実施例では、本発明で作製される半導体装置の一つである、アクティブマトリクス型の半導体表示装置の構成について説明する。
アクティブマトリクス型の発光装置は、各画素に表示素子に相当する発光素子が設けられている。発光素子は自ら発光するため視認性が高く、液晶表示装置で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。本実施例では、発光素子の１つである有機発光素子（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いた発光装置について説明するが、本発明で作製される半導体表示装置は、他の発光素子を用いた発光装置であっても良い。
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）が得られる材料を含む層（以下、電界発光層と記す）と、陽極層と、陰極層とを有している。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明で作製される発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
図１８（Ａ）に、本実施例の発光装置の断面図を示す。図１８（Ａ）に示す発光装置は、駆動回路に用いられるトランジスタ１６０１、トランジスタ１６０２と、画素に用いられる駆動用トランジスタ１６０４、スイッチング用トランジスタ１６０３とを素子基板１６００上に有している。また図１８（Ａ）に示す発光装置は、素子基板１６００上において、画素に発光素子１６０５を有している。
発光素子１６０５は、画素電極１６０６と、電界発光層１６０７と、対向電極１６０８とを有している。画素電極１６０６と対向電極１６０８は、いずれか一方が陽極であり、他方が陰極である。
陽極は、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などの透光性酸化物導電材料を用いることができる。また陽極は、透光性酸化物導電材料の他に、例えば窒化チタン、窒化ジルコニウム、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ、Ａｌ等の１つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で陽極側から光を取り出す場合、光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で形成する。
なお、陽極として導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いることもできる。導電性組成物は、陽極となる導電膜のシート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えばπ電子共役系導電性高分子として、ポリアニリン及びまたはその誘導体、ポリピロール及びまたはその誘導体、ポリチオフェン及びまたはその誘導体、これらの２種以上の共重合体などがあげられる。
共役導電性高分子の具体例としては、ポリピロ−ル、ポリ（３−メチルピロ−ル）、ポリ（３−ブチルピロ−ル）、ポリ（３−オクチルピロ−ル）、ポリ（３−デシルピロ−ル）、ポリ（３，４−ジメチルピロ−ル）、ポリ（３，４−ジブチルピロ−ル）、ポリ（３−ヒドロキシピロ−ル）、ポリ（３−メチル−４−ヒドロキシピロ−ル）、ポリ（３−メトキシピロ−ル）、ポリ（３−エトキシピロ−ル）、ポリ（３−オクトキシピロ−ル）、ポリ（３−カルボキシルピロ−ル）、ポリ（３−メチル−４−カルボキシルピロ−ル）、ポリＮ−メチルピロール、ポリチオフェン、ポリ（３−メチルチオフェン）、ポリ（３−ブチルチオフェン）、ポリ（３−オクチルチオフェン）、ポリ（３−デシルチオフェン）、ポリ（３−ドデシルチオフェン）、ポリ（３−メトキシチオフェン）、ポリ（３−エトキシチオフェン）、ポリ（３−オクトキシチオフェン）、ポリ（３−カルボキシルチオフェン）、ポリ（３−メチル−４−カルボキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）、ポリアニリン、ポリ（２−メチルアニリン）、ポリ（２−オクチルアニリン）、ポリ（２−イソブチルアニリン）、ポリ（３−イソブチルアニリン）、ポリ（２−アニリンスルホン酸）、ポリ（３−アニリンスルホン酸）等が挙げられる。
上記導電性高分子を、単独で導電性組成物として陽極に使用してもよいし、導電性組成物の膜の厚さの均一性、膜強度等の膜特性を調整するために有機樹脂を添加して使用することができる。
有機樹脂としては、導電性高分子と相溶または混合分散可能であれば熱硬化性樹脂であってもよく、熱可塑性樹脂であってもよく、光硬化性樹脂であってもよい。例えば、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル系樹脂、ポリイミド、ポリアミドイミド等のポリイミド系樹脂、ポリアミド６、ポリアミド６，６、ポリアミド１２、ポリアミド１１等のポリアミド樹脂、ポリフッ化ビニリデン、ポリフッ化ビニル、ポリテトラフルオロエチレン、エチレンテトラフルオロエチレンコポリマ−、ポリクロロトリフルオロエチレン等のフッ素樹脂、ポリビニルアルコ−ル、ポリビニルエ−テル、ポリビニルブチラ−ル、ポリ酢酸ビニル、ポリ塩化ビニル等のビニル樹脂、エポキシ樹脂、キシレン樹脂、アラミド樹脂、ポリウレタン系樹脂、ポリウレア系樹脂、メラミン樹脂、フェノ−ル系樹脂、ポリエ−テル、アクリル系樹脂及びこれらの共重合体等が挙げられる。
さらに、導電性組成物の電気伝導度を調整するために、導電性組成物にアクセプタ性またはドナー性ド−パントをド−ピングすることにより、共役導電性高分子の共役電子の酸化還元電位を変化させてもよい。
アクセプタ性ド−パントとしては、ハロゲン化合物、ルイス酸、プロトン酸、有機シアノ化合物、有機金属化合物等を使用することができる。ハロゲン化合物としては、塩素、臭素、ヨウ素、塩化ヨウ素、臭化ヨウ素、フッ化ヨウ素等が挙げられる。ルイス酸としては五フッ化燐、五フッ化ヒ素、五フッ化アンチモン、三フッ化硼素、三塩化硼素、三臭化硼素等が挙げられる。プロトン酸としては、塩酸、硫酸、硝酸、リン酸、ホウフッ化水素酸、フッ化水素酸、過塩素酸等の無機酸と、有機カルボン酸、有機スルホン酸等の有機酸を挙げることができる。有機カルボン酸及び有機スルホン酸としては、前記カルボン酸化合物及びスルホン酸化合物を使用することができる。有機シアノ化合物としては、共役結合に二つ以上のシアノ基を含む化合物が使用できる。例えば、テトラシアノエチレン、テトラシアノエチレンオキサイド、テトラシアノベンゼン、テトラシアノキノジメタン、テトラシアノアザナフタレン等を挙げられる。
ドナー性ドーパントとしては、アルカリ金属、アルカリ土類金属、４級アミン化合物等を挙げることができる。
導電性組成物を、水または有機溶剤（アルコール系溶剤、ケトン系溶剤、エステル系溶剤、炭化水素系溶剤、芳香族系溶剤など）に溶解させて、湿式法により陽極となる薄膜を形成することができる。
導電性組成物を溶解する溶媒としては、特に限定することはなく、上記した導電性高分子及び有機樹脂などの高分子樹脂化合物を溶解するものを用いればよく、例えば、水、メタノール、エタノール、プロピレンカーボネート、Ｎ‐メチルピロリドン、ジメチルホルムアミド、ジメチルアセトアミド、シクロヘキサノン、アセトン、メチルエチルケトン、メチルイソブチルケトン、トルエンなどの単独もしくは混合溶剤に溶解すればよい。
導電性組成物の成膜は上述のように溶媒に溶解した後、塗布法、コーティング法、液滴吐出法（インクジェット法ともいう）、印刷法等の湿式法を用いて成膜することができる。溶媒の乾燥は、熱処理を行ってもよいし、減圧下で行ってもよい。また、有機樹脂が熱硬化性の場合は、さらに加熱処理を行い、光硬化性の場合は、光照射処理を行えばよい。
陰極は、一般的に仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属を用いて形成することもできる。また、電子注入性の高い材料を含む層を陰極に接するように形成することで、アルミニウムや、透光性酸化物導電材料等を用いた、通常の導電膜も用いることができる。
電界発光層１６０７は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良く、各層には有機材料のみならず無機材料が含まれていても良い。電界発光層１６０７におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。複数の層で構成されている場合、画素電極１６０６が陰極だとすると、画素電極１６０６上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお画素電極１６０６が陽極に相当する場合は、電界発光層１６０７を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。
また電界発光層１６０７は、高分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物）、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。
なお、スイッチング用トランジスタ１６０３、駆動用トランジスタ１６０４は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。
次に図１８（Ｂ）に、本実施例の液晶表示装置の断面図を示す。図１８（Ｂ）に示す液晶表示装置は、駆動回路に用いられるトランジスタ１６１１、トランジスタ１６１２と、画素においてスイッチング素子として機能するトランジスタ１６１３とを素子基板１６１０上に有している。また図１８（Ｂ）に示す液晶表示装置は、素子基板１６１０と対向基板１６１４の間に液晶セル１６１５を有している。
液晶セル１６１５は、素子基板１６１０に形成された画素電極１６１６と、対向基板１６１４に形成された対向電極１６１７と、画素電極１６１６と対向電極１６１７の間に設けられた液晶１６１８とを有している。画素電極１６１６には、例えば酸化インジウムスズ（ＩＴＳＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などを用いることができる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本発明の半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機または電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などが挙げられる。これら電子機器の具体例を図１９に示す。
図１９（Ａ）は携帯電話であり、本体２１０１、表示部２１０２、音声入力部２１０３、音声出力部２１０４、操作キー２１０５を有する。表示部２１０２またはその他の信号処理回路に本発明の作製方法で形成された半導体装置を用いることで、コストを抑えた携帯電話が得られる。
図１９（Ｂ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を有する。表示部２６０２またはその他の信号処理回路に本発明の作製方法で形成された半導体装置を用いることで、コストを抑えたビデオカメラが得られる。
図１９（Ｃ）は映像表示装置であり、筐体２４０１、表示部２４０２、スピーカー部２４０３等を有する。表示部２４０２またはその他の信号処理回路に本発明の作製方法で形成された半導体装置を用いることで、コストを抑えた映像表示装置が得られる。なお、映像表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの、映像を表示するための全ての映像表示装置が含まれる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
本実施例は、上記実施の形態または上記実施例と適宜組み合わせて実施することができる。
半導体基板の斜視図。 単結晶半導体基板の斜視図。 トレイの斜視図。 単結晶半導体基板がトレイ並べられた様子を示す図。 トレイの上面図。 トレイの上面図。 半導体基板の作製方法を示す図。 半導体基板の作製方法を示す図。 半導体基板の作製方法を示す図。 半導体基板の作製方法を示す図。 単結晶半導体基板の再生処理方法を示す図。 半導体基板を用いた半導体装置の作製方法を示す図。 半導体基板を用いた半導体装置の作製方法を示す図。 半導体基板を用いた半導体装置の作製方法を示す図。 本発明の作製方法を用いて形成されるインバータの構成を示す図。 本発明の作製方法を用いて形成されるＮＡＮＤの構成を示す図。 本発明の作製方法を用いて形成される半導体装置の構成を示す図。 本発明の作製方法を用いて形成される半導体装置の構成を示す図。 本発明の作製方法を用いて形成される半導体装置を用いた電子機器の図。
符号の説明
１００ 半導体基板
１０１ ベース基板
１０２ 絶縁層
１０４ 接合層
１１０ 単結晶半導体基板
１１２ 絶縁層
１１２ａ 絶縁膜
１１２ｂ 絶縁膜
１１３ 損傷領域
１１４ 接合層
１１５ 単結晶半導体層
１１６ 単結晶半導体層
１１７ 単結晶半導体基板
１１７ａ 凸部
１１７ｂ 分離面
１１８ 単結晶半導体基板
１２１ イオンビーム
１２２ レーザビーム
５００ ＲＦタグ
５０１ アンテナ
５０２ 集積回路
５０３ 電源回路
５０４ 復調回路
５０５ 変調回路
５０６ レギュレータ
５０７ 制御回路
５０９ メモリ
６０３ 半導体膜
６０４ 半導体膜
６０６ ゲート絶縁膜
６０７ 電極
６０８ 不純物領域
６０９ 不純物領域
６１０ サイドウォール
６１１ 高濃度不純物領域
６１２ 低濃度不純物領域
６１３ チャネル形成領域
６１４ 高濃度不純物領域
６１５ 低濃度不純物領域
６１６ チャネル形成領域
６１７ トランジスタ
６１８ トランジスタ
６１９ 絶縁膜
６２０ 絶縁膜
６２１ 導電膜
６２２ 導電膜
８００ 基板
８０１ 演算回路
８０２ 演算回路用制御部
８０３ 命令解析部
８０４ 制御部
８０５ タイミング制御部
８０６ レジスタ
８０７ レジスタ制御部
８０８ バスインターフェース
８０９ メモリ
８２０ メモリ用インターフェース
１６００ 素子基板
１６０１ トランジスタ
１６０２ トランジスタ
１６０３ スイッチング用トランジスタ
１６０４ 駆動用トランジスタ
１６０５ 発光素子
１６０６ 画素電極
１６０７ 電界発光層
１６０８ 対向電極
１６１０ 素子基板
１６１１ トランジスタ
１６１２ トランジスタ
１６１３ トランジスタ
１６１４ 対向基板
１６１５ 液晶セル
１６１６ 画素電極
１６１７ 対向電極
１６１８ 液晶
２００１ トランジスタ
２００２ トランジスタ
２００３ 配線
２００４ 配線
２００５ 配線
２００６ 配線
２００７ 配線
２１０１ 本体
２１０２ 表示部
２１０３ 音声入力部
２１０４ 音声出力部
２１０５ 操作キー
２４０１ 筐体
２４０２ 表示部
２４０３ スピーカー部
２６０１ 本体
２６０２ 表示部
２６０３ 筐体
２６０４ 外部接続ポート
２６０５ リモコン受信部
２６０６ 受像部
２６０７ バッテリー
２６０８ 音声入力部
２６０９ 操作キー
２６１０ 接眼部
３００１ トランジスタ
３００２ トランジスタ
３００３ トランジスタ
３００４ トランジスタ
３００５ 半導体膜
３００６ 半導体膜
３００７ 配線
３００８ 配線
３００９ 配線
３０１０ 配線
３０１１ 配線
３０１２ 配線

Claims (10)

  1. 複数の単結晶半導体基板を容器内に配列させた状態で、前記複数の単結晶半導体基板とベース基板とを貼り合わせ、
    前記複数の各単結晶半導体基板を分割することで、前記ベース基板上に複数の単結晶半導体層を形成し、
    前記複数の単結晶半導体層にレーザビームを照射する前或いは照射した後に、前記複数の単結晶半導体層をエッチングにより薄膜化することを特徴とする半導体基板の作製方法。
  2. 複数の単結晶半導体基板を容器内に配列させた状態で、前記複数の単結晶半導体基板に絶縁膜を形成し、
    前記複数の単結晶半導体基板を前記容器内に配列させた状態で、前記絶縁膜を間に挟むように、前記複数の単結晶半導体基板とベース基板とを貼り合わせ、
    前記複数の各単結晶半導体基板を分割することで、前記ベース基板上に複数の単結晶半導体層を形成し、
    前記複数の単結晶半導体層にレーザビームを照射する前或いは照射した後に、前記複数の単結晶半導体層をエッチングにより薄膜化することを特徴とする半導体基板の作製方法。
  3. 複数の単結晶半導体基板を第１の容器内に配列させた状態で、前記複数の単結晶半導体基板に絶縁膜を形成し、
    前記複数の単結晶半導体基板を第２の容器内に配列させた状態で、前記絶縁膜を間に挟むように、前記複数の単結晶半導体基板とベース基板とを貼り合わせ、
    前記複数の各単結晶半導体基板を分割することで、前記ベース基板上に複数の単結晶半導体層を形成し、
    前記複数の単結晶半導体層にレーザビームを照射する前或いは照射した後に、前記複数の単結晶半導体層をエッチングにより薄膜化することを特徴とする半導体基板の作製方法。
  4. 複数の単結晶半導体基板を容器内に配列させた状態で、前記複数の単結晶半導体基板にドーピングを行うことで、前記複数の各単結晶半導体基板に損傷領域を形成し、
    前記複数の単結晶半導体基板を前記容器内に配列させた状態で、前記複数の単結晶半導体基板とベース基板とを貼り合わせ、
    前記複数の各単結晶半導体基板を前記損傷領域において分割することで、前記ベース基板上に複数の単結晶半導体層を形成し、
    前記複数の単結晶半導体層にレーザビームを照射する前或いは照射した後に、前記複数の単結晶半導体層をエッチングにより薄膜化することを特徴とする半導体基板の作製方法。
  5. 複数の単結晶半導体基板を第１の容器内に配列させた状態で、前記複数の単結晶半導体基板にドーピングを行うことで、前記複数の各単結晶半導体基板に損傷領域を形成し、
    前記複数の単結晶半導体基板を第２の容器内に配列させた状態で、前記複数の単結晶半導体基板とベース基板とを貼り合わせ、
    前記複数の各単結晶半導体基板を前記損傷領域において分割することで、前記ベース基板上に複数の単結晶半導体層を形成し、
    前記複数の単結晶半導体層にレーザビームを照射する前或いは照射した後に、前記複数の単結晶半導体層をエッチングにより薄膜化することを特徴とする半導体基板の作製方法。
  6. 複数の単結晶半導体基板を容器内に配列させた状態で、前記複数の単結晶半導体基板とベース基板とを貼り合わせ、
    前記複数の各単結晶半導体基板を分割することで、前記ベース基板上に複数の単結晶半導体層を形成し、
    前記複数の単結晶半導体層にレーザビームを照射する前或いは照射した後に、前記複数の単結晶半導体層をエッチングにより薄膜化し、
    前記薄膜化した前記複数の単結晶半導体層を用いて半導体素子を形成することを特徴とする半導体装置の作製方法。
  7. 複数の単結晶半導体基板を容器内に配列させた状態で、前記複数の単結晶半導体基板に絶縁膜を形成し、
    前記複数の単結晶半導体基板を前記容器内に配列させた状態で、前記絶縁膜を間に挟むように、前記複数の単結晶半導体基板とベース基板とを貼り合わせ、
    前記複数の各単結晶半導体基板を分割することで、前記ベース基板上に複数の単結晶半導体層を形成し、
    前記複数の単結晶半導体層にレーザビームを照射する前或いは照射した後に、前記複数の単結晶半導体層をエッチングにより薄膜化し、
    前記薄膜化した前記複数の単結晶半導体層を用いて半導体素子を形成することを特徴とする半導体装置の作製方法。
  8. 複数の単結晶半導体基板を第１の容器内に配列させた状態で、前記複数の単結晶半導体基板に絶縁膜を形成し、
    前記複数の単結晶半導体基板を第２の容器内に配列させた状態で、前記絶縁膜を間に挟むように、前記複数の単結晶半導体基板とベース基板とを貼り合わせ、
    前記複数の各単結晶半導体基板を分割することで、前記ベース基板上に複数の単結晶半導体層を形成し、
    前記複数の単結晶半導体層にレーザビームを照射する前或いは照射した後に、前記複数の単結晶半導体層をエッチングにより薄膜化し、
    前記薄膜化した前記複数の単結晶半導体層を用いて半導体素子を形成することを特徴とする半導体装置の作製方法。
  9. 複数の単結晶半導体基板を容器内に配列させた状態で、前記複数の単結晶半導体基板にドーピングを行うことで、前記複数の各単結晶半導体基板に損傷領域を形成し、
    前記複数の単結晶半導体基板を前記容器内に配列させた状態で、前記複数の単結晶半導体基板とベース基板とを貼り合わせ、
    前記複数の各単結晶半導体基板を前記損傷領域において分割することで、前記ベース基板上に複数の単結晶半導体層を形成し、
    前記複数の単結晶半導体層にレーザビームを照射する前或いは照射した後に、前記複数の単結晶半導体層をエッチングにより薄膜化し、
    前記薄膜化した前記複数の単結晶半導体層を用いて半導体素子を形成することを特徴とする半導体装置の作製方法。
  10. 複数の単結晶半導体基板を第１の容器内に配列させた状態で、前記複数の単結晶半導体基板にドーピングを行うことで、前記複数の各単結晶半導体基板に損傷領域を形成し、
    前記複数の単結晶半導体基板を第２の容器内に配列させた状態で、前記複数の単結晶半導体基板とベース基板とを貼り合わせ、
    前記複数の各単結晶半導体基板を前記損傷領域において分割することで、前記ベース基板上に複数の単結晶半導体層を形成し、
    前記複数の単結晶半導体層にレーザビームを照射する前或いは照射した後に、前記複数の単結晶半導体層をエッチングにより薄膜化し、
    前記薄膜化した前記複数の単結晶半導体層を用いて半導体素子を形成することを特徴とする半導体装置の作製方法。
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