KR101498576B1 - 반도체 장치의 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 SOI 기판에 불순물이 혼입되는 것을 방지할 수 있는 반도체 장치의 제작 방법을 제공한다. 수소 가스, 헬륨 가스 및 할로겐 가스로부터 선택된 1종 혹은 복수종의 가스를 포함하는 소스 가스를 여기(勵起)하여 이온을 생성하고, 상기 이온을 본드 기판 에 첨가함으로써 본드 기판 중에 취화(脆化)층을 형성한다. 그리고, 본드 기판 표면 근방, 즉, 본드 기판 중 취화층보다 얕은 위치에서 표면까지의 영역을, 에칭 혹은 연마(硏磨) 등에 의하여 제거한다. 다음에, 본드 기판과 베이스 기판을 접합한 후, 상기 본드 기판을 취화층에서 분리시킴으로써, 베이스 기판 위에 반도체막을 형성한다. 상기 반도체막을 베이스 기판 위에 형성한 후, 상기 반도체막을 사용하여 반도체 소자를 형성한다.
ＬＩＳＳ, 이온 도핑, 불순물, 에칭, Ｈ₃＋

Description

반도체 장치의 제작 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본, 발명은, SOI(Silicon On Insulator) 기판을 사용한 반도체 장치의 제작 방법에 관한 것이다. 본 발명은 특히 접합 SOI 기술에 관한 것이고, 절연막을 사이에 두고 단결정 반도체막 혹은 다결정 반도체막을 기판에 접합함으로써 얻어지는 SOI 기판을 사용한 반도체 장치의 제작 방법에 관한 것이다.
반도체 집적 회로에 대한 고집적화, 고속화, 고기능화, 저소비 전력화에 대한 요구가 갈수록 증가되고 있어, 그 실현을 위하여, 벌크(bulk) 트랜지스터를 대신하는 유력한 수단으로서 SOI 기판을 사용한 트랜지스터가 주목을 받고 있다. SOI 기판을 사용한 트랜지스터는 벌크 트랜지스터와 비교하면, 반도체막이 절연막 위에 형성되므로, 기생 용량이 저감되고, 기판에 흐르는 누설 전류의 발생을 억제할 수 있어, 고속화, 저소비 전력화가 더 기대된다. 그리고, 활성층으로서 사용하는 반도체막을 얇게 할 수 있으므로, 단 채널 효과를 억제하고, 이로써 소자의 미세화, 나아가서는 반도체 집적 회로의 고집적화를 실현할 수 있다.
SOI 기판의 제작 방법의 하나로서, 스마트 컷(등록 상표)으로 대표되는 UNIBOND(등록 상표), ELTRAN(Epitaxial Layer Transfer), 유전체 분리법, PACE(Plasma Assisted Chemical Etching)법 등, 절연막을 통하여 반도체막을 기판에 접합하는 방법이 있다. 상기 접합 방법을 사용함으로써, 단결정 반도체막을 사용한 고기능의 집적 회로를 가격이 저렴한 유리 기판 위에 형성할 수 있다.
예를 들어, 하기 특허 문헌 1에는, 벌크 반도체 기판으로부터 박리된 반도체막을 유리 기판에 접합하여 SOI 기판을 제작하는 방법이 개시된다.
[특허 문헌 1] 특개2004-087606호 공보
그러나, 박막 반도체막을 벌크 반도체 기판으로부터 분리하기 위하여는, 상기 반도체 기판에 수소 이온을 주입함으로써 미소 보이드(void)를 복수 포함하는 취화층을 형성할 필요가 있다. 취화층을 형성한 후, 반도체 기판에 가열 처리를 실시함으로써, 취화층에 있어서 반도체 기판이 분리되고, 박막 트랜지스터를 분리시킬 수 있다. 그리고, 상기 수소 이온의 주입은, 이온 주입법을 사용하는 것이 일반적이다. 이온 주입법은 소스 가스를 플라즈마화하고, 이 플라즈마에 포함되는 이온 종을 추출하여 질량분리하고, 소정의 질량을 가지는 이온 종을 가속하여, 이온 빔으로서 피처리물에 주입하는 방법이다.
또한, 주식회사 반도체 에너지 연구소(SEL: Semiconductor Energy Laboratory)에서의 연구에 의하여, 이온 도핑법을 사용하여 취화층을 형성하는 경 우, 유리 기판의 변형점보다도 낮은 온도에서의 가열 처리에 의하여, 반도체 기판을 분리시킬 수 있다는 것이 확인되었다. 이온 도핑법이란, 소스 가스를 플라즈마화하고, 소정의 전계의 작용에 의하여 플라즈마로부터 이온 종을 추출하고, 추출한 이온 종을 질량 분리시키지 않고 가속하여, 이온 빔으로서 피처리물에 조사하는 방법이다. 이 연구 결과에 의거하여, 이온 도핑법으로 취화층을 형성함으로써, 변형점이 700℃ 이하의 유리 기판을 사용하여 SOI 기판의 제작을 행할 수 있게 된다.
또한, 이온 도핑법은, 질량 분리를 행하지 않고 이온을 전계에 의하여 가속하여 반도체 기판에 도입(introduce)함으로써, 취화층의 형성에 있어서 택트 타임을 단축할 수 있다는 장점을 가진다. 따라서 이온 도핑법은, 복수의 반도체 기판에 수소 이온의 조사를 행하는 경우, 크기가 큰 반도체 기판에 수소 이온의 조사를 행하는 경우 등, 택트 타임이 오래 걸리는 경향이 있는 경우에 특히 바람직한 방법이라고 말할 수 있다.
그러나, 이온 도핑법은, 택트 타임을 단축하기에는 유효한 방법이지만, 질량 분리를 행하지 않기 때문에, 이온 도핑 장치의 전극 등의 재료에 포함되는 금속 원소 등의 불순물이, 수소 이온과 함께 반도체 기판에 도입될 우려가 있다. 그리고 상기 불순물은, 최종적으로 형성되는 SOI 기판에 포함되게 되기 때문에, 상기 SOI 기판을 사용하여 제작된 반도체 장치에서는, 임계 값 전압의 변동, 누설 전류의 증가 등의 트랜지스터의 전기적 특성의 저하 및 신뢰성의 저하를 초래하기 쉽다. 또한, 이온 도핑법을 사용하면, 파티클도 발생하기 쉽고, 파티클에 기인하는 본드 기판(반도체 기판)과 베이스 기판의 접합 불량도 생기기 쉽다.
본 발명은 상술한 문제를 감안하여, SOI 기판에 불순물이 혼입되는 것을 방지할 수 있는 반도체 장치의 제작 방법의 제안을 과제로 한다.
상기 문제를 해결하기 위하여, 본 발명의 반도체 장치의 제작 방법의 하나는, 수소 가스, 헬륨 가스 및 할로겐 가스 중에서 선택된 1종 혹은 복수종의 가스를 포함하는 소스 가스를 여기하여 이온을 생성하고, 상기 이온을 본드 기판(반도체 기판)에 첨가함으로써, 본드 기판 중에 취화층을 형성한다. 그리고, 본드 기판 표면 근방, 즉, 본드 기판 중, 취화층보다도 얕은 위치에서 표면까지의 영역을, 에칭 혹은 연마 등에 의하여 제거한다. 다음에, 본드 기판과 베이스 기판을 접합한 후, 상기 본드 기판을 취화층에 있어서 분리시킴으로써, 베이스 기판 위에 반도체막을 형성한다.
또한, 상기 문제를 해결하기 위하여, 본 발명의 반도체 장치의 제작 방법의 하나는, 본드 기판 위에 절연막을 형성한 후, 수소 가스, 헬륨 가스 및 할로겐 가스 중에서 선택된 1종 혹은 복수종의 가스를 포함하는 소스 가스를 여기하여 이온을 생성하고, 상기 이온을 절연막을 통하여 본드 기판(반도체 기판)에 첨가함으로써, 본드 기판 중에 취화층을 형성한다. 그리고, 절연막 표면으로부터 소정의 깊이까지의 영역을, 에칭 혹은 연마 등에 의하여 제거한다. 다음에, 에칭 후의 절연막을 사이에 두고 본드 기판과 베이스 기판을 접합한 후, 상기 본드 기판을 취화층에 있어서 분리시킴으로써, 베이스 기판 위에 반도체막을 형성한다.
또한, 본 발명의 하나는, 상기 반도체막을 베이스 기판 위에 형성한 후, 상 기 반도체막을 사용하여 반도체 소자를 형성한다.
본 발명에서는, 취화층을 형성한 후에, 절연막 표면 근방에 있어서의 불순물의 오염이나 파티클의 부착이 심한 영역을, 에칭 혹은 연마 등에 의하여 제거한다. 따라서, 베이스 기판 위의 반도체막에 혼입되는 불순물의 양을 억제할 수 있다. 또한, 반도체막이 형성된 베이스 기판을 사용하여 최종적으로 형성되는 반도체 장치에는, 불순물의 영향으로 인하여, 임계 값 전압의 변동, 누설 전류의 증가 등의 트랜지스터의 전기적 특성의 저하 및 신뢰성의 저하가 생기는 것을 방지할 수 있다.
또한, 본 발명에서는, 취화층을 형성한 후에, 본드 기판 표면 근방에 있어서의 불순물의 오염이 심한 영역을, 에칭 혹은 연마 등에 의하여 제거한다. 따라서, 베이스 기판 위의 반도체막에 혼입되는 불순물의 양을 억제할 수 있다. 또한, 반도체막이 형성된 베이스 기판을 사용하여 최종적으로 형성되는 반도체 장치에서는, 불순물의 영향으로 인하여, 임계 값 전압의 변동, 누설 전류의 증가 등의 트랜지스터의 전기적 특성의 저하 및 신뢰성의 저하가 생기는 것을 방지할 수 있다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 다른 도면 사이에서 동일 참조 부호가 붙여진 요소는 같은 요소를 나타내고, 재료, 형상, 제작 방법 등에 대하여 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 반도체 장치의 제작 방법의 하나에 대하여 설명한다.
우선, 도 1a에 도시하는 바와 같이, 본드 기판(100)을 세정한 후, 본드 기판(100) 위에 절연막(101)을 형성한다. 본드 기판(100)으로서, 실리콘, 게르마늄 등의 단결정 반도체 기판 혹은 다결정 반도체 기판을 사용할 수 있다. 그 외에, 갈륨비소, 인듐인 등의 화합물 반도체로 형성된 단결정 반도체 기판 혹은 다결정 반도체 기판을, 본드 기판(100)으로서 사용할 수 있다. 또한, 본드 기판(100)으로서, 결정 격자에 변형을 가지는 실리콘, 실리콘에 대하여 게르마늄이 첨가된 실리콘게르마늄 등의 반도체 기판을 사용하여도 좋다. 변형을 가지는 실리콘은, 실리콘보다도 격자 상수가 큰 실리콘 게르마늄 혹은 질화실리콘 위에 있어서의 성막에 의하여 형성할 수 있다.
또한, 본드 기판(100)은, 원하는 크기, 형상으로 가공되어도 좋다. 이후 본드 기판(100)을 접합하는 베이스 기판(105)의 형상이 일반적으로 직사각형인 점, 및 축소 투영(投影)형 노광 장치 등의 노광 장치의 노광 영역이 직사각형인 점 등을 고려하면, 본드 기판(100)의 형상은 직사각형인 것이 바람직하다. 또한, 특히 기재하지 않는 한, 직사각형에는 정사각형이 포함되는 것으로 한다. 예를 들어, 직사각형의 본드 기판(100)의 긴 변의 길이는, 축소 투영형 노광 장치 1샷(shot)의 노광 영역 1변의 n배(n은 임의의 정(正)의 정수(整數)이며, n≥1)을 충족시키도록 가공하는 것이 바람직하다.
직사각형 본드 기판(100)은, 시중 판매되는 원형 형상 벌크 단결정 반도체 기판을 절단함으로써 형성할 수 있다. 기판의 절단에는, 다이서 혹은 와이어 소(wire-saw) 등의 절단 장치, 레이저 절단 장치, 플라즈마 절단 장치, 전자 빔 절단 장치, 그 외 임의의 절단 장치를 사용할 수 있다. 또한, 기판으로서 박편화되기 전의 반도체 기판 제작용의 잉곳을, 그 단면이 직사각형이 되도록 직방체 형상으로 가공하고, 이 직방체 형상의 잉곳을 박편화함으로써도, 직사각형 형상의 본드 기판(100)을 제작할 수 있다.
절연막(101)은, 단수의 절연막을 사용한 것이라도 좋고, 복수의 절연막을 적층하여 사용한 것이라도 좋다. 예를 들어, 본 실시형태에서는, 산화실리콘을 절연막(101)으로서 사용한다. 절연막(101)의 두께는, 이후 불순물이 포함되는 영역이 제거되는 것을 고려하여, 15nm 이상 500nm 이하로 하면 좋다. 절연막(101)을 구성하는 막으로서, 산화실리콘막, 질화실리콘막, 산질화실리콘막, 질산화실리콘막, 산화게르마늄막, 질화게르마늄막, 산질화게르마늄막, 질산화게르마늄막 등의 실리콘 혹은 게르마늄을 조성에 포함하는 절연막을 사용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속의 산화물로 이루어지는 절연막, 질화알루미늄 등의 금속의 질화물로 이루어지는 절연막, 산질화알루미늄막 등의 금속의 산질화물로 이루어지는 절연막, 질산화알루미늄막 등의 금속의 질산화물로 이루어지는 절연막 을 사용할 수도 있다.
또한, 본 명세서에 있어서, 산질화물이란, 그 조성으로서, 질소 원자보다 산소 원자의 개수가 많은 물질로 하고, 또한, 질산화물이란, 그 조성으로서, 산소 원자보다 질소 원자의 개수가 많은 물질로 한다. 예를 들어, 여기서 산질화실리콘막이란, 러더퍼드 후방(後方) 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방(前方) 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, Si이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 포함되는 것을 가리킨다. 또한, 질산화실리콘막이란, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, Si이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위로 포함되는 것을 가리킨다. 다만, 산질화실리콘 혹은 질산화실리콘을 구성하는 원자의 합을 100at.%로 할 때, 질소, 산소, Si 및 수소의 함유 비율이 상기의 범위 내에 포함되는 것으로 한다.
베이스 기판(105)에 알칼리 금속 혹은 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 사용하는 경우, 상기 불순물이 베이스 기판(105)으로부터 SOI 기판의 반도체막에 확산되는 것을 방지할 수 있는 막을, 절연막(101)이 적어도 1층 이상 가지는 것이 바람직하다. 이러한 막으로서, 질화실리콘막, 질산화실리콘막, 질화알루미늄막, 혹은 질산화알루미늄막 등이 있다. 이러한 막을 절연막(101)이 가짐으로써, 절연막(101)을 배리어막으로서 기능시킬 수 있다.
예를 들어, 절연막(101)을 단층 구조의 배리어막으로서 형성하는 경우, 두께 15nm 이상 300nm 이하의 질화실리콘막, 질산화실리콘막, 질화알루미늄말, 혹은 질산화알루미늄막으로 형성할 수 있다.
절연층(101)을 배리어막으로서 기능하는 2층 구조의 막으로 하는 경우는, 상층은, 배리어 기능이 높은 절연막으로 구성한다. 상층 절연막은, 예를 들어, 두께 15nm 내지 300nm의 질화실리콘막, 질산화실리콘막, 질화알루미늄막, 혹은 질산화알루미늄막으로 형성할 수 있다. 이들 막은, 불순물의 확산을 방지하는 블로킹 효과가 높지만, 내부 응력이 높다. 따라서, 본드 기판(100)과 접하는 하층 절연막으로서, 상층 절연막의 응력을 완화하는 효과가 있는 막을 선택하는 것이 바람직하다. 상층 절연막의 응력을 완화하는 효과가 있는 절연막으로서, 산화실리콘막, 및 본드 기판(100)을 열 산화하여 형성한 열 산화막 등이 있다. 하층 절연막의 두께는 5nm 이상 200nm 이하로 할 수 있다.
예를 들어, 절연층(101)을 블로킹막으로서 기능시키기 위하여, 산화실리콘막과 질화실리콘막, 산질화실리콘막과 질화실리콘막, 산화실리콘막과 질산화실리콘막, 산질화실리콘막과 질산화실리콘막 등의 조합으로 절연막(101)을 형성하면 좋다.
산화실리콘을 절연막(101)으로서 사용하는 경우, 절연막(101)은 실란과 산소, TEOS(테트라에톡시실란)와 산소 등의 혼합 가스를 사용하여, 열 CVD, 플라즈마 CVD, 상압CVD, 바이어스 ECRCVD 등의 기상 성장법에 의하여 형성할 수 있다. 이 경우, 절연막(101) 표면을 산소 플라즈마 처리로 치밀화하여도 좋다. 또한, 질화 실리콘을 절연막(101)으로서 사용하는 경우, 실란과 암모니아의 혼합 가스를 사용하여, 플라즈마 CVD 등의 기상 성장법에 의하여 형성할 수 있다. 또한, 질산화실리콘을 절연막(101)으로서 사용하는 경우, 실란과 암모니아의 혼합 가스, 혹은 실란과 산화질소의 혼합 가스를 사용하여, 플라즈마CVD 등의 기상 성장법에 의하여 형성할 수 있다.
또한, 유기 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘을, 절연막(101)으로서 사용하여도 좋다. 유기 실란 가스로서는, 테트라에톡시실란(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
또한, 본드 기판(100)을 산화함으로써 얻어지는 산화막으로, 절연막(101)을 형성할 수도 있다. 상기 산화막을 형성하기 위한 열 산화 처리는, 드라이 산화라도 좋지만, 산화 분위기 중에 할로겐을 포함하는 가스를 첨가하여도 좋다. 할로겐을 포함하는 가스로서, HCl, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등 중에서 선택된 1종 혹은 복수종의 가스를 사용할 수 있다.
예를 들어, 산소에 대하여 HCl을 0.5부피% 내지 10부피%(바람직하게는 3부피%)의 비율로 포함하는 분위기 중에서, 700℃ 이상의 온도에서 열 처리를 행한다. 950℃ 이상 1100℃ 이하의 가열 온도에서 열 산화를 행하면 좋다. 처리 시간은 0.1시간 내지 6시간, 바람직하게는 0.5시간 내지 1사간으로 하면 좋다. 형성되는 산화막의 막 두께는, 15nm 내지 1100nm(바람직하게는 60nm 내지 300nm), 예를 들어, 150nm로 할 수 있다.
이러한 온도 범위에서 산화 처리를 행함으로써, 할로겐 원소에 의한 게터링 효과를 얻을 수 있다. 게터링으로서는, 특히, 금속 불순물을 제거하는 효과가 있다. 즉, 염소의 작용에 의하여, 금속 등의 불순물이 휘발성 염화물이 되어 기상(氣相) 중에 이탈됨으로써, 본드 기판(100)으로부터 제거된다. 또한, 산화 처리에 포함되는 할로겐 원소에 의하여, 본드 기판(100) 표면의 결함이 종단화되기 때문에, 산화막과 본드 기판(100)의 계면의 국재 준위 밀도를 저감할 수 있다.
이 할로겐을 포함하는 분위기에서의 열 산화 처리에 의하여, 산화막에 할로겐을 포함시킬 수 있다. 할로겐 원소를 1×1017atoms/cm3 내지 5×1020atoms/cm3의 농도로 산화막에 포함시킴으로써, 금속 등의 불순물을 산화막이 포획(捕獲)하므로, 이후 형성되는 반도체막의 오염을 방지할 수 있다.
다음에, 도 1b에 도시하는 바와 같이, 본드 기판(100)에, 전계에 의하여 가속된 이온으로 이루어지는 이온 빔을, 화살표로 도시하는 바와 같이 절연막(101)을 통하여 본드 기판(100)에 첨가하여, 본드 기판(100) 표면으로부터 일정한 깊이의 영역에, 미소 보이드(void)를 가지는 취화층(102)을 형성한다. 취화층(102)이 형성되는 영역의 깊이는, 이온 빔의 가속 에너지와 이온 빔의 입사각에 의하여 조절할 수 있다. 가속 에너지는 가속 전압, 도즈(dose)량 등에 의하여 조절할 수 있 다. 이온의 평균 침입 깊이와 대략 같은 깊이의 영역에 취화층(102)이 형성된다. 이온을 첨가하는 깊이에 따라, 이후 본드 기판(100)으로부터 분리되는 반도체막(106)의 두께가 결정된다. 취화층(102)이 형성되는 깊이는, 예를 들어, 본드 기판(100) 표면에서 50nm 이상 500nm 이하로 할 수 있고, 바람직한 깊이 범위는 50nm 이상 200nm 이하이다.
이온을 본드 기판(100)에 첨가할 때, 질량 분리가 수반되지 않는 도핑법으로 행하는 것이 택트 타임을 단축하는 관점에서 바람직하지만, 본 발명은 질량 분리를 수반하는 이온 주입법을 사용하여도 좋다.
소스 가스에 수소(H2)를 사용하는 경우, 수소 가스를 여기하여 H+, H2 +, H3 +을 생성할 수 있다. 소스 가스로 생성되는 이온 종의 비율은, 플라즈마 여기 방법, 플라즈마를 발생하는 분위기의 압력, 소스 가스 공급량 등을 조절함으로써, 변화시킬 수 있다. 이온 도핑법으로 이온 조사를 행하는 경우, 이온 빔에, H+, H2 +, H3 +의 총량에 대하여 H3 +이 70% 이상 포함되도록 하는 것이 바람직하고, H3 +의 비율은 80% 이상인 것이 더 바람직하다. H3 +의 비율을 70% 이상으로 함으로써, 이온 빔에 포함되는 H2 + 이온의 비율이 상대적으로 작게 되기 때문에, 이온 빔에 포함되는 수소 이온의 평균 침입 깊이의 변동을 작게 할 수 있으므로, 이온의 첨가 효율이 향상되 고, 택트 타임을 단축할 수 있다.
또한, H3 +은 H+, H2 +과 비교하여 질량이 크다. 따라서, 이온 빔에 있어서, H3 +의 비율이 많은 경우와, H+ 및 H2 +의 비율이 많은 경우에서는, 도핑할 때의 가속 전압이 같아도, 전자(前者)가 본드 기판(100)의 더 얕은 영역에 수소를 첨가할 수 있다. 또한 전자의 경우, 본드 기판(100)에 첨가되는 수소의, 두께 방향에 있어서의 농도 분포가 급준하게 되므로, 취화층(102)의 두께 자체도 얇게 할 수 있다.
수소 가스를 사용하여, 이온 도핑법으로 이온 조사를 행하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 함으로써, 이온 빔에 포함되는 이온 종 및 그 비율, 절연막(101)의 막 두께에 따라 다르지만, 취화층(102)을 본드 기판(100)의 깊이 50nm 이상 500nm 이하의 영역에 형성할 수 있다.
예를 들어, 본드 기판(100)이 단결정 실리콘 기판이고, 절연막(101)이 두께 50nm의 산질화실리콘막과, 두께 50nm의 질산화실리콘막으로 형성되는 경우, 소스 가스가 수소이고, 가속 전압 40kV, 도즈량 2.2×1016ions/cm2의 조건으로는, 본드 기판(100)으로부터 두께 120nm 정도의 반도체막을 분리할 수 있다. 또한, 절연막(101)을 두께 100nm의 산질화실리콘막과 두께 50nm의 질산화실리콘막으로 형성되는 경우, 소스 가스가 수소이고, 가속 전압 40kV, 도즈량 2.2×1016ions/cm2의 조건 으로는, 본드 기판(100)으로부터 두께 70nm 정도의 반도체막을 분리할 수 있다. 따라서, 절연막(101)의 막 두께를 더 두껍게 함으로써, 이후 형성되는 반도체막(106)의 막 두께를 더 얇게 할 수 있다.
이온 빔의 소스 가스에 헬륨(He)을 사용할 수도 있다. 헬륨을 여기하여 생성되는 이온 종이 거의 He+이므로, 질량 분리가 수반되지 않는 이온 도핑법이라도, He+를 주된 이온으로서 본드 기판(100)에 첨가할 수 있다. 따라서, 이온 도핑법으로, 효율 좋게, 미소한 공공(空孔)을 취화층(102)에 형성할 수 있다. 헬륨을 사용하여, 이온 도핑법으로 이온 조사를 행하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016Ions/cm2이상 6×1016 Ions/cm2 이하로 할 수 있다.
소스 가스에 염소 가스(Cl2 가스), 불소 가스(F2 가스) 등의 할로겐 가스를 사용할 수도 있다.
또한, 이온 도핑법으로 본드 기판(100)에 이온 조사를 행하는 경우, 이온 도핑 장치 내에 존재하는 불순물이 이온과 함께 피처리물에 첨가되기 때문에, 절연막(101) 표면 근방에 상기 불순물이 존재할 가능성이 있다. 또한, 이온 도핑법을 사용하면, 파티클도 발생하기 쉽고, 파티클에 기인하는 본드 기판(100)과 베이스 기판의 접합 불량도 생기기 쉽다.
이온 도핑법을 사용하여, 수소의 유량을 50sccm, 가속 전압 20kV, 도즈량 1.5×1016ions/cm2로 실리콘 웨이퍼에 수소 이온을 첨가한 샘플을 사용하여, 전반사 형광 X선 분석(Total Reflection X-Ray Fluorescence Analysis(TXRF))을 행하였을 때, P, S, Cl, Ca, Mn, Fe, Mo 등의 원소가 실리콘 웨이퍼 표면에 존재하는 것이 실험에 의하여 확인되었다.
따라서, 본 실시형태에서는, 절연막(101) 표면 근방에 있는, 불순물이나 파티클이 가장 많은 영역을 제거한다. 구체적으로는, 절연막(101) 표면에서 0.5nm 내지 50nm, 더 바람직하게는 1nm 내지 5nm, 혹은 절연막(101)의 막 두께 0.5% 내지 50%, 더 바람직하게는 1% 내지 5% 정도의 깊이까지의 영역을 제거하면 좋다. 절연막(101) 표면 근방의 제거는, 드라이 에칭 혹은 웨트 에칭 등의 에칭이나, 연마 등을 사용하여 행할 수 있다.
드라이 에칭으로서, 반응성 이온 에칭(RIE: Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Elecrton Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론(magnetron) 플라즈마 에칭법, 2주파 플라즈마 에칭법 혹은 헬리콘파 플라즈마 에칭법 등을 사용할 수 있다. 예를 들어, 질산화실리콘막 표면 근방을 ICP 에칭법으로 제거하는 경우, 에칭 가스인 CHF3의 유량을 7.5sccm, He의 유량을 100sccm, 반응 압력 5.5Pa, 하부 전극의 온도 70℃, 코일형 전극에 투입하는 RF(13.56MHz) 전력 475W, 하부 전극(바이어스 측)에 투입하는 전력 300W, 에칭 시간 10sec 정도로 함으로써, 표면에서 50nm 정도의 깊이까지의 영역을 제거할 수 있다.
에칭 가스로서, 불소계 가스인 CHF3 외에, Cl2, BCl3, SiCl4, CCL4 등의 염소 계 가스, CF4, SF6, NF3 등의 불소계 가스, O2를 적절히 사용할 수 있다. 또한, 사용하는 에칭 가스에 He 외의 불활성 기체를 첨가하여도 좋다. 예를 들어, 첨가하는 불활성 원소로서, Ne, Ar, Kr, Xe 중에서 선택된 1종 혹은 복수종의 원소를 사용할 수 있다.
또한, 질산화실리콘이나 산화실리콘막 표면 근방을 웨트 에칭으로 제거하는 경우, 불화수소암모늄, 불화암모늄 등을 포함하는 플루오르화수소계 용액을, 에천트로서 사용하면 좋다. 또한, 희석된 플루오르화수소를 사용하여도 좋고, 희석된 플루오르화수소와 오존 첨가수를 교호로 토출하여 처리하여도 좋다. 또한, 웨트 에칭 후에 순수(純水)나, 수소 첨가수 혹은 탄산 첨가수 등의 기능수(functional water)로 린스하여도 좋다.
또한, 연마는 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 혹은 액체 젯 연마 등에 의하여 행할 수 있다.
절연막(101) 표면 근방을 제거함으로써, 도 1c에 도시하는 바와 같이, 절연막(101)보다도 막 두께가 얇은 절연막(103)이 형성된다.
또한, 본 실시형태에서는, 절연막(101) 표면 근방을 제거하는 예에 대하여 설명하지만, 절연막(101) 전체를 완전히 제거하여, 새롭게 절연막을 다시 형성하도록 하여도 좋다.
다음에, 도 1d에 도시하는 바와 같이, 절연막(103) 위에 절연막(104)을 형성한다. 절연막(104)의 형성은, 취화층(102)에 첨가한 원소 혹은 분자가 석출되지 않는 정도의 온도, 바꾸어 말하면, 취화층(102)에서 탈(脫)가스가 발생하지 않는 정도의 온도가, 본드 기판(100)에 전도되도록 행한다. 구체적으로는 상기 온도는, 350℃ 이하 정도가 바람직하다.
절연막(104)은, 평활하고 친수성의 접합면을 본드 기판(100) 표면에 형성하기 위한 막이다. 따라서, 절연막(104)의 평균 거칠기Ra가 0.7nm 이하, 더 바람직하게는, 0.4nm 이하인 것이 바람직하고, 더 바람직하게는 0.2nm 이하인 것이 바람직하다. 또한, 절연막(104)의 바람직한 두께는 5nm 이상 500nm 이하이고, 더 바람직하게는 10nm 이상 200nm 이하이다.
절연막(104)은, 화학적 기상 반응에 의하여 형성되는 절연막이 바람직하고, 산화실리콘막이 바람직하다. 절연막(104)으로서, 플라즈마 여기 CVD법으로 산화실리콘막을 형성하는 경우에는, 소스 가스에 유기 실란 가스 및 산소(O2) 가스를 사용하는 것이 바람직하다. 소스 가스에 유기 실란을 사용함으로써, 프로세스 온도가 350℃ 이하에서 평활한 표면을 가지는 산화실리콘막을 형성할 수 있다. 또한, 열 CVD법으로, 가열 온도가 500℃ 이하 200℃ 이상으로 형성되는 LTO(저온 산화물, Low Temperature Oxide)로 형성할 수 있다. LTO의 형성에는, 실리콘 소스 가스에 모노 실란(SiH4) 혹은 디실란(Si2H6) 등을 사용하고, 산소 소스 가스에 일산화이질소(N2O) 등을 사용할 수 있다.
예를 들어, 소스 가스에 TEOS와 O2를 사용하여, 산화실리콘막으로 이루어지는 절연막(104)을 형성하는 경우, TEOS의 유량 15sccm, O2의 유량 750sccm, 성막 압력 100Pa, 성막 온도 300℃, RF 출력 300W, 전원 주파수 13.56MHz로 하면 좋다.
또한, 유기 실란을 사용하여 형성된 산화실리콘막, 혹은 저온에서 형성한 질산화실리콘막 등의, 비교적 저온에서 형성된 절연막은, 표면에 OH기를 많이 가진다. OH기는 물 분자와 수소 결합함으로써 실라놀기를 형성하여, 베이스 기판과 절연막을 저온에서 접합한다. 그리고 최종적으로는 공유 결합인 실록산 결합이, 베이스 기판과 접합층 사이에 형성된다. 따라서, 상기 유기 실란을 사용하여 형성된 산화실리콘막 혹은 비교적 저온에서 형성한 LTO등의 절연막은, Smart Cut 등에 사용되는 OH기가 존재하지 않거나 혹은 비약적으로 적은 열 산화막보다도, 저온에서의 접합에 적합하다고 말할 수 있다.
다음에, 절연막(103) 및 절연막(104)이 형성된 본드 기판(100)을 세정한다. 이 세정 공정은, 순수에 의한 초음파 세정이나 순수와 질소에 의한 2류체 젯 세정으로 행할 수 있다. 초음파 세정은 메가 헤르츠 초음파 세정(메가 소닉 세정)이 바람직하다. 초음파 세정이나 2류체 젯 세정 후, 본드 기판(100)을 오존수로 세정하여도 좋다. 오존수로 세정함으로써, 유기물의 제거와, 절연막(104) 표면의 친수성을 향상시키는 표면 활성화 처리를 행할 수 있다.
절연막(104) 표면의 활성화 처리는, 오존수에 의한 세정 외에, 원자 빔 혹은 이온 빔의 조사 처리, 플라즈마 처리, 혹은 라디칼 처리에서 행할 수 있다. 원자 빔 혹은 이온 빔을 이용하는 경우에는, 아르곤 등의 불활성 가스 중성 원자 빔 혹은 불활성 가스 이온 빔을 사용할 수 있다.
또한, 본 실시형태에서는, 취화층(102)을 형성한 후에 절연막(104)을 형성하 지만, 절연막(104)은 반드시 형성할 필요는 없다. 다만, 절연막(104)은 취화층(102)을 형성한 후에 형성되므로, 취화층(102)을 형성하기 전에 형성되는 절연막(101)보다도, 그 표면의 평탄성은 높다. 따라서, 절연막(104)을 형성함으로써, 이후 행해지는 접합의 강도를 더 높일 수 있다.
다음에, 도 2a에 도시하는 바와 같이, 절연막(104)이 베이스 기판(105) 측을 향하도록, 본드 기판(100)과 베이스 기판(105)을 접합한다. 접합을 행하기 전에, 베이스 기판(105) 표면을 세정한다. 베이스 기판(105) 표면의 세정은, 염산과 과산화 수소수를 사용한 세정이나, 메가 헤르츠 초음파 세정이나, 2류체 젯 세정이나, 오존수에 의한 세정으로 행할 수 있다.
접합은, 베이스 기판(105)의 선단의 1개소에 5kPa 내지 5MPa 정도의 압력을 더한다. 베이스 기판(105)의 압력을 더한 부분에서 절연막(104)과 베이스 기판(105)이 접합되기 시작하여, 1장의 베이스 기판(105)과 본드 기판(100)이 접합된다.
접합은 반데르발스 힘(Van der Waal's forces)을 사용하여 행해지기 때문에, 실온에서도 강고한 접합이 형성된다. 본드 기판(100)과 베이스 기판(105)에 압력을 더함으로써 수소 결함에 의하여 강고한 접합을 형성할 수 있다. 또한, 상기 접합은 저온에서 행할 수 있기 때문에, 베이스 기판(105)은 다양한 것을 사용할 수 있다. 예를 들어, 베이스 기판(105)으로서는, 알루미노 실리케이트 유리, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리와 같은 전자 공업용에 사용되는 각종 유리 기판 외에, 석영 기판, 세라믹스 기판, 사파이어 기판 등의 기판을 사용 할 수 있다. 또한, 베이스 기판(105)으로서 실리콘, 갈륨비소, 인듐인 등의 반도체 기판 등을 사용할 수 있다. 혹은, 스테인리스 기판을 포함하는 금속 기판을 베이스 기판(105)으로서 사용하여도 좋다. 또한, 베이스 기판(105)으로서 사용하는 유리 기판은, 열 팽창 계수가 25×10-7/℃ 이상 50×10-7/℃ 이하(바람직하게는 30×10-7/℃ 이상 40×10-7/℃ 이하)이고, 변형점(strain point)이 580℃ 이상 680℃ 이하(바람직하게는, 600℃ 이상 680℃ 이하)인 기판을 사용하는 것이 바람직하다. 또한, 유리 기판으로서 무 알칼리 유리 기판을 사용하면, 불순물로 인한 반도체 장치의 오염을 억제할 수 있다.
유리 기판으로서는, 액정 패널의 제작용으로서 개발된 마더 유리(mother glass) 기판을 사용하는 것이 바람직하다. 마더 유리로서는, 예를 들어, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm), 제 4 세대(680mm×880mm 혹은 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm) 등의 크기의 기판이 알려져 있다. 대면적 마더 유리 기판을 베이스 기판(105)으로서 사용하여 SOI 기판을 제작함으로써, SOI 기판의 대면적화가 실현된다. SOI 기판의 대면적화가 실현되면, 한번에 다수의 IC, LSI 등의 칩을 제작할 수 있어, 1장의 기판으로부터 제작되는 칩의 개수가 증가되므로, 생산성을 비약적으로 향상시킬 수 있다.
EAGLE2000(Corning Incorporated사 제) 등과 같이, 가열 처리를 가함으로써 크게 쉬링크(shrink)하는 유리 기판을 베이스 기판(105)으로서 사용하는 경우, 접 합 공정 후에 접합 불량이 생기는 경우가 있다. 따라서, 쉬링크에 기인하는 접합 불량을 회피하기 위하여, 이하에 제시하는 접합 공정으로 이행하기 전에, 베이스 기판(105)에 미리 가열 처리를 행하여도 좋다.
또한, 베이스 기판(105) 위에 절연막을 형성하여도 좋다. 베이스 기판(105)은, 그 표면에 절연막이 반드시 형성되지 않아도 좋지만, 베이스 기판(105) 표면에 절연막을 형성함으로써, 베이스 기판(105)으로부터 본드 기판(100)에, 알칼리 금속이나 알칼리 토류 금속 등의 불순물이 침입하는 것을 방지할 수 있다. 또한, 베이스 기판(105) 표면에 절연막을 형성하는 경우, 베이스 기판(105) 위의 절연막이 절연막(104)과 접합하므로, 베이스 기판(105)으로서 사용할 수 있는 기판의 종류가 더 다양해진다. 플라스틱 등의 가요성을 가지는 합성 수지로 이루어지는 기판은 내열 온도가 일반적으로 낮은 경향이 있지만, 제작 공정에 있어서 처리 온도에 견딜 수 있으면, 베이스 기판(105) 위에 절연막을 형성하는 경우에 있어서, 베이스 기판(105)으로서 사용할 수 있다. 플라스틱 기판으로서, 폴리에틸렌테레프탈레이트(PET)로 대표되는 폴리에스텔, 폴리에테르 술폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리카보네이트(PC), 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리폴리알리레이트(PAR), 폴리부틸렌테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴부타디엔스틸렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리초산비닐, 아크릴 수지 등을 들 수 있다. 베이스 기판(105) 위에 절연막을 형성하는 경우, 절연막(104)과 마찬가지로, 상기 절연막 표면에 활성화 처리를 행하고 나서 접합을 행하면 좋다.
또한, 베이스 기판과, 복수의 본드 기판(100)을 접합하는 경우, 본드 기판(100)의 두께 차이에 따라, 절연막(104) 표면이 베이스 기판(105)과 접촉하지 않는 본드 기판(100)이 생기는 경우가 있다. 따라서, 압력을 인가하는 부분은 1개소가 아니라, 각 본드 기판(100)에 압력을 인가하도록 하는 것이 바람직하다. 또한, 절연막(104) 표면의 높이가 다소 상이하여도, 베이스 기판(105)이 휨으로써 절연막(104)의 일부분이 베이스 기판(105)과 밀착되면, 절연막(104) 표면 전체에 접합이 진행될 수 있다.
베이스 기판(105)에 본드 기판(100)을 접합한 후, 베이스 기판(105)과 절연막(104)의 접합 계면에서의 결합력을 증가시키기 위한 가열 처리를 행하는 것이 바람직하다. 이 처리 온도는, 취화층(102)에 균열을 발생시키지 않는 온도로 하며, 200℃ 이상 450℃ 이하의 온도 범위에서 처리할 수 있다. 또한, 이 온도 범위에서 가열하면서, 베이스 기판(105)에 본드 기판(100)을 접합함으로써, 베이스 기판(105)과 절연막(104) 사이의 접합 결합력을 강고하게 할 수 있다.
또한, 본드 기판(100)과 베이스 기판(105)을 접합할 때, 접합면이 먼지 등으로 오염되어 버리면, 오염 부분은 접합되지 않게 된다. 접합면의 오염을 방지하기 위하여, 본드 기판(100)과 베이스 기판(105)의 접합은, 기밀한 처리실 내에서 행하는 것이 바람직하다. 또한, 본드 기판(100)과 베이스 기판(105)을 접합할 때, 처리실 내를 5.0×10-3Pa 정도의 감압 상태로 함으로써, 접합 처리의 분위기를 청정하게 하도록 하여도 좋다.
다음에, 도 2b에 도시하는 바와 같이, 가열 처리를 행함으로써, 취화층(102)에서 인접하는 미소 보이드들이 결합하여, 미소 보이드의 체적이 증대된다. 결과적으로, 취화층(102)에 있어서, 본드 기판(100)이 폭발적인 반응을 수반하여 분리되고, 본드 기판(100)으로부터 반도체막(106)이 분리된다. 절연막(104)은 베이스 기판(105)에 접합하므로, 베이스 기판(105) 위에는 본드 기판(100)으로부터 분리된 반도체막(106)이 고정된다. 반도체막(106)을 본드 기판(100)으로부터 분리하기 위한 가열 온도는, 베이스 기판(105)의 변형점을 넘지 않는 온도로 한다.
이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항가열로, 마이크로파 가열 장치를 사용할 수 있다. RTA 장치에는, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다.
GRTA 장치를 사용하는 경우는, 가열 온도 550℃ 이상 650℃ 이하, 처리 시간 0.5분 이상 60분 이내로 할 수 있다. 저항 가열 장치를 사용하는 경우는, 가열 온도 200℃ 이상 650℃ 이하, 처리 시간 2시간 이상 4시간 이내로 할 수 있다.
또한, 상기 가열 처리는, 마이크로파 등의 고주파에 의한 유전 가열을 사용하여 행하여도 좋다. 유전 가열에 의한 가열 처리는, 고주파 발생 장치에 있어서 생성된 주파수 300MHz 내지 3THz의 고주파를 본드 기판(100)에 조사함으로써 행할 수 있다. 구체적으로는, 예를 들어, 2.45GHz의 마이크로파를 900W, 14분간 조사함으로써, 취화층에 있어서 인접하는 미소 보이드들을 결합시켜, 최종적으로 본드 기판(100)을 분리시킬 수 있다.
저항 가열을 가지는 종형로(縱型爐)를 사용한 가열 처리의 구체적인 처리 방 법을 설명한다. 본드 기판(100)이 접합된 베이스 기판(105)을, 종형로의 보트(boat)에 재치(載置)하여 상기 보트를 종형로의 챔버에 반입한다. 본드 기판(100)의 산화를 억제하기 위하여, 우선 챔버 내를 배기하여 진공 상태로 한다. 진공도는, 5×10-3Pa 정도로 한다. 진공 상태로 한 후, 질소를 챔버 내에 공급하여, 챔버 내를 대기압의 질소 분위기로 한다. 그 동안, 가열 온도를 200℃로 상승시킨다.
챔버 내를 대기압의 질소 분위기로 한 후, 온도 200℃에서 2시간 가열한다. 그 후, 1시간 걸려서 400℃로 온도 상승시킨다. 가열 온도 400℃의 상태가 안정되면, 1시간 걸려서 온도를 600℃로 상승시킨다. 가열 온도 600℃의 상태가 안정되면, 600℃에서 2시간 가열 처리한다. 그 후, 1시간 걸려서, 가열 온도 400℃까지 내려, 10분 내지 30분 후에, 챔버 내로부터 보트를 반출한다. 대기 분위기하에서, 보트 위에 배치된 본드 기판(100), 및 반도체막(106)이 접합된 베이스 기판(105)을 냉각한다.
상기 저항 가열로를 사용한 가열 처리는, 절연막(104)과 베이스 기판(105)의 결합력을 강화하기 위한 가열 처리와, 취화층(102)을 분할시키는 가열 처리가 연속해서 행해진다. 이 2개의 가열 처리를 상이한 장치에서 행하는 경우는, 예를 들어, 저항 가열로에 있어서, 처리 온도 200℃, 처리 시간 2시간의 가열 처리를 행한 후, 접합된 베이스 기판(105)과 본드 기판(100)을 노에서 반출한다. 다음에, RTA 장치에서, 처리 온도 600℃ 이상 700℃ 이하, 처리 시간 1분 이상 30분 이하의 가 열 처리를 행하여, 본드 기판(100)을 취화층(102)에서 분리시킨다.
또한, 보드 기판(100)의 주변부는, 베이스 기판(105)과 접합하지 않는 경우가 있다. 이것은, 본드 기판(100)의 주변부가 모따기되거나, 혹은 주변부가 곡률을 가지므로, 베이스 기판(105)과 절연막(104)이 밀착되지 않거나, 본드 기판(100)의 주변부에서는 취화층(102)이 분할되기 어려운 등의 이유로 인한 것이다. 또한, 그 외의 이유로서, 본드 기판(100)을 제작할 때에 행해지는 CMP 등의 연마가, 본드 기판(100)의 주변부에서 불충분하고, 중앙부와 비교하여 주변부에서는 표면이 거칠한 점을 들 수 있다. 또한, 본드 기판(100)을 이송할 때, 캐리어 등으로 본드 기판(100)의 주변부에 흠집이 간 경우, 상기 흠집도 주변부가 베이스 기판(105)에 접합되기 어려운 이유의 하나가 된다. 따라서, 베이스 기판(105)에는, 본드 기판(100)보다도 크기가 작은 반도체막(106)이 접합된다.
또한, 본드 기판(100)을 분리시키기 전에, 본드 기판(100)에 수소화 처리를 행하도록 하여도 좋다. 수소화 처리는, 예를 들어, 수소 분위기 중에 있어서 350℃에서 2시간 정도 행한다.
또한, 베이스 기판(105)과 복수의 본드 기판(100)을 접합하는 경우, 상기 복수의 본드 기판(100)이 다른 결정 면방위를 가져도 좋다. 반도체 중에 있어서의 다수 캐리어의 이동도는, 결정 면방위에 따라 다르다. 따라서, 형성하는 반도체 소자에 적합한 결정 면방위를 가지는 본드 기판(100)을, 적절히 선택하여 반도체막(106)을 형성하면 좋다. 예를 들어, 반도체막(106)을 사용하여 n형 반도체 소자를 형성한다면, {100}면을 가지는 반도체막(106)을 형성함으로써, 상기 반도체 소 자에 있어서 다수 캐리어의 이동도를 높일 수 있다. 또한, 예를 들어, 반도체막(106)을 사용하여 p형 반도체 소자를 형성한다면, {110}면을 가지는 반도체막(106)을 형성함으로써, 상기 반도체 소자에 있어서 다수 캐리어의 이동도를 높일 수 있다. 그리고, 반도체 소자로서 트랜지스터를 형성한다면, 채널의 방향과 결정 면방위를 고려하여, 반도체막(106)의 접합 방향을 결정하도록 한다.
다음에, 도 2c에 도시하는 바와 같이, 반도체막(106) 표면을 연마에 의하여 평탄화하여도 좋다. 평탄화는 반드시 필요하지 않지만, 평탄화를 행함으로써, 이후 형성되는 반도체막(107, 108)과 게이트 절연막의 계면의 특성을 향상시킬 수 있다. 구체적으로는, 연마는, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 혹은 액체 젯 연마 등에 의하여 행할 수 있다. 반도체막(106)의 두께는, 상기 평탄화에 의하여 박막화된다. 상기 평탄화는, 에칭하기 전의 반도체막(106)에 실시하여도 좋지만, 이후 에칭에 의하여 형성되는 반도체막(107, 108)에 실시하여도 좋다.
또한, 연마가 아니라, 반도체막(106) 표면을 에칭함으로써도, 반도체막(106) 표면을 평탄화할 수 있다. 에칭에는, 예를 들어, 반응성 이온 에칭(RIE: Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론(magnetron) 플라즈마 에칭법, 2주파 플라즈마 에칭법 혹은 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 사용하면 좋다.
예를 들어, ICP 에칭법을 사용하는 경우, 에칭 가스인 염소의 유량 40sccm 내지 100sccm, 코일형 전극에 투입하는 전력 100W 내지 200W, 하부 전극(바이어스 측)에 투입하는 전력 40W 내지 100W, 반응 압력 0.5Pa 내지 1.0Pa로 하면 좋다. 본 실시형태에서는, 에칭 가스인 염소의 유량 100sccm, 반응 압력 1.0Pa, 하부 전극의 온도 70℃, 코일형 전극에 투입하는 RF(13.56MHz) 전력 150W, 하부 전극(바이어스 측)에 투입하는 전력 40W, 에칭 시간 25sec 내지 27sec로 하여, 반도체막(106)을 50nm 내지 60nm 정도까지 박막화한다. 에칭 가스로서, 염소, 염화붕소, 염화실리콘 혹은 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 혹은 불화질소 등의 불소계 가스, 산소 등을 적절히 사용할 수 있다.
상기 에칭에 의하여, 이후 형성되는 반도체 소자에 있어서 최적의 막 두께까지 반도체막(106)을 박막화할 수 있을 뿐만 아니라, 반도체막(106) 표면을 평탄화할 수 있다.
또한, 베이스 기판(105)에 밀착된 반도체막(106)은, 취화층(102)의 분리, 및 취화층(102)의 형성에 의하여, 결정 결함이 형성된다. 또한, 그 표면은 평탄성이 손실되어 있다. 결정 결함을 저감, 및 평탄성을 향상시키기 위하여, 반도체막(106)에 레이저 광을 조사하여도 좋다.
또한, 레이저 광을 조사하기 전에, 드라이 에칭에 의하여 반도체막(106) 표면을 평탄화하는 경우, 드라이 에칭에 의하여 반도체막(106) 표면 부근에서 결정 결함 등의 손상이 생기는 경우가 있다. 그러나, 상기 레이저 광의 조사에 의하여, 드라이 에칭으로 인하여 생기는 손상까지 보상할 수 있다.
이 레이저 광의 조사 공정에서는, 베이스 기판(105)의 온도 상승이 억제되므 로, 유리 기판과 같은 내열성이 낮은 기판을 베이스 기판(105)에 사용할 수 있게 된다. 레이저 광의 조사에 의하여 반도체막(106)을 부분 용융시키는 것이 바람직하다. 완전 용융시키면, 액상(液相)이 된 반도체막(106)에서의 무질서한 핵 발생으로 인하여, 반도체막(106)이 재결정화되게 되고, 반도체막(106)의 결정성이 저하되기 때문이다. 부분 용융시킴으로써, 반도체막(106)에서는, 용융되지 않는 고상 부분에서 결정 성장이 진행되는, 소위, 세로 성장이 일어난다. 세로 성장에 의한 재결정화로, 반도체막(106)의 결정 결함이 감소되고, 결정성이 회복된다. 또한, 반도체막(106)이 완전 용융 상태인 것은, 반도체막(106)이 절연막(104) 계면까지 용융되고, 액체 상태인 것을 가리킨다. 한편, 반도체막(106)이 부분 용융 상태인 것은, 상층이 용융되어 액상이고, 하층이 고상인 상태를 가리킨다.
레이저 광을 발진하는 레이저 발진기는, 그 발진 파장이, 자외광 영역 내지 가시광 영역에 있는 것이 선택된다. 레이저 광의 파장은, 반도체막(106)에 흡수되는 파장으로 한다. 그 파장은, 레이저 광의 표피 깊이(skin depth) 등을 고려하여 결정할 수 있다. 예를 들어, 파장은 250nm 이상 700nm 이하의 범위로 할 수 있다.
이 레이저 발진기로서, 연속 발진 레이저, 의사 연속 발진 레이저 및 펄스 발진 레이저를 사용할 수 있다. 부분 용융시키기 위한 펄스 발진 레이저를 사용하는 것이 바람직하다. 예를 들어, 펄스 발진 레이저의 경우는, 반복 주파수 1MHz 이하, 펄스 폭 10n초 이상 500n초 이하이다. 예를 들어, 반복 주파수 10Hz 내지 300Hz, 펄스 폭 25n초, 파장 308nm의 XeCl 엑시머 레이저를 사용할 수 있다.
또한, 레이저 광의 에너지는, 레이저 광의 파장, 레이저 광의 표피 깊이, 반 도체막(106)의 막 두께 등을 고려하여 결정할 수 있다. 레이저 광의 에너지는, 예를 들어, 300mJ/cm2 이상 800 mJ/cm2 이하의 범위로 할 수 있고, 예를 들어, 반도체막(106)의 두께가 120nm 정도이고, 레이저 발진기에 펄스 발진 레이저를 사용하여, 레이저 광의 파장이 308nm인 경우는, 레이저 광의 에너지 밀도는 600mJ/cm2 내지 700mJ/cm2로 할 수 있다.
레이저 광을 조사하는 분위기는, 희소 가스 혹은 질소 분위기와 같은 불활성 분위기, 혹은 진공 상태에서 행하는 것이 바람직하다. 불활성 분위기 중에서 레이저 광을 조사하려면, 기밀성이 있는 챔버 내에서 레이저 광을 조사하여, 이 챔버 내의 분위기를 제어하면 좋다. 챔버를 사용하지 않는 경우는, 레이저 광이 조사되는 면에 질소 가스 등 불활성 가스를 살포함으로써 불활성 분위기에서의 레이저 광의 조사를 실현할 수 있다.
질소 등의 불활성 분위기나 진공 상태가, 대기 분위기보다도 반도체막(106)의 평탄성을 향상시키는 효과가 높고, 또한, 이들 분위기가 대기 분위기보다도 크랙이나 리지(ridge)의 발생을 억제하는 효과가 높아지기 때문에, 레이저 광을 사용할 수 있는 에너지 범위가 확대된다.
광학계에 의하여, 레이저 광은, 에너지 분포를 균일하게 하고, 또 단면의 형상을 선형으로 하는 것이 바람직하다. 이로써, 스루풋이 좋게, 또 레이저 광의 조사를 균일하게 행할 수 있다. 레이저 광의 빔 길이는, 베이스 기판(105)의 1변보다 길게 함으로써, 한번의 주사로, 베이스 기판(105)에 접합된 모든 반도체막(106) 에 레이저 광을 조사할 수 있다. 레이저 광의 빔 길이가 베이스 기판(105)의 1변보다 짧은 경우는, 복수회의 주사로, 베이스 기판(105)에 접합된 모든 반도체막(106)에 레이저 광을 조사할 수 있는 길이로 하면 좋다.
또한, 레이저 광을 반도체막(106)에 조사하기 전에, 반도체막(106) 표면에 형성된 자연 산화막 등의 산화막을 제거하는 처리를 행한다. 산화막을 제거하는 이유는, 반도체막(106) 표면에 산화막이 잔존된 상태에서, 레이저 광을 조사하여도, 평탄화의 효과를 충분히 얻을 수 없기 때문이다. 산화막의 제거 처리는, 플루오르화수소로 반도체막(106)을 처리할 수 있다. 플루오르화수소에 의한 처리는, 반도체막(106) 표면이 발수(撥水)성을 나타낼 때까지 행하는 것이 바람직하다. 발수성을 나타냄으로써, 반도체막(106)으로부터 산화막이 제거된 것을 확인할 수 있다.
예를 들어, 레이저 광의 조사 공정은, 다음과 같이 행할 수 있다. 우선, 반도체막(106)을 1/100로 희석된 플루오르화수소로 110초간 처리하여, 표면의 산화막을 제거한다. 레이저 광의 레이저 발진기로서, XeCl 엑시머 레이저(파장: 308nm, 펄스 폭: 25n초, 반복 주파수 60Hz)를 사용한다. 광학계에 의하여, 레이저 광의 단면을 300mm×0.34mm의 선형으로 성형한다. 레이저 광의 주사 속도를 2.0mm/초로 하고, 스캔 피치를 33㎛, 빔샷 횟수를 약 10샷으로 하여, 레이저 광을 반도체막(106)에 조사한다. 조사 면에 질소 가스를 살포하면서, 레이저 광을 주사한다. 베이스 기판(105)이 730mm×920mm인 경우는, 레이저 광의 빔 길이가 300mm이므로, 레이저 광의 조사 영역을 3분할함으로써, 베이스 기판(105)에 접합된 모든 반도체 막(106)에 레이저 광을 조사할 수 있다.
다음에, 레이저 광을 조사한 후에, 반도체막(106) 표면을 에칭하여도 좋다. 레이저 광을 조사한 후에 반도체막(106) 표면을 에칭하는 경우는, 반드시 레이저 광의 조사를 행하기 전에 반도체막(106) 표면을 에칭할 필요는 없다. 또한, 레이저 광의 조사를 행하기 전에 반도체막(106) 표면을 에칭한 경우는, 반드시 레이저 광을 조사한 후에 반도체막(106) 표면을 에칭할 필요는 없다. 또한, 본 발명에서는, 레이저 광을 조사하기 전과 조사한 후의 양쪽 모두의 타이밍에서 에칭하여도 좋다.
상기 에칭에 의하여, 이후 형성되는 반도체 소자에 있어서 최적의 막 두께가 될 때까지 반도체막(106)을 박막화할 수 있을 뿐만 아니라, 반도체막(106) 표면을 평탄화할 수 있다.
레이저 광을 조사한 후, 반도체막(106)에 500℃ 이상 650℃ 이하의 가열 처리를 행하는 것이 바람직하다. 이 가열 처리에 의하여, 레이저 광의 조사로 회복되지 않는, 반도체막(106)의 결함의 소멸, 반도체막(106)의 변형을 완화할 수 있다. 이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항가열로, 마이크로파 가열 장치를 사용할 수 있다. RTA 장치로서, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA (Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. 예를 들어, 저항 가열로를 사용하는 경우는, 온도 500℃에서 1시간 가열한 후, 550℃에서 4시간 가열하면 좋다.
다음에, 도 3a에 도시하는 바와 같이, 반도체막(106)을 부분적으로 에칭함으 로써, 반도체막(106)으로부터 반도체막(107, 108)을 형성한다. 반도체막(106)을 또 에칭함으로써, 반도체막(106)의 단부에 있어서 접합의 강도가 불충분한 영역을 제거할 수 있다.
또한, 본 실시형태에서는, 하나의 반도체막(106)을 에칭함으로써 반도체막(107, 108)을 형성하지만, 형성되는 반도체막의 개수는 이것에 한정되지 않는다.
상기 공정을 거쳐 형성된 반도체막(107, 108)을 사용하여, 예를 들어, 도 3b에 도시하는 바와 같이 트랜지스터(109, 110) 등의 각종 반도체 소자를 형성할 수 있다.
본 발명에서는, 취화층(102)을 형성한 후에, 절연막(101) 표면 부근에 있어서 오염이 심한 영역을, 에칭 혹은 연마 등에 의하여 제거한다. 따라서, 베이스 기판(105) 위의 반도체막(106)에 혼입하는 불순물의 양을 억제할 수 있다. 또한, 최종적으로 형성되는 반도체 장치에서는, 불순물의 영향에 의하여, 임계 값 전압의 변동, 누설 전류의 증가 등의 트랜지스터의 전기적 특성의 저하 및 신뢰성의 저하가 생기는 것을 방지할 수 있다.
또한, 본 발명은, 마이크로프로세서, 화상 처리 회로 등의 집적 회로나, 질문기와 데이터의 송수신이 비접촉으로 할 수 있는 RF 태그, 반도체 표시 장치 등, 모든 반도체 장치의 제작에 사용할 수 있다. 반도체 표시 장치에는, 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자를 각 화소에 구비된 발광 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 반도체막을 사용한 회로 소자를 구동 회로에 가지는 그 외의 반도체 표시 장치가 그 범주에 포함된다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과 달리, 절연막(103)을 형성하기 전에 취화층(102)을 형성하는 경우의, 본 발명의 반도체 장치의 제작 방법의 하나에 대하여 설명한다.
다음에, 도 4a에 도시하는 바와 같이, 본드 기판(100)을 세정한 후, 전계에 의하여 가속된 이온으로 이루어지는 이온 빔을, 화살표로 도시하는 바와 같이, 본드 기판(100)에 조사하여, 본드 기판(100) 표면으로부터 일정한 깊이의 영역에, 미소 보이드를 가지는 취화층(102)을 형성한다. 취화층(102)이 형성되는 영역의 깊이는, 이온 빔의 가속 에너지와 이온 빔의 입사각에 의하여 조절할 수 있다. 가속 에너지는 가속 전압, 도즈(dose)량 등에 의하여 조절할 수 있다. 이온의 평균 침입 깊이와 대략 같은 깊이의 영역에 취화층(102)이 형성된다. 이온을 첨가하는 깊이에 따라, 이후 본드 기판(100)으로부터 분리되는 반도체막(106)의 두께가 결정된다. 취화층(102)이 형성되는 깊이는, 예를 들어, 50nm 이상 600nm 이하로 할 수 있고, 바람직한 깊이 범위는 50nm 이상 300nm 이하이다.
이온을 본드 기판(100)에 첨가하려면, 질량 분리를 수반하지 않는 이온 도핑법으로 행하는 것이 택트 타임을 단축하는 관점에서 바람직하지만, 본 발명은 질량 분리를 수반하는 이온 주입법을 사용하여도 좋다.
소스 가스에 수소(H2)를 사용하는 경우, 수소 가스를 여기하여 H+, H2 +, H3 +를 생성할 수 있다. 소스 가스로 생성되는 이온 종의 비율은, 플라즈마 여기 방법, 플라즈마를 발생하는 분위기의 압력, 소스 가스 공급량 등을 조절함으로써, 변화시킬 수 있다. 이온 도핑법으로 이온 조사를 행하는 경우, 이온 빔에, H+, H2 +, H3 +의 총량에 대하여 H3 +가 70% 이상 포함되도록 하는 것이 바람직하고, H3 +의 비율은 80% 이상인 것이 더 바람직하다. H3 +의 비율을 70% 이상으로 함으로써, 이온 빔에 포함되는 H2 + 이온의 비율이 상대적으로 작게 되기 때문에, 이온 빔에 포함되는 수소 이온의 평균 침입 깊이의 변동을 작게 할 수 있으므로, 이온의 첨가 효율이 향상되고, 택트 타임을 단축할 수 있다.
또한, H3 +는 H+, H2 +과 비교하여 질량이 크다. 따라서, 이온 빔에 있어서, H3 +의 비율이 많은 경우와, H+ 및 H2 +의 비율이 많은 경우에서는, 도핑할 때의 가속 전압이 같아도, 전자(前者)가 단결정 본드 기판(100)의 더 얕은 영역에 수소를 첨가할 수 있다. 또한 전자의 경우, 본드 기판(100)에 첨가되는 수소의, 두께 방향에 있어서의 농도 분포가 급준하게 되므로, 취화층(102)의 두께 자체도 얇게 할 수 있다.
수소 가스를 사용하여, 이온 도핑법으로 이온 조사를 행하는 경우, 가속 전 압 5kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 함으로써, 이온 빔에 포함되는 이온 종 및 그 비율에 따라 다르지만, 취화층(102)을 본드 기판(100)의 깊이 50nm 이상 600nm 이하의 영역에 형성할 수 있다.
예를 들어, 본드 기판(100)이 단결정 실리콘 기판인 경우, 소스 가스가 수소이고, 가속 전압 40kV, 도즈량 2.2×1016ions/cm2의 조건으로는, 본드 기판(100)으로부터 두께 220nm 정도의 반도체막을 분리할 수 있다. 또한, 소스 가스가 수소이고, 가속 전압 40kV, 도즈량 2.2×1016ions/cm2의 조건으로는, 본드 기판(100)으로부터 두께 120nm 정도의 반도체막을 분리할 수 있다.
이온 빔의 소스 가스에 헬륨(He)을 사용할 수도 있다. 헬륨을 여기하여 생성되는 이온 종이 거의 He+이므로, 질량 분리가 수반되지 않는 이온 도핑법이라도, He+를 주된 이온으로서 본드 기판(100)에 첨가할 수 있다. 따라서, 이온 도핑법으로, 효율 좋게, 미소한 공공을 취화층(102)에 형성할 수 있다. 헬륨을 사용하여, 이온 도핑법으로 이온 조사를 행하는 경우, 가속 전압 5kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다.
소스 가스에 염소 가스(Cl2 가스), 불소 가스(F2 가스) 등의 할로겐 가스를 사용할 수도 있다.
또한, 이온 도핑법으로 본드 기판(100)에 이온 조사를 행하는 경우, 이온 도 핑 장치 내에 존재하는 불순물이 이온과 함께 피처리물에 첨가되기 때문에, 본드 기판(100) 표면 근방에 상기 불순물이 존재할 가능성이 있다. 또한, 이온 도핑법을 사용하면, 파티클도 발생되기 쉽고, 파티클에 기인하는 본드 기판(100)과 베이스 기판의 접합 불량도 생기기 쉽다.
따라서, 본 실시형태에서는, 본드 기판(100) 표면 근방에 있는, 불순물이나 파티클이 가장 많은 영역이며, 취화층(102)보다도 얕은 영역을 부분적으로 제거한다. 구체적으로는, 취화층(102)이 형성되는 깊이에 따라 다르지만, 본드 기판(100) 표면에서 0.5nm 내지 50nm, 더 바람직하게는 1nm 내지 5nm정도의 깊이까지의 영역을 제거하면 좋다. 다만, 본드 기판(100)을 제거하는 영역은, 취화층(102)보다 얕게 한다. 본드 기판(100) 표면 근방의 제거는, 드라이 에칭 혹은 웨트 에칭 등의 에칭이나, 연마 등을 사용하여 행할 수 있다.
드라이 에칭으로서, 반응성 이온 에칭(RIE: Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Elecrton Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론(magnetron) 플라즈마 에칭법, 2주파 플라즈마 에칭법 혹은 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 사용할 수 있다. 예를 들어, 단결정 실리콘 기판을 사용한 본드 기판(100) 표면 근방을 ICP 에칭법으로 제거하는 경우, 에칭 가스인 Cl2의 유량을 100sccm, 반응 압력 1.0Pa, 하부 전극의 온도 70℃, 코일형 전극에 투입하는 RF(13.56MHz) 전력 150W, 하부 전극(바이어스 측)에 투입하는 전력 40W, 에칭 시간 30sec 정도로 함으로써, 표면에서 40nm 정도의 깊이까지의 영역을 제거할 수 있다.
에칭 가스로서, Cl2 외에, BCl3, SiCl4, CCl4 등의 염소계 가스, CF4, CHF3, SF6, NF3 등의 불소계 가스, O2를 적절히 사용할 수 있다. 또한, 사용하는 에칭 가스에 He 외의 불활성 기체를 첨가하여도 좋다. 예를 들어, 첨가하는 불활성 원소로서, Ne, Ar, Kr, Xe 중에서 선택된 1종 혹은 복수종의 원소를 사용할 수 있다.
또한, 단결정 실리콘 기판을 사용한 본드 기판(100) 표면 근방을 웨트 에칭으로 제거하는 경우, 에찬트로서는, 수산화 테트라메틸암모늄(TMAH: Tetra Methyl Ammonium Hydroxide) 용액으로 대표되는 유기 알칼리게 수용액 등을 사용할 수 있다. 수산화 테트라메틸암모늄 용액을 사용하여 본드 기판(100) 표면 근방을 웨트 에칭하는 경우, 수산화 테트라메틸암모늄이 2.38%의 농도가 되도록 수산화 테트라메틸암모늄 용액을 조정하여, 50℃, 에칭 시간 30sec 정도로 함으로써, 표면에서 50nm 정도의 깊이까지의 영역을 제거할 수 있다.
또한, 연마는, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 혹은 액체 젯 연마 등에 의하여, 행할 수 있다.
본드 기판(100) 표면 근방의 제거에 의하여, 도 4b에 도시하는 바와 같이, 본드 기판(100)에 있어서 취화층(102)이 형성되는 깊이가 얕게 된다.
다음에, 도 4c에 도시하는 바와 같이, 상기 에칭에 의하여 노출된 본드 기판(100)의 면 위에 절연막(103)을 형성한다. 절연막(103)은 단수의 절연막을 사용하여도 좋고, 복수의 절연막을 적층하여 사용한 것이라도 좋다. 예를 들어, 본 실 시형태에서는, 산화실리콘을 절연막(103)으로서 사용한다. 절연막(103)의 두께는, 5nm 이상 400nm 이하로 하면 좋다. 절연층(103)을 구성하는 막으로서, 산화실리콘막, 질화실리콘막, 산질화실리콘막, 질산화실리콘막, 산화게르마늄막, 질화게르마늄막, 산질화게르마늄막, 질산화게르마늄막 등의 실리콘 혹은 게르마늄을 조성에 포함하는 절연막을 사용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속 산화물로 이루어지는 절연막, 질화알루미늄 등의 금속 질화물로 이루어지는 절연막, 산질화알루미늄막 등의 금속 산질화물로 이루어지는 절연막, 질산화알루미늄막 등의 금속의 질산화물로 이루어지는 절연막을 사용할 수도 있다.
베이스 기판(105)에 알칼리 금속 혹은 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 사용하는 경우, 상기 불순물이 베이스 기판(105)으로부터 SOI 기판의 반도체막에 확산되는 것을 방지할 수 있는 막을, 적어도 1층 이상, 절연막(103)이 가지는 것이 바람직하다. 이러한 막으로서, 질화실리콘막, 질산화실리콘막, 질화알루미늄막, 혹은 질산화알루미늄막 등이 있다. 이러한 막을 절연막(103)이 가짐으로써, 절연막(103)을 배리어막으로서 기능시킬 수 있다.
예를 들어, 절연막(103)을 단층 구조의 배리어막으로서 형성하는 경우, 두께 5nm 이상 200nm 이하의 질화실리콘막, 질산화실리콘막, 질화알루미늄막, 혹은 질산화알루미늄막으로 형성할 수 있다.
절연막(103)을 배리어막으로서 기능하는 2층 구조의 막으로 하는 경우는, 상층은, 배리어 기능이 높은 절연막으로 구성한다. 상층 절연막은, 예를 들어, 두께 5nm 내지 200nm의 질화실리콘막, 질산화실리콘막, 질화알루미늄막, 혹은 질산화알루미늄막으로 형성할 수 있다. 이들 막은, 불순물의 확산을 방지하는 블로킹 효과가 높지만, 내부 응력이 높다. 따라서, 본드 기판(100)과 접하는 하층 절연막은, 상층 절연막의 응력을 완화하는 효과가 있는 막을 선택하는 것이 바람직하다. 상층 절연막의 응력을 완화하는 효과가 있는 절연막으로서, 산화실리콘막, 및 본드 기판(100)을 열 산화하여 형성한 열 산화막 등이 있다. 하층 절연막의 두께는 5nm 이상 200nm 이하로 할 수 있다.
예를 들어, 절연막(103)을 블로킹막으로서 기능시키기 위하여, 산화실리콘막과 질화실리콘막, 산질화실리콘막과 질화실리콘막, 산화실리콘막과 질산화실리콘막, 산질화실리콘막과 질산화실리콘막 등의 조합으로 절연막(103)을 형성하면 좋다.
산화실리콘을 절연막(103)으로서 사용하는 경우, 절연막(103)은 실란과 산소, TEOS(테트라에톡시실란)와 산소 등의 혼합 가스를 사용하여, 열 CVD법, 플라즈마 CVD법, 상압CVD, 바이어스 ECRCVD 등의 기상 성장법에 의하여 형성할 수 있다. 이 경우, 절연막(103) 표면을 산소 플라즈마 처리로 치밀화하여도 좋다. 또한, 질화실리콘을 절연막(103)으로서 사용하는 경우, 실란과 암모니아의 혼합 가스를 사용하여, 플라즈마 CVD 등의 기상 성장법에 의하여 형성할 수 있다. 또한, 질산화실리콘을 절연막(103)으로서 사용하는 경우, 실란과 암모니아의 혼합 가스, 혹은 실란과 산화질소의 혼합 가스를 사용하여, 플라즈마CVD 등의 기상 성장법에 의하여 형성할 수 있다.
또한, 유기 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘을, 절연막(103)으로서 사용하여도 좋다. 유기 실란 가스로서는, 테트라에톡시실란(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
또한, 본드 기판(100)을 산화함으로써 얻어지는 산화막으로, 절연막(103)을 형성할 수도 있다. 상기 산화막을 형성하기 위한 열 산화 처리는, 드라이 산화라도 좋지만, 산화 분위기 중에 할로겐을 포함하는 가스를 첨가하여도 좋다. 할로겐을 포함하는 가스로서, HCl, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등 중에서 선택된 1종 혹은 복수종의 가스를 사용할 수 있다.
예를 들어, 산소에 대하여 HCl을 0.5부피% 내지 10부피%(바람직하게는 3부피%)의 비율로 포함하는 분위기 중에서, 700℃ 이상의 온도에서 열 처리를 행한다. 950℃ 이상 1100℃ 이하의 가열 온도에서 열 산화를 행하면 좋다. 처리 시간은 0.1시간 내지 6시간, 바람직하게는 0.5시간 내지 1시간으로 하면 좋다. 형성되는 산화막의 막 두께는, 10nm 내지 1000nm(바람직하게는 50nm 내지 200nm), 예를 들어, 100nm의 두께로 할 수 있다.
이러한 온도 범위에서 산화 처리를 행함으로써, 할로겐 원소에 의한 게터링 효과를 얻을 수 있다. 게터링으로서는, 특히, 금속 불순물을 제거하는 효과가 있 다. 즉, 염소의 작용에 의하여, 금속 등의 불순물이 휘발성 염화물이 되어 기상(氣相) 중에 이탈됨으로써, 본드 기판(100)으로부터 제거된다. 또한, 산화 처리에 포함되는 할로겐 원소에 의하여, 본드 기판(100) 표면의 결함이 종단화되기 때문에, 산화막과 본드 기판(100) 계면의 국재 준위 밀도를 저감할 수 있다.
이 할로겐을 포함하는 분위기에서의 열 산화 처리에 의하여, 산화막에 할로겐을 포함시킬 수 있다. 할로겐 원소를 1×1017atoms/cm3 내지 5×1020atoms/cm3의 농도로 포함시킴으로써, 산화막이 금속 등의 불순물을 포획하므로, 이후 형성되는 반도체막의 오염을 방지할 수 있다.
다음에, 도 4d에 도시하는 바와 같이, 절연막(103) 위에 절연막(104)을 형성한다. 절연막(104)의 형성 이후는, 실시형태 1을 참조하여 반도체 장치를 제작할 수 있다.
본 발명에서는, 취화층(102)의 형성 후에, 본드 기판(100) 표면 부근에 있어서 오염이 심한 영역을, 에칭 혹은 연마 등에 의하여 제거한다. 따라서, 이후 형성되는 베이스 기판 위의 반도체막에 혼입되는 불순물의 양을 억제할 수 있다. 또한, 최종적으로 형성되는 반도체 장치는, 불순물의 영향에 의하여, 임계 값 전압의 변동, 누설 전류의 증가 등의 트랜지스터의 전기적 특성의 저하 및 신뢰성의 저하가 생기는 것을 방지할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체막이 붙여진 베이스 기판, 소위 SOI 기판을 사용 한 반도체 장치의 제작 방법의 일례로서, 반도체 소자의 하나인 박막 트랜지스터를 제작하는 방법을 설명한다. 복수의 박막 트랜지스터를 조합함으로써, 각종 반도체 장치가 형성된다.
우선, 도 5a에 도시하는 바와 같이, 베이스 기판(105) 위의 반도체막(106)을 에칭에 의하여 원하는 형상으로 가공(패터닝)함으로써, 반도체막(603, 604)을 형성한다.
반도체막(603, 604)에는, 임계 값 전압을 제어하기 위하여, 붕소, 알루미늄, 갈륨 등의 p형 불순물, 혹은 인, 비소 등의 n형 불순물이 첨가되어도 좋다. 예를 들어, p형을 부여하는 불순물로서 붕소를 첨가하는 경우, 5×1016atoms/cm-3 이상 1×1017atoms/cm-3 이하의 농도에서 첨가하면 좋다. 임계 값 전압을 제어하기 위한 불순물의 첨가는, 반도체막(106)에 대하여 행하여도 좋고, 반도체막(603, 604)에 대하여 행하여도 좋다. 또한, 임계 값 전압을 제어하기 위한 불순물의 첨가를, 본드 기판(100)에 대하여 행하여도 좋다. 혹은, 불순물의 첨가를, 임계 값 전압을 대충 조정하기 위하여 본드 기판(100)에 대하여 행한 데다가, 임계 값 전압을 미(微)조정하기 위하여, 반도체막(106)에 대하여, 혹은 반도체막(603, 604)에 대하여도 행하도록 하여도 좋다.
또한, 반도체막(603, 604)을 형성한 후, 게이트 절연막(606)을 형성하기 전에 수소화 처리를 행하여도 좋다. 수소화 처리는, 예를 들어, 수소 분위기 중에 있어서 350℃, 2시간 정도 행한다.
다음에, 도 5b에 도시하는 바와 같이, 반도체막(603, 604)을 덮도록, 게이트 절연막(606)을 형성한다. 게이트 절연막(606)은, 고밀도 플라즈마 처리를 행함으로써 반도체막(603, 604) 표면을 산화 혹은 질화함으로써 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, Xe 등의 희소 가스와 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의하여 행함으로써, 저전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 상술한 바와 같은 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의하여, 반도체막 표면을 산화 혹은 질화함으로써, 1nm 내지 20nm, 바람직하게는 5nm 내지 10nm의 절연막이 반도체막에 접하도록 형성된다. 이 5nm 내지 10nm의 절연막을 게이트 절연막(606)으로서 사용한다. 예를 들어, 아산화질소(N2O)를 Ar로 1배 내지 3배(유량비)로 희석하여, 10Pa 내지 30Pa의 압력으로 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 반도체막(603, 604) 표면을 산화 혹은 질화시킨다. 이 처리에 의하여 1nm 내지 10nm(바람직하게는 2nm 내지 6nm)의 절연막을 형성한다. 또한, 아산화질소(N2O)와 실란(SiH4)을 도입하여, 10Pa 내지 30Pa의 압력으로 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 기상 성장법에 의하여 산질화실리콘막을 형성하여 게이트 절연막을 형성한다. 고상 반응과 기상 성장법에 의한 반응을 조합함으로써 계면 준위 밀도가 낮고 절연 내압이 뛰어난 게이트 절연막을 형성할 수 있다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 혹은 질화는 고상 반응으로 진행되기 때문에, 게이트 절연막(606)과 반도체막(603, 604)의 계면 준위 밀도를 극히 낮게 할 수 있다. 또한, 고밀도 플라즈마 처리에 의하여 반도체막(603, 604)을 직접 산화 혹은 질화함으로써, 형성되는 절연막의 두께의 변동을 억제할 수 있다. 또한, 반도체막이 결정성을 가지는 경우, 고밀도 플라즈마 처리를 사용하여 반도체막 표면을 고상 반응으로 산화시킴으로써, 결정립계에 있어서만 산화가 빨리 진행되는 것을 억제하고, 균일성이 좋고 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의하여 형성된 절연막을, 게이트 절연막의 일부 혹은 전부에 포함하여 형성되는 트랜지스터는, 특성의 변동을 억제할 수 있다.
혹은, 반도체막(603, 604)을 열 산화시킴으로써, 게이트 절연막(606)을 형성하도록 하여도 좋다. 또한, 플라즈마 CVD법 혹은 스퍼터링법 등을 사용하여, 산화실리콘, 질산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 혹은 산화탄탈을 포함하는 막을 단층으로 혹은 적층으로 형성함으로써, 게이트 절연막(606)을 형성하여도 좋다.
혹은, 수소를 포함하는 게이트 절연막(606)을 형성한 후, 350℃ 이상 450℃ 이하의 온도에서 가열 처리를 행함으로써, 게이트 절연막(606) 중에 포함되는 수소를 반도체막(603, 604) 중에 확산시키도록 하여도 좋다. 이 경우, 게이트 절연막(606)은, 프로세스 온도를 350℃ 이하에서, 플라즈마 CVD법으로 질화실리콘 혹은 질산화실리콘을 퇴적함으로써 형성하면 좋다. 반도체막(603, 604)에 수소를 공급 함으로써, 반도체막(603, 604) 중, 및 게이트 절연막(606)과 반도체막(603, 604) 계면에서의, 포획 중심이 되는 결함을 효과적으로 저감시킬 수 있다.
다음에, 도 5c에 도시하는 바와 같이, 게이트 절연막(606) 위에 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써, 반도체막(603, 604)의 위쪽에 전극(607)을 형성한다. 도전막의 형성에는 CVD법, 스퍼터링법 등을 사용할 수 있다. 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등을 사용할 수 있다. 또한, 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 또한, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한 다결정 실리콘 등의 반도체를 사용하여 형성하여도 좋다.
2층 구조의 도전막을 사용하는 경우, 1층째에 질화탄탈 혹은 탄탈(Ta)을, 2층째에 텅스텐(W)을 사용할 수 있다. 상기 예 외에, 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에 있어서, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층째의 도전막의 조합으로서, 예를 들어, n형을 부여하는 불순물이 도핑된 실리콘과 니켈실리사이드, n형을 부여하는 불순물이 도핑된 Si와 WSix 등도 사용할 수 있다.
또한, 본 실시형태에서는, 전극(607)을 단층의 도전막으로 형성하지만, 본 실시형태는 이 구성에 한정되지 않는다. 전극(607)은 적층된 복수의 도전막으로 형성되어도 좋다. 3개의 도전막을 적층하는 3층 구조의 경우는, 몰리브덴막과 알 루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
또한, 전극(607)을 형성할 때 사용하는 마스크로서, 레지스트 대신에 산화실리콘, 질산화실리콘 등을 마스크로서 사용하여도 좋다. 이 경우, 패터닝하여 산화실리콘, 질산화실리콘 등의 마스크를 형성하는 공정이 추가되지만, 에칭을 할 때 마스크의 막 감소가 레지스트보다 적기 때문에, 원하는 폭을 가지는 전극(607)을 형성할 수 있다. 또한, 마스크를 사용하지 않고, 액적 토출법을 사용하여 선택적으로 전극(607)을 형성하여도 좋다.
또한, 액적 토출법이란, 소정의 조성물을 포함하는 액적을 세공(pore)으로부터 토출 혹은 분출함으로써 소정의 패턴을 형성하는 방법을 가리키고, 잉크젯법 등이 그 범주에 포함된다.
또한, 전극(607)은, 도전막을 형성한 후, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용하여, 에칭 조건(코일형 전극층에 인가되는 전력량, 기판 측의 전극층에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절함으로써, 원하는 테이퍼 형상을 가지도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 따라 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화실리콘 혹은 사염화탄소 등의 염소계 가스, 테트라플루오로메탄, 불화유황 혹은 불화질소 등의 불소계 가스 혹은 산소를 적절히 사용할 수 있다.
다음에, 도 5d에 도시하는 바와 같이, 전극(607)을 마스크로 하여 일 도전형을 부여하는 불순물 원소를 반도체막(603, 604)에 첨가한다. 본 실시형태에서는, 반도체막(604)에 p형을 부여하는 불순물 원소(예를 들어, 붕소)를, 반도체막(603)에 n형을 부여하는 불순물 원소(예를 들어, 인 혹은 비소)를 첨가한다. 또한, p형을 부여하는 불순물 원소를 반도체막(604)에 첨가할 때, n형 불순물이 첨가되는 반도체막(603)은 마스크 등으로 덮어, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 반대로, n형을 부여하는 불순물 원소를 반도체막(603)에 첨가할 때, p형 불순물이 첨가되는 반도체막(604)은 마스크 등으로 덮어, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 혹은, 먼저 반도체막(603, 604)에 p형 혹은 n형 중 어느 한쪽을 부여하는 불순물 원소를 첨가한 후, 한쪽의 반도체막에만 선택적으로 더 높은 농도로 p형 혹은 n형 중의 다른 쪽을 부여하는 불순물 원소의 어느 한쪽을 첨가하도록 하여도 좋다. 상기 불순물의 첨가에 의하여, 반도체막(603)에 불순물 영역(608), 반도체막(604)에 불순물 영역(609)이 형성된다.
다음에, 도 6a에 도시하는 바와 같이, 전극(607) 측면에 사이드 월(610)을 형성한다. 사이드 월(610)은, 예를 들어, 게이트 절연막(606) 및 전극(607)을 덮도록 새롭게 절연막을 형성하고, 수직 방향을 주체로 한 이방성 에칭에 의하여, 새롭게 형성된 상기 절연막을 부분적으로 에칭함으로써, 형성할 수 있다. 상기 이방성 에칭에 의하여, 새로 형성된 절연막이 부분적으로 에칭되어, 전극(607) 측면에 사이드 월(610)이 형성된다. 또한, 상기 이방성 에칭에 의하여, 게이트 절연막(606)도 부분적으로 에칭하여도 좋다. 사이드 월(610)을 형성하기 위한 절연막은, 플라즈마 CVD법이나 스퍼터링법 등에 의하여, 실리콘막, 산화실리콘막, 질산화 실리콘막이나, 유기 수지 등의 유기 재료를 포함하는 막을, 단층 혹은 적층으로 형성할 수 있다. 본 실시형태에서는, 막 두께 100nm의 산화실리콘막을 플라즈마 CVD법에 의하여 형성한다. 또한, 에칭 가스로서는, CHF3와 헬륨의 혼합 가스를 사용할 수 있다. 또한, 사이드 월(610)을 형성하는 공정은, 이들에 한정되지 않는다.
다음에, 도 6b에 도시하는 바와 같이, 전극(607) 및 사이드 월(610)을 마스크로 하여, 반도체막(603, 604)에 일 도전형을 부여하는 불순물 원소를 첨가한다. 또한, 반도체막(603, 604)에는, 각각, 상기 공정으로 첨가한 불순물 원소와 같은 도전형 불순물 원소를 더 높은 농도로 첨가한다. 또한, p형을 부여하는 불순물 원소를 반도체막(604)에 첨가할 때, n형의 불순물이 첨가되는 반도체막(603)은 마스크 등으로 덮어, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 한편, n형을 부여하는 불순물 원소를 반도체막(603)에 첨가할 때, p형 불순물이 첨가되는 반도체막(604)은 마스크 등으로 덮어, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다.
상기 불순물 원소의 첨가에 의하여, 반도체막(603)에, 한 쌍의 고농도 불순물 영역(611)과, 한 쌍의 저농도 불순물 영역(612)과, 채널 형성 영역(613)이 형성된다. 또한, 상기 불순물 원소의 첨가에 의하여, 반도체막(604)에, 한 쌍의 고농도 불순물 영역(614)과, 한 쌍의 저농도 불순물 영역(615)과, 채널 형성 영역(616)이 형성된다. 고농도 불순물 영역(611, 614)은 소스 혹은 드레인으로서 기능하고, 저농도 불순물 영역(612, 615)은 LDD(Lightly Doped Drain)영역으로서 기능한다.
또한, 반도체막(604) 위에 형성된 사이드 월(610)과, 반도체막(603) 위에 형성된 사이드 월(610)은, 캐리어가 이동하는 방향에 있어서의 폭이 같은 폭이 되도록 형성되어도 좋지만, 상기 폭이 상이한 폭이 되도록 형성하여도 좋다. p형 트랜지스터가 되는 반도체막(604) 위의 사이드 월(610)의 폭은, n형 트랜지스터가 되는 반도체막(603) 위의 사이드 월(610)의 폭보다 길게 하면 좋다. 왜냐하면, p형 트랜지스터에 있어서 소스 및 드레인을 형성하기 위하여 주입되는 붕소는, 확산되기 쉽고, 단 채널 효과(short channel effect)를 유발하기 쉽기 때문이다. p형 트랜지스터에 있어서, 사이드 월(610)의 폭을 더 길게 함으로써, 소스 및 드레인에 고농도의 붕소를 첨가할 수 있고, 소스 및 드레인을 저저항화할 수 있다.
다음에, 소스 및 드레인을 더 저저항화하기 위하여, 반도체막(603, 604)을 실리사이드화함으로써, 실리사이드 층을 형성하여도 좋다. 실리사이드화는, 반도체막에 금속을 접촉시켜, 가열 처리, GRTA법, LRTA법 등에 의하여, 반도체층 중의 실리콘과 금속을 반응시켜 행한다. 실리사이드 층으로서는, 코발트 실리사이드 혹은 니켈 실리사이드를 사용하면 좋다. 반도체막(603, 604)의 두께가 얇은 경우에는, 이 영역의 반도체막(603, 604)의 저부까지 실리사이드 반응을 진행시켜도 좋다. 실리사이드화에 사용하는 금속의 재료로서, 티타늄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 지르코늄(Zr), 하프늄(Hf), 탄탈(Ta), 바나듐(V), 네오디뮴(Nd), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 사용할 수 있다. 또한, 레이저 조사나 램프 등의 광 조사에 의하여 실리사이드를 형성하여도 좋다.
상술한 일련의 공정에 의하여, n채널형 트랜지스터(617)와, p채널형 트랜지 스터(618)가 형성된다.
다음에, 도 6c에 도시하는 바와 같이, 트랜지스터(617, 618)를 덮도록 절연막(619)을 형성한다. 절연막(619)은, 반드시 형성할 필요는 없지만, 절연막(619)을 형성함으로써, 알칼리 금속이나 알칼리 토류 금속 등의 불순물이 트랜지스터(617, 618)에 침입하는 것을 방지할 수 있다. 구체적으로는, 절연막(619)으로서, 질화실리콘, 질산화실리콘, 질화알루미늄, 산화알루미늄, 산화실리콘 등을 사용하는 것이 바람직하다. 본 실시형태에서는, 막 두께가 600nm 정도의 질산화실리콘막을 절연막(619)으로서 사용한다. 이 경우, 상기 수소화 공정은, 상기 질산화실리콘막을 형성한 후에 행하여도 좋다.
다음에, 트랜지스터(617, 618)를 덮도록, 절연막(619) 위에 절연막(620)을 형성한다. 절연막(620)은, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, 산화실리콘, 질화실리콘, 질산화실리콘, PSG(인 유리), BPSG(붕소 인 유리), 알루미나 등을 사용할 수 있다. 실록산계 수지는, 치환기에 수소 외에, 불소, 알킬기, 혹은 방향족 탄화 수소 중 적어도 1종을 가져도 좋다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(620)을 형성하여도 좋다. 절연막(620)은, 그 표면을 CMP법 등에 의하여 평탄화시켜도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는, 치환기에 수소 외에, 불소, 알킬기, 혹은 방향족 탄화수소 중, 적어도 1종을 가져도 좋다.
절연막(620)의 형성에는, 그 재료에 따라, CVD법, 스퍼터링법, SOG법, 스핀코팅법, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
다음에, 도 7에 도시하는 바와 같이, 반도체막(603, 604)이 각각 일부 노출되도록 절연막(619, 620)에 콘택트 홀을 형성한다. 그리고, 상기 콘택트 홀을 통하여 반도체막(603, 604)에 접하는 도전막(621, 622)을 형성한다. 콘택트 홀 개구시의 에칭에 사용되는 가스는 CHF3와 He의 혼합 가스를 사용하지만, 이것에 한정되지 않는다.
도전막(621, 622)은 CVD법이나 스퍼터링법 등에 의하여 형성할 수 있다. 구체적으로 도전막(621, 622)으로서 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si) 등을 사용할 수 있다. 또한 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 도전막(621, 622)은 상기 금속이 사용된 막을 단층으로 형성하거나 혹은 복수 적층시켜 형성할 수 있다.
알루미늄을 주성분으로 하는 합금의 예로서, 알루미늄을 주성분으로 하고 니켈을 포함하는 합금을 들 수 있다. 또한, 알루미늄을 주성분으로 하고, 니켈과, 탄소 혹은 실리콘의 한쪽 혹은 양쪽 모두를 포함하는 합금도 예로 들 수 있다. 알 루미늄이나 알루미늄실리콘은 저항값이 낮고, 가격이 저렴하기 때문에, 도전막(621, 622)을 형성하는 재료로서 최적이다. 특히, 알루미늄실리콘(Al-Si)막은 도전막(621, 622)을 패터닝으로 형성할 때, 레지스트 베이크에 있어서의 힐록(hillock)의 발생을 알루미늄막과 비교하여 방지할 수 있다. 또한, 실리콘(Si) 대신에, 알루미늄막에 0.5% 정도의 Cu를 혼입시켜도 좋다.
도전막(621, 622)은 예를 들어, 배리어 막과 알루미늄실리콘(A1-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄실리콘(Al-Si)막과 질화티타늄막과 배리어 막의 적층 구조를 채용하면 좋다. 또한, 배리어 막은, 티타늄, 티타늄의 질화물, 몰리브덴 혹은 몰리브덴의 질화물을 사용하여 형성된 막이다. 알루미늄실리콘(Al-Si)막을 사이에 끼우도록 배리어 막을 형성하면, 알루미늄이나 알루미늄실리콘의 힐록의 발생을 더 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄을 사용하여 배리어막을 형성하면, 반도체막(603, 604) 위에 얇은 산화막이 형성되어 있다고 하여도, 배리어막에 포함되는 티타늄이 이 산화막을 환원하여, 도전막(621, 622)과 반도체막(603, 604) 각각이 양호한 콘택트를 취할 수 있다. 또한 배리어막을 복수 적층되도록 하여 사용하여도 좋다. 이 경우, 예를 들어, 도전막(621, 622)을 하층에서 Ti, 질화티타늄, Al-Si, Ti, 질화티타늄의 순서로 적층된 5층 구조로 할 수 있다.
또한, 도전막(621, 622)으로서, WF6가스와 SiH4가스를 사용하여 화학 기상 성장법으로 형성한 텅스텐실리사이드를 사용하여도 좋다. 또한, WF6를 수소 환원하여 형성한 텅스텐을, 도전막(621, 622)으로서 사용하여도 좋다.
또한, 도전막(621)은 n채널형 트랜지스터(617)의 고농도 불순물 영역(611)에 접속된다. 도전막(622)은 p채널형 트랜지스터(618)의 고농도 불순물 영역(614)에 접속된다.
도 7에는, n채널형 트랜지스터(617) 및 p채널형 트랜지스터(618)의 상면도가 도시된다. 다만, 도 7에서는 도전막(621, 622), 절연막(619, 620)을 생략한 도면을 도시한다.
또한, 본 실시형태에서는, n채널형 트랜지스터(617)와 p채널형 트랜지스터(618)이, 각각 게이트로서 기능하는 전극(607)을 하나씩 가지는 경우를 예시하지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명에서 제작되는 반도체 장치가 가지는 트랜지스터는, 게이트로서 기능하는 전극을 복수 가지고, 또 상기 복수의 전극이 전기적으로 접속되는 멀티 게이트 구조를 가져도 좋다.
또한, 본 발명에서 제작되는 반도체 장치가 가지는 트랜지스터는, 게이트 플래너 구조를 가져도 좋다.
또한, SOI 기판이 가지는 반도체막은, 대략 단결정과 비슷한 막이 얻어진다. 따라서, 다결정 반도체막과 비교하여, 배향의 변동이 작으므로 트랜지스터의 임계 값 전압의 변동을 작게 할 수 있다. 또한, 다결정의 반도체막과는 달리 결정립계가 거의 보이지 않으므로, 결정립계에 기인하는 리크 전류를 억제하고, 반도체 장치의 전력 절약화를 실현할 수 있다. 그리고 레이저 결정화에 의하여 얻어지는 다결정 반도체막에서는, 빔 스폿 내의 에너지 밀도의 분포에 기인하여, 반도체막 표 면에 돌기(리지)가 형성되기 쉽다. 그러나, SOI 기판이 가지는 반도체막은, 레이저 광을 조사할 필요가 없거나 혹은 접합으로 인하여 생긴 반도체막 내의 결함을 수복할 수 있을 정도로 낮은 에너지 밀도에서 조사하면 좋다. 따라서, SOI 기판이 가지는 반도체막 표면의 평탄성은, 레이저 결정화에 의하여 얻어지는 다결정 반도체막과 비교하여 비약적으로 높으므로, SOI 기판이 가지는 반도체막 위에 형성되는 게이트 절연막의 막 두께를 5nm 내지 50nm 정도까지 얇게 할 수 있다. 따라서, 게이트 전압을 억제하면서도 높은 온(on) 전류를 얻을 수 있다. 또한, 레이저 결정화에 의하여 얻어지는 다결정 반도체막을 사용하는 경우, 높은 이동도를 가지기 위하여, 레이저 광의 주사 방향을 따라 트랜지스터가 가지는 반도체막의 배치를 결정할 필요가 있었지만, SOI 기판이 가지는 반도체막을 사용하는 경우에는 그럴 필요가 없으므로, 반도체 장치의 설계에 있어서 제약이 적게 된다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
[실시예 1]
본 실시예에서는, 1장의 베이스 기판을 사용하여 복수의 반도체 장치를 형성하는 경우의 순서에 대하여 설명한다.
도 8a에, 절연막(1802)이 형성된 베이스 기판(1803)의 외관을 도시한다.
다음에, 도 8b에 도시하는 바와 같이, 절연막이 그 표면에 형성된 본드 기판(1804)을 베이스 기판(1803)에 접합한다. 접합은 본드 기판(1804)에 형성된 절연막과 절연막(1802)이 접합됨으로써 행해진다.
그리고, 도 9a에 도시하는 바와 같이, 본드 기판(1804)을 분리시킴으로써, 도 9b에 도시하는 바와 같이, 본드 기판(1804)의 일부인 반도체막(1805)을, 베이스 기판(1803)에 형성한다.
그리고 도 10에 도시하는 바와 같이, 베이스 기판(1803) 위에 형성된 반도체막(1805)을 사용하여, 반도체 장치(1806)을 복수 형성하고, 다이싱 등으로 베이스 기판(1803)을 포함하여 반도체 장치(1806)들을 분리한다. 상기 구성에 의하여, 복수의 반도체 장치(1806)를 형성할 수 있다.
또한, 본 실시예에서는 베이스 기판(1803)과 본드 기판(1804)을 1대 1로 접합하는 경우에 대하여 설명하였지만, 본 발명은 이것에 한정되지 않는다. 1장의 베이스 기판(1803)에 본드 기판(1804)을 복수 접합하도록 하여도 좋다.
본 실시예는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
[실시예 2]
본 실시예에서는, 본 발명의 제작 방법으로 형성된 반도체 장치가 가지는 각종 회로의 구체적인 구성에 대하여, 인버터를 예로 들어 설명한다. 인버터의 회로도를 도 11a에, 또한 도 11a에 도시하는 인버터의 상면도를 도 11b에, 일례로서 도시한다.
도 11a에 도시하는 인버터는, p채널형 트랜지스터(2001)와, n채널형 트랜지스터(2002)를 가진다. 트랜지스터(2001)와 트랜지스터(2002)는 직렬로 접속된다. 구체적으로는, 트랜지스터(2001)의 드레인과, 트랜지스터(2002)의 드레인이 접속된다. 그리고, 트랜지스터(2001)의 드레인 및 트랜지스터(2002)의 드레인의 전위는, 출력 단자OUT에 인가된다.
또한, 트랜지스터(2001)의 게이트와 트랜지스터(2002)의 게이트는 접속된다. 그리고, 입력 단자IN에 입력된 신호의 전위는, 트랜지스터(2001)의 게이트 및 트랜지스터(2002)의 게이트에 인가된다. 트랜지스터(2001)의 소스에는 하이(high) 레벨의 전압VDD가 인가되고, 트랜지스터(2002)의 소스에는 로(low) 레벨의 전압VSS가 인가된다.
도 11b에 도시하는 인버터에서는, 트랜지스터(2001)의 드레인과, 트랜지스터(2002)의 드레인은, 배선(2003)을 통하여 전기적으로 접속된다. 그리고 배선(2003)은 배선(2004)에 접속된다. 따라서, 트랜지스터(2001)의 드레인 및 트랜지스터(2002)의 드레인의 전위는, 배선(2003) 및 배선(2004)을 통하여, 출력 단자OUT의 전위로서 후단의 회로에 인가된다.
또한, 도 11b에 도시하는 인버터에서는, 트랜지스터(2001)가 반도체막(2010)을 가지고, 트랜지스터(2002)가 반도체막(2008)을 가진다. 또한, 배선(2005)의 일부가 트랜지스터(2001)의 게이트 및 트랜지스터(2002)의 게이트로서 기능한다. 그리고, 배선(2005)에 인가된 전위가, 입력 단자IN의 전위로서 트랜지스터(2001)의 게이트 및 트랜지스터(2002)의 게이트에 인가된다. 그리고, 트랜지스터(2001)의 소스에는, 배선(2006)을 통하여 전압VDD가 인가되고, 트랜지스터(2002)의 소스에는, 배선(2007)을 통하여 전압VSS가 인가된다.
본 실시예는, 상기 실시형태 혹은 실시예와 적절히 조합하여 실시할 수 있다.
[실시예 3]
본 실시예에서는, 본 발명의 제작 방법으로 형성된 반도체 장치가 가지는 각종 회로의 구체적인 구성에 대하여, NAND를 예로 들어 설명한다. NAND 회로도를 도12a에, 또한, 도 12a에 도시하는 NAND의 상면도를 도 12b에, 일례로서 도시한다.
도 12a에 도시하는 NAND는, p채널형 트랜지스터(3001, 3002)와, n채널형 트랜지스터(3003, 3004)를 가진다. 트랜지스터(3001)와, 트랜지스터(3003)와, 트랜지스터(3004)는, 순차로 직렬로 접속된다. 또한, 트랜지스터(3001)와, 트랜지스터(3002)는 병렬로 접속된다.
구체적으로, 트랜지스터(3001)의 소스와 드레인은, 한쪽에는 하이 레벨의 전압VDD가 인가되고, 다른 쪽은 출력 단자OUT에 접속된다. 트랜지스터(3002)의 소스와 드레인은, 한쪽에는 하이 레벨의 전압VDD가 인가되고, 다른 쪽은 출력 단자OUT에 접속된다. 트랜지스터(3004)의 소스와 드레인은, 한쪽에는 로 레벨의 전압VSS가 인가된다. 트랜지스터(3003)의 소스와 드레인은, 한쪽은 출력 단자OUT에 접속된다. 그리고, 트랜지스터(3003)의 소스와 드레인의 다른 쪽과, 트랜지스터(3004)의 소스와 드레인의 다른 쪽이 접속된다. 트랜지스터(3001)의 게이트와, 트랜지스터(3003)의 게이트에는, 입력 단자IN1의 전위가 인가된다. 또한, 트랜지스터(3002)의 게이트와, 트랜지스터(3004)의 게이트에는, 입력 단자IN2의 전위가 인가된다.
도 12b에 도시하는 NAND는, 병렬로 접속되는 트랜지스터(3001)와 트랜지스터(3002)가, 반도체막(3005)을 공유한다. 또한, 직렬로 접속되는 트랜지스터(3003)와 트랜지스터(3004)가, 반도체막(3006)을 공유한다. 또한, 배선(3007)의 일부는 트랜지스터(3001)의 게이트 및 트랜지스터(3003)의 게이트로서 기능한다. 그리고 배선(3007)에 인가된 전위가, 입력 단자IN1의 전위로서 트랜지스터(3001)의 게이트 및 트랜지스터(3003)의 게이트에 인가된다. 배선(3008)의 일부는 트랜지스터(3002)의 게이트 및 트랜지스터(3004)의 게이트로서 기능한다. 그리고 배선(3008)에 인가된 전위가, 입력 단자IN2의 전위로서 트랜지스터(3002)의 게이트 및 트랜지스터(3004)의 게이트에 인가된다.
하이 레벨의 전위VDD는, 배선(3009)을 통하여 트랜지스터(3001)의 소스와 드레인의 한쪽, 및 트랜지스터(3002)의 소스와 드레인의 한쪽에 인가된다. 또한, 로 레벨의 전위VSS는, 배선(3010)을 통하여 트랜지스터(3004)의 소스와 드레인의 한쪽에 인가된다. 트랜지스터(3001)의 소스와 드레인의 다른 쪽, 트랜지스터(3002)의 소스와 드레인의 다른 쪽, 및 트랜지스터(3003)의 소스와 드레인의 한쪽은, 그 전위가 배선(3011) 및 배선(3012)을 통하여 출력 단자OUT의 전위로서 후단의 회로에 인가된다.
본 실시예는, 상기 실시형태 혹은 실시예와 적절히 조합하여 실시할 수 있다.
[실시예 4]
본 실시예에서는, 본 발명의 제작 방법으로 형성된 반도체 장치의 하나인 RF 태그의 구성에 대하여 설명한다. 도 13a는 본 발명의 RF 태그의 일 형태를 도시하는 블록도이다. 도 13a에 있어서 RF 태그(500)는, 안테나(501)와, 집적 회로(502)를 가진다. 집적 회로(502)는, 전원 회로(503), 복조 회로(504), 변조 회로(505), 레귤레이터(506), 제어 회로(507), 메모리(509)를 가진다.
질문기로부터 전파가 송신되면, 안테나(501)에 있어서 상기 전파가 교류 전압으로 변환된다. 전원 회로(503)에서는, 안테나(501)에서 변환된 교류 전압을 정류하여, 전원용의 전압을 생성한다. 전원 회로(503)에 있어서 생성된 전원용의 전압은, 제어 회로(507)와 레귤레이터(506)에 인가된다. 레귤레이터(506)는, 전원 회로(503)에서 생성된 전원용 전압을 안정화시키거나, 혹은 그 높이를 조정한 후, 집적 회로(502) 내의 복조 회로(504), 변조 회로(505), 제어 회로(507) 혹은 메모리(509) 등의 각종 회로에 공급한다.
복조 회로(504)는, 안테나(501)가 수신한 교류 신호를 복조하여, 후단의 제어 회로(507)에 출력한다. 제어 회로(507)는 복조 회로(504)로부터 입력된 신호에 따라 연산 처리를 행하여, 별도 신호를 생성한다. 상기 연산 처리를 행할 때, 메모리(509)는 1차 캐시 메모리 혹은 2차 캐시 메모리로서 사용할 수 있다. 또한, 제어 화로(507)는, 복조 회로(504)로부터 입력된 신호를 해석하고, 질문기로부터 송신된 명령의 내용에 따라, 메모리(509) 내의 정보의 출력, 혹은 메모리(509) 내에 있어서의 명령의 내용을 보존한다. 제어 화로(507)로부터 출력되는 신호는 부호화되고, 변조 회로(505)에 송신된다. 변조 회로(505)는 상기 신호에 따라 안테나(501)가 수신하는 전파를 변조한다. 변조 회로(505)에서 변조된 전파는 질문기에서 수신된다. 그리고 RF 태그(500)로부터 출력된 정보를 얻을 수 있다.
이러한 RF 태그(500)와 질문기의 통신은, 캐리어(반송파)로서 사용하는 전파를 변조함으로써 행해진다. 캐리어는, 125kHz, 13.56MHz, 950MHz 등 규격에 따라 다양하다. 또한, 변조 방식도 규격에 따라 진폭 변조, 주파수 변조, 위상 변조 등 다양한 방식이 있지만, 규격에 맞는 변조 방식이라면 어느 변조 방식을 사용하여도 좋다.
신호의 전송 방식은, 캐리어의 파장에 따라, 전자 결합 방식, 전자 유도 방식, 마이크로파 방식 등 다양한 종류로 분류할 수 있다.
메모리(509)는 비휘발성 메모리와 휘발성 메모리의 어느 쪽이라도 좋다. 메모리(509)로서, 예를 들어, SRAM, DRAM, 플래시 메모리, EEPROM, FeRAM 등을 사용할 수 있다.
본 실시예에서는, 안테나(501)를 가지는 RF 태그(500)의 구성에 대하여 설명하지만, 본 발명의 RF 태그는 반드시 안테나를 가지지 않아도 좋다. 또한, 도 13a에 도시하는 RF 태그에, 발진 회로 혹은 2차 전지를 형성하여도 좋다.
또한, 도 13a에서는, 안테나를 하나만 가지는 RF 태그의 구성에 대하여 설명하지만, 본 발명은 이 구성에 한정되지 않는다. 전력을 수신하기 위한 안테나와, 신호를 수신하기 위한 안테나의, 2개의 안테나를 가져도 좋다. 안테나가 하나면, 예를 들어, 950MHz의 전파에서 전력의 공급과 신호의 전송을 양쪽 모두 행하는 경우, 먼 곳까지 대전력이 전송되고, 다른 무선 기기의 수신 방해를 일으킬 가능성이 있다. 따라서, 전력의 공급은 전파의 주파수를 낮추어 근거리에서 행하는 것이 바람직하지만, 이 경우 통신 거리는 필연적으로 짧게 된다. 그러나 안테나가 2개 있으면, 전력을 공급하는 전파의 주파수와, 신호를 송신하기 위한 전파의 주파수를 나누어 사용할 수 있다. 예를 들어, 전력을 송신할 때는 전파의 주파수 13.56MHz 로 하여 자계(磁界)를 사용하고, 신호를 송신할 때는 전파의 주파수 950MHz로 하여 전계를 사용할 수 있다. 상술한 바와 같이, 기능에 맞추어 안테나를 나누어 사용함으로써, 전력의 공급은 근거리만의 통신으로 하고, 신호의 전송은 원거리라도 가능하게 할 수 있다.
본 발명의 제작 방법으로서 형성된 반도체 장치의 하나인 RF 태그는, 절연 표면을 가지는 기판 혹은 절연 기판 위에 접합된 단결정 반도체층(SOI층)으로 집적 회로(502)를 형성할 수 있으므로, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다. 또한, 본 발명에서는 반도체막에 혼입되는 불순물의 양을 억제할 수 있으므로, 최종적으로 형성되는 RF 태그에 있어서 불순물의 영향으로 인하여, 임계 값 전압의 변동, 누설 전류의 증가 등의 트랜지스터의 전기적 특성의 저하 및 신뢰성의 저하가 생기는 것을 방지할 수 있다.
본 실시예는, 상기 실시형태 혹은 실시예와 적절히 조합하여 실시할 수 있다.
다음에, 본 발명의 제작 방법으로 형성된 반도체 장치의 하나인 CPU(Central Processing Unit)의 구성에 대하여 설명한다.
도 13b에, 본 실시예의 CPU의 구성을 블록도로 도시한다. 도 13b에 도시하는 CPU는, 기판(800) 위에, 연산 회로(801; ALU: Arithmetic logic unit), 연산 회로용 제어부(802; ALU Controller), 명령 해석부(803; Instruction Decoder), 인터럽트 제어부(804; Interrupt Controller), 타이밍 제어부(805; Timing Controller), 레지스터(806; Register), 레지스터 제어부(807; Register Controller), 버스 인터페이스(808; Bus I/F), 메모리(809), 메모리용 인터페이스(820)를 주로 가진다. 메모리(809) 및 메모리용 인터페이스(820)는, 다른 칩에 형성하여도 좋다. 물론, 도 13b에 도시하는 CPU는, 그 구성을 간략화하여 제시한 일례에 불과하고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 가진다.
버스 인터페이스(808)를 통하여 CPU에 입력된 명령은, 명령 해석부(803)에서 디코드된 후, 연산 회로용 제어부(802), 인터럽트 제어부(804), 레지스터 제어부(807), 타이밍 제어부(805)에 입력된다. 연산 회로용 제어 회로부(802), 인터럽트 제어부(804), 레지스터 제어부(807), 타이밍 제어부(805)는, 디코드된 명령에 의거하여, 각종 제어를 행한다. 구체적으로 연산 회로용 제어부(802)는, 연산 회로(801)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(804)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태에서 판단하여 처리한다. 레지스트 제어부(807)는, 레지스트(806)의 어드레스를 생성하여, CPU의 상태에 따라 레지스트(806)의 판독이나 기록을 행한다.
또한, 타이밍 제어부(805)는, 연산 회로(801), 연산 회로용 제어부(802), 명령 해석부(803), 인터럽트 제어부(804), 레지스트 제어부(807)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어부(805)는, 기준 클록 신호에 의거하여, 내부 클록 신호를 생성하는 내부 클록 생성부를 구비하여, 내부 클록 신호를 상기 각종 회로에 공급한다.
본 발명의 제작 방법으로 형성된 반도체 장치의 하나인 CPU는, 절연 표면을 가지는 기판 혹은 절연 기판 위에 접합된 단결정 반도체층(SOI층)에 의하여 집적 회로를 형성할 수 있으므로, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다. 또한, 본 발명에서는 반도체막에 혼입되는 불순물의 양을 억제할 수 있으므로, 최종적으로 형성되는 CPU에 있어서, 불순물의 영향에 의하여, 임계 값 전압의 변동, 누설 전류의 증가 등의 트랜지스터의 전기적 특성의 저하 및 신뢰성의 저하가 생기는 것을 방지할 수 있다.
본 실시예는, 상기 실시형태 혹은 실시예와 적절히 조합하여 실시할 수 있다.
[실시예 5]
본 실시예에서는, 본 발명의 제작 방법으로 형성된 반도체 장치의 하나인, 액티브 매트릭스형 반도체 표시 장치의 구성에 대하여 설명한다.
액티브 매트릭스형 발광 장치는, 각 화소에 표시 소자에 상당하는 발광 소자가 형성된다. 발광 소자는 스스로 발광하기 때문에 시인(視認)성이 높고, 액정 표시 장치에 필요한 백 라이트가 필요하지 않고 박형화에 최적임과 함께, 시야각에도 제한이 없다. 본 실시예에서는, 발광 소자의 하나인 유기 발광 소자(OLED: Organic Light Emitting Diode)를 사용한 발광 장치에 대하여 설명하지만, 본 발명에서 제작되는 반도체 표시 장치는, 다른 발광 소자를 사용한 발광 장치라도 좋다.
OLED는, 전장을 가함으로써 발생하는 루미네선스(Electroluminescence)가 얻어지는 재료를 포함하는 층(이하, 전계 발광층이라고 기재함)과, 양극층, 음극층을 가진다. 일렉트로 루미네선스에는, 1중항 여기 상태로부터 기저 상태에 되돌아갈 때의 발광(형광)과 3중항 여기 상태로부터 기저 상태로 되돌아갈 때의 발광(인광)이 있지만, 본 발명에서 제작되는 발광 장치는, 상술한 발광 중 어느 한쪽의 발광을 사용하거나 혹은 양쪽 모두의 발광을 사용하여도 좋다.
도 14a에, 본 실시예의 발광 장치의 단면도를 도시한다. 도 14a에 도시하는 발광 장치는, 구동 회로에 사용되는 트랜지스터(1601, 1602)와, 화소에 사용되는 구동용 트랜지스터(1604), 스위칭용 트랜지스터(1603)를 소자 기판(1600) 위에 가진다. 또한, 도 14a에 도시하는 발광 장치는, 소자 기판(1600) 위에 있어서, 화소에 발광 소자(1605)를 가진다.
발광 소자(1605)는, 화소 전극(1606)과, 전계 발광층(1607)과, 대향 전극(1608)을 가진다. 화소 전극(1606)과 대향 전극(1608)은 어느 한쪽이 양극이고, 다른 쪽이 음극이다.
양극은, 산화실리콘을 포함하는 인듐주석산화물(ITSO), 인듐주석산화물(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 갈륨을 첨가한 산화아연(GZO) 등의 투광성 산화물 도전 재료를 사용할 수 있다. 또한, 양극은, 투광성 산화물 도전 재료 이외에, 예를 들어, 질화티타늄, 질화지르코늄, Ti, W, Ni, Pt, Cr, Ag, Al 등의 하나 혹은 복수로 이루어지는 단층막 외에, 질화티타늄과 알루미늄을 주성분으로 하는 막의 적층, 질화티타늄막과 알루미늄을 주성분으로 하는 막과 질화티타늄막의 3층 구조 등을 사용할 수 있다. 다만, 투광성 산화물 도전 재료 이외의 재료로 양극 측으로부터 빛을 추출하는 경우, 빛이 투과하는 정도의 막 두께(바람직하게는, 5nm 내지 30nm정도)로 형성한다.
또한, 양극으로서 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용할 수도 있다. 도전성 조성물은, 양극이 되는 도전막의 표면 저항(sheet resistance)이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 포함되는 도전성 고분자의 저항률이 0.1℃m 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공역계 도전성 고분자를 사용할 수 있다. 예를 들어, π전자 공역계 도전성 고분자로서, 폴리아닐린 및/혹은 그 유도체, 폴리피롤 및/혹은 그 유도체, 폴리티오펜 및/혹은 그 유도체, 이들 2종 이상의 공중합체 등을 들 수 있다.
공역 도전성 고분자의 구체예로서, 폴리피롤, 폴리(3-메틸피롤), 폴리(3-부틸피롤), 폴리(3-옥틸피롤), 폴리(3-데실피롤), 폴리(3,4-디메틸피롤), 폴리(3,4-디부틸피롤), 폴리(3-하이드록시피롤), 폴리(3-메틸-4-하이드록시피롤), 폴리(3-메톡시피롤), 폴리(3-에톡시피롤), 폴리(3-옥토시피롤), 폴리(3-카르복실피롤), 폴리(3-메틸-4-카복실피롤), 폴리N-메틸피롤, 폴리티오펜, 폴리(3-메틸티오펜), 폴리(3-부틸티오펜), 폴리(3-옥틸티오펜), 폴리(3-데실티오펜), 폴리(3-도데실티오펜), 폴리(3-메톡시티오펜), 폴리(3-에톡시티오펜), 폴리(3-옥토시티오펜), 폴리(3-카복실티오펜), 폴리(3-메틸-4-카복실티오펜), 폴리(3,4-에틸렌디옥시티오펜), 폴리아닐린, 폴리(2-메틸아닐린), 폴리(2-옥틸아닐린), 폴리(2-이소부틸아닐린), 폴리(3-이소부틸아닐린), 폴리(2-아닐린설폰산), 폴리(3-아닐린설폰산) 등을 들 수 있다.
상기 도전성 고분자를, 단독으로 도전성 조성물로서 양극에 사용하여도 좋고, 도전성 조성물의 막 두께의 균일성, 막 강도 등의 막 특성을 조정하기 위하여, 유기 수지를 첨가하여 사용할 수 있다.
유기 수지로서는 도전성 고분자와 상용(相溶) 혹은 혼합 분산이 가능한 열 경화성 수지, 열 가소성 수지, 광 경화성 수지 중의 어느 유기 수지라도 좋다. 예를 들어, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리에틸렌나프탈레이트 등의 폴리에스테르계 수지, 폴리이미드, 폴리아미드이미드 등의 폴리이미드계 수지, 폴리아미드6, 폴리아미드6,6, 폴리아미드12, 폴리아미드11 등의 폴리아미드수지, 폴리플루오르화비닐리덴, 폴리플루오르화비닐, 폴리테트라플루오로에틸렌, 에틸렌테트라플루오로에틸렌 공중합체, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 폴리비닐알콜, 폴리비닐에테르, 폴리비닐부티랄, 폴리아세트산비닐, 폴리염화비닐 등의 비닐 수지, 에폭시 수지, 크실렌 수지, 아라미드 수지, 폴리우레탄계 수지, 폴리우레아계 수지, 멜라민 수지, 페놀계 수지, 폴리에테르, 아크릴계 수지, 및 이들 수지의 공중합체 등을 들 수 있다.
또한, 도전성 조성물의 전기 전도도를 조정하기 위하여, 도전성 조성물에 억셉터성 혹은 도너성 도펀트를 도핑함으로써, 공역 도전성 고분자의 공역 전자의 산화 환원 전위를 변화시켜도 좋다.
억셉터성 도펀트로서는, 할로겐 화합물, 루이스산, 프로톤산, 유기시아노 화합물, 유기금속 화합물 등을 사용할 수 있다. 할로겐 화합물로서는 염소, 브롬, 요오드, 염화요오드, 브롬화요오드, 플루오르화요오드 등을 들 수 있다. 루이스산 으로서는 오플루오르화인, 오플루오르화비소, 오플루오르화안티몬, 삼플루오르화붕소, 삼염화붕소, 삼브롬화붕소 등을 들 수 있다. 프로톤산으로서는, 염산, 황산, 질산, 인산, 붕불화수소산, 플루오르화수소산, 과염소산 등의 무기산과, 유기카르복실산, 유기설폰산 등의 유기산을 들 수 있다. 유기카르복실산 및 유기설폰산으로서는 카르복실산화합물 및 설폰산화합물을 사용할 수 있다. 유기시아노화합물로서는 공역 결합에 두 개 이상의 시아노기를 포함하는 화합물을 사용할 수 있다. 예를 들어, 테트라시아노에틸렌, 테트라시아노에틸렌옥사이드, 테트라시아노벤젠, 테트라시아노퀴노지메탄, 테트라시아노아자나프탈렌 등을 들 수 있다.
도너성 도펀트로서는, 알칼리 금속, 알칼리 토류 금속, 4급 아민 화합물 등을 들 수 있다.
또한, 도전성 조성물을, 물 혹은 유기 용제(알콜계 용제, 케톤계 용제, 에스테르계 용제, 탄화 수소계 용제, 방향족계 용제 등)에 용해시켜, 습식법에 의하여 양극이 되는 박막을 형성할 수 있다.
도전성 조성물을 용해하는 용매로서는, 특히 한정하지 않고, 상술한 도전성 고분자 및 유기 수지 등의 고분자 수지 화합물을 용해하는 것을 사용하면 좋고, 예를 들어, 물, 메탄올, 에탄올, 프로필렌카보네이트, N-메틸피롤리돈, 디메틸포름아미드, 디메틸아세토아미드, 사이클로헥사논, 아세톤, 메틸에틸케톤, 메틸이소부틸케톤,톨루엔 등의 단독 혹은 혼합 용제에 용해하면 좋다.
도전성 조성물의 성막은, 상술한 바와 같이 용매에 용해한 후, 도포법, 코팅법, 액적 토출법(잉크젯법이라고도 함), 인쇄법 등의 습식법을 사용하여 성막할 수 있다. 용매의 건조는 열 처리를 하여도 좋고, 감압하에서 행하여도 좋다. 또한, 유기 수지가 열 경화성인 경우는, 또 열 처리를 행하면 좋고, 광 경화성의 경우는 광 조사 처리를 행하면 좋다.
음극은, 일반적으로 일 함수가 작은 금속, 합금, 전기 전도성 화합물, 및 이들 혼합물 등을 사용할 수 있다. 구체적으로는, Li이나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 함유하는 합금(Mg: Ag, Al: Li 등) 외에, Yb, Er 등의 희토류 금속을 사용하여 형성할 수도 있다. 또한, 전자 주입성이 높은 재료를 포함하는 층을 음극에 접하도록 형성함으로써, 알루미늄이나, 투광성 산화물 도전 재료 등을 사용한, 일반적인 도전막도 사용할 수 있다.
전계 발광층(1607)은, 단층으로 구성되거나, 복수층이 적층되도록 구성되어도 좋고, 각 층에는 유기 재료뿐만 아니라 무기 재료가 포함되어도 좋다. 전계 발광층(1607)에 있어서의 일렉트로 루미네선스에는, 1중항 여기 상태에서 기저 상태로 되돌아갈 때의 발광(형광)과 3중항 여기 상태에서 기저 상태로 되돌아갈 때의 발광(인광)이 포함된다. 복수층으로 구성되는 경우, 화소 전극(1606)이 음극이면, 화소 전극(1606) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 또한, 화소 전극(1606)이 양극에 상당하는 경우는, 전계 발광층(1607)을, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하여 형성한다.
또한, 전계 발광층(1607)은, 고분자계 유기 화합물, 중분자계 유기 화합물(승화(昇華)성을 가지지 않고, 연쇄되는 분자의 길이가 10㎛ 이하의 유기 화합물), 저분자계 유기 화합물, 무기 화합물의 어느 것을 사용하여도, 액적 토출법으로 형성할 수 있다. 또한, 중분자계 유기 화합물, 저분자계 유기 화합물, 무기 화합물은 증착법으로 형성하여도 좋다.
또한, 스위칭용 트랜지스터(1603), 구동용 트랜지스터(1604)는, 싱글 게이트 구조가 아니라, 더블 게이트 구조나 트리플 게이트 구조 등의 멀티 게이트 구조를 가져도 좋다.
다음에, 도 14b에, 본 실시예의 액정 표시 장치의 단면도를 도시한다. 도 14b에 도시하는 액정 표시 장치는, 구동 회로에 사용되는 트랜지스터(1611, 1612)와, 화소에 있어서 스위칭 소자로서 기능하는 트랜지스터(1613)를 소자 기판(1610) 위에 가진다. 또한, 도 14b에 도시하는 액정 표시 장치는, 소자 기판(1610)과 대향 기판(1614) 사이에 액정 셀(1615)을 가진다.
액정 셀(1615)은, 소자 기판(1610)에 형성된 화소 전극(1616)과, 대향 기판(1614)에 형성된 대향 전극(1617)과, 화소 전극(1616)과 대향 전극(1617) 사이에 형성된 액정(1618)을 가진다. 화소 전극(1616)에는, 예를 들어, 산화인듐주석(ITSO), 인듐주석산화물(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 갈륨을 첨가한 산화아연(GZO) 등을 사용할 수 있다.
본 실시예는, 상기 실시형태 혹은 실시예와 적절히 조합하여 실시할 수 있다.
[실시예 6]
본 발명의 제작 방법으로 제작된 반도체 장치를 사용할 수 있는 전자기기로 서, 휴대 전화, 휴대형 게임기 혹은 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 오디오 컴포넌트 등), 노트북형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(구체적으로는, DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 가지는 장치) 등을 들 수 있다. 이들 전자기기의 구체예를 도 15a 내지 도 15c에 도시한다.
도 15a는 휴대 전화이며, 본체(2101), 표시부(2102), 음성 입력부(2103), 음성 출력부(2104), 조작 키(2105)를 가진다. 표시부(2102) 혹은 그 외의 신호 처리 회로에 본 발명의 제작 방법으로 형성된 반도체 장치를 사용함으로써, 신뢰성이 높은 휴대 전화가 얻어진다.
도 15b는 비디오 카메라이며, 본체(2601), 표시부(2602), 케이스(2603), 외부 접속 포트(2604), 리모트 컨트롤 수신부(2605), 수상부(2606), 배터리(2607), 음성 입력부(2608), 조작 키(2609), 접안부(2610) 등을 가진다. 표시부(2602) 혹은 그 외의 신호 처리 회로에 본 발명의 제작 방법으로 형성된 반도체 장치를 사용함으로써, 신뢰성이 높은 비디오 카메라가 얻어진다.
도 15c는 영상 표시 장치이며, 하우징(2401), 표시부(2402), 스피커부(2403) 등을 가진다. 표시부(2402) 혹은 그 외의 신호 처리 회로에 본 발명의 제작 방법으로 형성된 반도체 장치를 사용함으로써, 신뢰성이 높은 영상 표시 장치가 얻어진다. 또한, 영상 표시 장치에는 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등 영상을 표시하기 위한 모든 영상 표시 장치가 포함된다.
상술한 바와 같이, 본 발명의 적용 범위는 극히 넓고, 모든 분야의 전자기기에 사용할 수 있다.
본 실시예는, 상기 실시형태 혹은 상기 실시예와 적절히 조합하여 실시할 수 있다.
[실시예 7]
본 실시예에서는, 이온 도핑법에 의하여 취화층을 형성한 실리콘 웨이퍼 표면에 존재하는 원소의 농도에 대하여 평가한 결과를 제시한다.
본 실시예에서는, 우선, 실리콘 웨이퍼에 표면 처리로서 오존수 처리와 메가 소닉 세정을 행하고 나서, 전반사 형광 X선 분석(Total Reflection X-Ray Fluorescence Analysis(TXRF))을 행하였다. 그리고, 실리콘 웨이퍼에 다시 메가 소닉 처리를 행하고 나서, 이온 도핑법을 사용하여, 수소의 유량을 50sccm, 가속 전압 20kV, 도즈량 1.5×1016ions/cm2의 조건으로, 수소 이온 빔을 조사하여 실리콘 웨이퍼에 취화층을 형성하였다. 이렇게 하여 얻어진 실리콘 웨이퍼에 대하여 다시 TXRF를 행하였다.
여기서, TXRF이란, X선을 극히 얕은 각도로 기판에 조사하여, 전반사할 때 발생하는 형광 X선을 검출하는 분석 방법이다. 형광 X선 파장을 보면 기판 표면의 원소의 종류에 대하여 알 수 있고, 강도를 보면 농도나 양에 대하여 알 수 있다.
실리콘 웨이퍼 표면에 있어서의 원소의 검출 결과를 도 16a 및 도 16b에 도시한다. 도 16a는 이온을 조사하기 전과 이온을 조사한 후에 있어서의 측정 원소 의 검출 농도를 상한 100×1010atoms/cm2로 표시한 그래프이며, 도 16b는 이온을 조사하기 전과 이온을 조사한 후에 있어서의 측정 원소의 검출 농도를 상한 10×1010atoms/cm2로 표시한 그래프이다.
도 16a를 보면, 본래 실리콘 웨이퍼의 구성 원소인 Si를 제외하면, 인, 유황, 염소, 몰리브덴이 이온을 조사한 후의 실리콘 웨이퍼 위에 많이 존재하는 것을 알 수 있다. 그리고, 도 16b를 보면, 칼슘, 망간, 철 등도 실리콘 웨이퍼 위에 존재하는 것을 알 수 있다. 이온 조사의 전후에서 비교하면, 유황이나 칼슘은 이온을 조사한 후에 감소되지만, 인, 염소, 망간, 철, 몰리브덴에 관하여는, 이온을 조사한 후에 증가된다. 특히 몰리브덴에 관하여는, 이온을 조사하기 전에는 거의 존재하지 않는 데도 불구하고, 이온을 조사한 후에 25.45×1010atoms/cm2이나 존재한다.
상술한 바와 같이, 이온 도핑법에 의하여 취화층을 형성한 실리콘 웨이퍼 표면에 많은 불순물 원소가 존재하는 것이 확인되었다. 이온 도핑한 후에, 몰리브덴을 대표로 하여, 인, 염소, 망간, 철 등의 원자가 증가되는 것이 확인되었다.
도 1a 내지 도 1d는 본 발명의 반도체 장치의 제작 방법을 도시하는 도면.
도 2a 내지 도 2c는 본 발명의 반도체 장치의 제작 방법을 도시하는 도면.
도 3a 및 도 3b는 본 발명의 반도체 장치의 제작 방법을 도시하는 도면.
도 4a 내지 도 4d는 본 발명의 반도체 장치의 제작 방법을 도시하는 도면.
도 5a 내지 도 5d는 본 발명의 반도체 장치의 제작 방법을 도시하는 도면.
도 6a 내지 도 6c는 본 발명의 반도체 장치의 제작 방법을 도시하는 도면.
도 7은 본 발명의 반도체 장치의 제작 방법을 도시하는 도면.
도 8a 및 도 8b는 본 발명의 반도체 장치의 제작 방법을 도시하는 사시도.
도 9a 및 도 9b는 본 발명의 반도체 장치의 제작 방법을 도시하는 사시도.
도 10은 본 발명의 반도체 장치의 제작 방법을 도시하는 사시도.
도 11a 및 도 11b는 본 발명의 반도체 장치의 제작 방법을 사용하여 형성된 인버터의 구성을 도시하는 도면.
도 12a 및 도 12b는 본 발명의 반도체 장치의 제작 방법을 사용하여 형성된 NAND의 구성을 도시하는 도면.
도 13a 및 도 13b는 본 발명의 반도체 장치의 제작 방법을 사용하여 형성된 RF 태그 및 CPU의 블록도.
도 14a 및 도 14b는 본 발명의 제작 방법을 사용하여 형성되는 발광 장치 및 액정 표시 장치의 단면도.
도 15a 내지 도 15c는 본 발명의 제작 방법을 사용하여 형성되는 반도체 장치를 사용한 전자기기의 도면.
도 16a 및 도 16b는 이온 조사 전후의 실리콘 웨이퍼 표면에 있어서의 측정 원소의 검출 농도의 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: 본드 기판 101: 절연막
102: 취화층 103: 절연막
104: 절연막

Claims (20)

  1. 이온을 반도체 기판에 첨가함으로써, 상기 반도체 기판에 취화층을 형성하는 단계와;
    상기 취화층보다 얕은 위치에서 상기 반도체 기판의 표면까지의 범위의 영역을 제거하는 단계와;
    베이스 기판에 상기 반도체 기판을 접합하고 나서, 상기 반도체 기판을 상기 취화층에서 분리함으로써, 상기 베이스 기판 위에 반도체막을 형성하는 단계를 포함하고,
    상기 이온은 이온 도핑법에 의하여 상기 반도체 기판에 첨가되고,
    상기 이온은 H+ 이온, H2 + 이온, 및 H3 + 이온을 포함하고,
    상기 H3 + 이온은 상기 H+ 이온, 상기 H2 + 이온, 및 상기 H3 + 이온의 총량에 대하여 70% 이상 포함되는, 반도체 장치의 제작 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 이온을 반도체 기판에 첨가함으로써, 상기 반도체 기판에 취화층을 형성하는 단계와;
    상기 취화층보다 얕은 위치에서 상기 반도체 기판의 표면까지의 범위의 영역을 제거하는 단계와;
    상기 제거 단계에 의하여 노출된 상기 반도체 기판의 표면 위에 단수 혹은 복수의 절연막을 형성하는 단계와;
    상기 단수 혹은 복수의 절연막을 사이에 두고 상기 반도체 기판을 베이스 기판에 접합하고 나서, 상기 반도체 기판을 상기 취화층에서 분리함으로써, 상기 베이스 기판 위에 반도체막을 형성하는 단계를 포함하고,
    상기 이온은 이온 도핑법에 의하여 상기 반도체 기판에 첨가되고,
    상기 이온은 H+ 이온, H2 + 이온, 및 H3 + 이온을 포함하고,
    상기 H3 + 이온은 상기 H+ 이온, 상기 H2 + 이온, 및 상기 H3 + 이온의 총량에 대하여 70% 이상 포함되는, 반도체 장치의 제작 방법.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 반도체 기판은 단결정 실리콘 기판인, 반도체 장치의 제작 방법.
  8. 삭제
  9. 제 1 항 또는 제 6 항에 있어서,
    상기 제거 단계는 에칭 혹은 연마에 의하여 행해지는, 반도체 장치의 제작 방법.
  10. 제 1 항 또는 제 6 항에 있어서,
    상기 반도체 기판의 상기 제거 영역은 1nm 내지 5nm인, 반도체 장치의 제작 방법.
  11. 본드 기판 위에 절연막을 형성하는 단계와;
    상기 절연막을 통하여 이온을 상기 본드 기판에 첨가함으로써, 상기 본드 기판에 취화층을 형성하는 단계와;
    상기 취화층을 형성한 후, 상기 절연막의 표면에서 소정의 깊이까지의 범위의 영역을 제거하는 단계와;
    상기 절연막의 상기 영역을 제거한 후 상기 절연막을 베이스 기판에 직접 접합하고 나서, 상기 본드 기판을 상기 취화층에서 분리함으로써, 상기 베이스 기판 위에 반도체막을 형성하는 단계를 포함하고,
    상기 이온은 이온 도핑법에 의하여 상기 본드 기판에 첨가되고,
    상기 이온은 H+ 이온, H2 + 이온, 및 H3 + 이온을 포함하고,
    상기 H3 + 이온은 상기 H+ 이온, 상기 H2 + 이온, 및 상기 H3 + 이온의 총량에 대하여 70% 이상 포함되는, 반도체 장치의 제작 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제 11 항에 있어서,
    상기 절연막의 상기 제거 영역은 1nm 내지 5nm인, 반도체 장치의 제작 방법.
  16. 본드 기판 위에 제 1 절연막을 형성하는 단계와;
    상기 제 1 절연막을 통하여 이온을 상기 본드 기판에 첨가함으로써, 상기 본드 기판에 취화층을 형성하는 단계와;
    상기 취화층을 형성한 후, 상기 제 1 절연막의 표면에서 소정의 깊이까지의 범위의 영역을 제거하는 단계와;
    상기 제거 단계에 의하여 노출된 상기 제 1 절연막의 표면 위에 화학적 기상 반응에 의해 제 2 절연막을 형성하는 단계와;
    상기 제 1 절연막과 상기 제 2 절연막을 사이에 두고 상기 본드 기판을 베이스 기판에 접합하고 나서, 상기 본드 기판을 상기 취화층에서 분리함으로써, 상기 베이스 기판 위에 반도체막을 형성하는 단계를 포함하고,
    상기 이온은 이온 도핑법에 의하여 상기 본드 기판에 첨가되고,
    상기 이온은 H+ 이온, H2 + 이온, 및 H3 + 이온을 포함하고,
    상기 H3 + 이온은 상기 H+ 이온, 상기 H2 + 이온, 및 상기 H3 + 이온의 총량에 대하여 70% 이상 포함되는, 반도체 장치의 제작 방법.
  17. 제 11 항 또는 제 16 항에 있어서,
    상기 본드 기판은 단결정 실리콘 기판인, 반도체 장치의 제작 방법.
  18. 삭제
  19. 제 11 항 또는 제 16 항에 있어서,
    상기 제거 단계는 에칭 혹은 연마에 의하여 행해지는, 반도체 장치의 제작 방법.
  20. 제 16 항에 있어서,
    상기 제 1 절연막의 상기 제거 영역은 1nm 내지 5nm인, 반도체 장치의 제작 방법.
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