JPH07263721A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07263721A JPH07263721A JP6055780A JP5578094A JPH07263721A JP H07263721 A JPH07263721 A JP H07263721A JP 6055780 A JP6055780 A JP 6055780A JP 5578094 A JP5578094 A JP 5578094A JP H07263721 A JPH07263721 A JP H07263721A
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Abstract
(57)【要約】
【目的】 希望する空乏層幅または遷移領域幅を有する
超階段型接合を容易に形成することができる半導体装置
を得ることである。 【構成】 Ｐ型半導体基板１の鏡面側表面にシリコン酸
化膜５０を形成する（ａ）。次に熱処理を実施してＰ型
拡散層１０を形成する。このとき、基板鏡面側表面から
不純物濃度分布が急激に減少するように不純物濃度分布
を形成する（ｂ）。その後、酸化膜５０をエッチングに
より除去し、前記Ｐ型半導体基板１と同じ面方位で高濃
度Ｎ型半導体基板２０の鏡面側表面と前記Ｐ型半導体基
板１の高濃度拡散側とを貼り合わせにより超階段型ＰＮ
接合を得る（ｃ）。そして、Ｐ型半導体基板１の鏡面側
でない面から研削・研磨を行なって薄くし、研磨面側に
シリコン酸化膜を形成しイオン注入及び窒素雰囲気で熱
処理を行ってＰ+ 型拡散層１５を形成する（ｄ）。
超階段型接合を容易に形成することができる半導体装置
を得ることである。 【構成】 Ｐ型半導体基板１の鏡面側表面にシリコン酸
化膜５０を形成する（ａ）。次に熱処理を実施してＰ型
拡散層１０を形成する。このとき、基板鏡面側表面から
不純物濃度分布が急激に減少するように不純物濃度分布
を形成する（ｂ）。その後、酸化膜５０をエッチングに
より除去し、前記Ｐ型半導体基板１と同じ面方位で高濃
度Ｎ型半導体基板２０の鏡面側表面と前記Ｐ型半導体基
板１の高濃度拡散側とを貼り合わせにより超階段型ＰＮ
接合を得る（ｃ）。そして、Ｐ型半導体基板１の鏡面側
でない面から研削・研磨を行なって薄くし、研磨面側に
シリコン酸化膜を形成しイオン注入及び窒素雰囲気で熱
処理を行ってＰ+ 型拡散層１５を形成する（ｄ）。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関するもので、特にＰＮ接合を有する半導体装
置及びその製造方法に関するものである。そしてその用
途としては、例えば、通信用ＶＣＯ発振器又はフィルタ
の周波数を電圧制御する為に用いられる可変容量素子
や、通信用マイクロ波発振器・マイクロ波増幅回路・論
理回路におけるスイッチング素子に用いられるエサキダ
イオードや、民生用・車載用・産業用ディスプレーに用
いられる発光ダイオード・半導体レーザーダイオード等
がある。
造方法に関するもので、特にＰＮ接合を有する半導体装
置及びその製造方法に関するものである。そしてその用
途としては、例えば、通信用ＶＣＯ発振器又はフィルタ
の周波数を電圧制御する為に用いられる可変容量素子
や、通信用マイクロ波発振器・マイクロ波増幅回路・論
理回路におけるスイッチング素子に用いられるエサキダ
イオードや、民生用・車載用・産業用ディスプレーに用
いられる発光ダイオード・半導体レーザーダイオード等
がある。
【０００２】
【従来の技術】従来、通信機器などにＶＣＯ（Voltage
Controlled Oscillator ：電圧制御発振器）には、ＰＮ
接合に発生する空乏層容量を印加電圧により制御するバ
リキャップダイオードが一般的に使用されている。可変
容量素子の空乏層容量というのは、接合時に形成される
Ｐ層、Ｎ層にそれぞれ広がった空乏層端をその距離と
し、それぞれの空乏層端の位置にあるＰ層、Ｎ層の断面
を面積とした平行板コンデンサーの容量として使用する
もので、その容量は平行板の断面積に比例し距離に反比
例する。そして、上記ＶＣＯユニットとしては、このバ
リキャップダイオードの選定如何によりＶＣＯの特性が
左右される。例えば、ＶＣＯに要求される性能として、
通信信号の変調、復調の歪みを小さく安定する、小さい
入力電圧変化で発振周波数を大きく変えられるとか低電
圧駆動による低消費電力化などが挙げられるが、これら
の要求に対してバリキャップダイオードにおいては、Ｃ
−Ｖ（空乏層容量−印加電圧）カーブの直線性が良いこ
と、容量変化幅が大きいこと、低電圧でも十分な容量変
化が得られること等の特性が要求される。一般的に、遷
移領域の広がりは印加電圧により制御され、傾斜型の場
合では遷移領域の広がりは印加電圧のＶ1/3 に比例し、
超階段型ではＶn （ｎ＝２〜３）に比例する。従って、
バリキャップダイオードにおいて、同じ印加電圧の変化
に対して傾斜型のものより空乏層の広がりが大きく変化
する超階段型のＰＮ接合が必要である。
Controlled Oscillator ：電圧制御発振器）には、ＰＮ
接合に発生する空乏層容量を印加電圧により制御するバ
リキャップダイオードが一般的に使用されている。可変
容量素子の空乏層容量というのは、接合時に形成される
Ｐ層、Ｎ層にそれぞれ広がった空乏層端をその距離と
し、それぞれの空乏層端の位置にあるＰ層、Ｎ層の断面
を面積とした平行板コンデンサーの容量として使用する
もので、その容量は平行板の断面積に比例し距離に反比
例する。そして、上記ＶＣＯユニットとしては、このバ
リキャップダイオードの選定如何によりＶＣＯの特性が
左右される。例えば、ＶＣＯに要求される性能として、
通信信号の変調、復調の歪みを小さく安定する、小さい
入力電圧変化で発振周波数を大きく変えられるとか低電
圧駆動による低消費電力化などが挙げられるが、これら
の要求に対してバリキャップダイオードにおいては、Ｃ
−Ｖ（空乏層容量−印加電圧）カーブの直線性が良いこ
と、容量変化幅が大きいこと、低電圧でも十分な容量変
化が得られること等の特性が要求される。一般的に、遷
移領域の広がりは印加電圧により制御され、傾斜型の場
合では遷移領域の広がりは印加電圧のＶ1/3 に比例し、
超階段型ではＶn （ｎ＝２〜３）に比例する。従って、
バリキャップダイオードにおいて、同じ印加電圧の変化
に対して傾斜型のものより空乏層の広がりが大きく変化
する超階段型のＰＮ接合が必要である。
【０００３】従来、上記バリキャップダイオードの製造
方法としては、エピタキシャルプレーナ型が使用されて
いた。このエピタキシャルプレーナ型とは、高濃度半導
体基板に同一導伝型の低濃度エピタキシャル層を形成
し、このエピタキシャル層の表面からエピタキシャル層
と同一導伝型の深い拡散層を形成し、さらにこれとは異
なる導伝型の浅い拡散層を形成してＰＮ接合を得るもの
である。
方法としては、エピタキシャルプレーナ型が使用されて
いた。このエピタキシャルプレーナ型とは、高濃度半導
体基板に同一導伝型の低濃度エピタキシャル層を形成
し、このエピタキシャル層の表面からエピタキシャル層
と同一導伝型の深い拡散層を形成し、さらにこれとは異
なる導伝型の浅い拡散層を形成してＰＮ接合を得るもの
である。
【０００４】また、発光ダイオード・半導体レーザダイ
オードでは、遷移領域における再結合効率を上げるた
め、不純物濃度の高いＰ型縮退半導体及びＮ型縮退半導
体を接近させることが要求される。そして、マイクロ波
通信で使用されるエサキダイオードにおいては、スイッ
チング時のオン・オフにおける電流比を大きくし、スイ
ッチングスピードを増大させる必要から、エサキダイオ
ードのトンネル確率を大きくするため、縮退領域をでき
るだけ近づけてＰＮ接合を形成している。
オードでは、遷移領域における再結合効率を上げるた
め、不純物濃度の高いＰ型縮退半導体及びＮ型縮退半導
体を接近させることが要求される。そして、マイクロ波
通信で使用されるエサキダイオードにおいては、スイッ
チング時のオン・オフにおける電流比を大きくし、スイ
ッチングスピードを増大させる必要から、エサキダイオ
ードのトンネル確率を大きくするため、縮退領域をでき
るだけ近づけてＰＮ接合を形成している。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
バリキャップダイオードにおいて、エピタキシャルプレ
ーナ型では基板表面から２つの異なる導伝型の不純物を
順次イオン注入およびアニーリングにより拡散するよう
にしているため、先に拡散した不純物は後に拡散する不
純物の拡散工程中に受ける熱により更に拡散が進行し
て、図９に示すような階段型とよばれる不純物分布とな
ってしまう。従って、エピタキシャルプレーナ型では希
望する空乏層幅または遷移領域幅を有する超階段型接合
が得られにくいという問題があった。
バリキャップダイオードにおいて、エピタキシャルプレ
ーナ型では基板表面から２つの異なる導伝型の不純物を
順次イオン注入およびアニーリングにより拡散するよう
にしているため、先に拡散した不純物は後に拡散する不
純物の拡散工程中に受ける熱により更に拡散が進行し
て、図９に示すような階段型とよばれる不純物分布とな
ってしまう。従って、エピタキシャルプレーナ型では希
望する空乏層幅または遷移領域幅を有する超階段型接合
が得られにくいという問題があった。
【０００６】また、エサキダイオードにおいては、Ｇｅ
にインジウムを合金接合により拡散して縮退領域をでき
るだけ近づけてＰＮ接合を形成しているため、希望する
空乏層幅または遷移領域幅を有する超階段型接合が得ら
れにくいという問題があった。また、発光ダイオード・
半導体レーザダイオードでは、不純物濃度の高いＰ型縮
退半導体及びＮ型縮退半導体を接近させることが要求さ
れるが、エピタキシャルプレーナ型では希望する空乏層
幅または遷移領域幅を有する超階段型接合が得られにく
いという問題があった。
にインジウムを合金接合により拡散して縮退領域をでき
るだけ近づけてＰＮ接合を形成しているため、希望する
空乏層幅または遷移領域幅を有する超階段型接合が得ら
れにくいという問題があった。また、発光ダイオード・
半導体レーザダイオードでは、不純物濃度の高いＰ型縮
退半導体及びＮ型縮退半導体を接近させることが要求さ
れるが、エピタキシャルプレーナ型では希望する空乏層
幅または遷移領域幅を有する超階段型接合が得られにく
いという問題があった。
【０００７】従って、本発明は上記問題に鑑みたもので
あり、その目的は希望する空乏層幅または遷移領域幅を
有する超階段型ＰＮ接合を容易に形成することができる
半導体装置を得ることである。
あり、その目的は希望する空乏層幅または遷移領域幅を
有する超階段型ＰＮ接合を容易に形成することができる
半導体装置を得ることである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に構成された請求項１記載の発明の半導体装置は、第一
導伝型の第一半導体基板と、前記第一半導体基板内の主
表面に形成され、前記第一半導体基板の主表面側から深
さ方向に対し不純物濃度が急激に減少する不純物分布を
有する第一導伝型の不純物層と、前記第一半導体基板の
不純物層側の主表面と自身の主表面とが貼り合わされ、
前記不純物層との間で超階段型ＰＮ接合をする第二導伝
型の第二半導体基板とを備えたことを特徴としている。
に構成された請求項１記載の発明の半導体装置は、第一
導伝型の第一半導体基板と、前記第一半導体基板内の主
表面に形成され、前記第一半導体基板の主表面側から深
さ方向に対し不純物濃度が急激に減少する不純物分布を
有する第一導伝型の不純物層と、前記第一半導体基板の
不純物層側の主表面と自身の主表面とが貼り合わされ、
前記不純物層との間で超階段型ＰＮ接合をする第二導伝
型の第二半導体基板とを備えたことを特徴としている。
【０００９】ここで、請求項１記載の半導体装置におい
て、前記不純物層は、前記第一半導体基板の主表面側か
ら深さ方向に対し、前記不純物の濃度分布が前記深さの
（−３／２）乗に比例する不純物分布を有することが好
ましい。上記目的を達成するために構成された請求項３
記載の発明の半導体装置は、請求項１において、前記第
二半導体基板内の主表面に形成され、前記第二半導体基
板の主表面側から深さ方向に対し不純物濃度が急激に減
少する不純物分布を有する第二導伝型の第二不純物層を
備えたことを特徴としている。
て、前記不純物層は、前記第一半導体基板の主表面側か
ら深さ方向に対し、前記不純物の濃度分布が前記深さの
（−３／２）乗に比例する不純物分布を有することが好
ましい。上記目的を達成するために構成された請求項３
記載の発明の半導体装置は、請求項１において、前記第
二半導体基板内の主表面に形成され、前記第二半導体基
板の主表面側から深さ方向に対し不純物濃度が急激に減
少する不純物分布を有する第二導伝型の第二不純物層を
備えたことを特徴としている。
【００１０】ここで、請求項３記載の発明において、前
記第二不純物層は、前記第二半導体基板の主表面側から
深さ方向に対し、前記不純物の濃度分布が前記深さの
（−３／２）乗に比例する不純物分布を有することが好
ましい。また、請求項１記載の発明において、前記第二
半導体基板内に、前記第二半導体基板の主表面側から０
〜０．１μｍまでの深さの領域に形成されるとともに、
第一導伝型を有する第三不純物層を備えたことも好まし
い。
記第二不純物層は、前記第二半導体基板の主表面側から
深さ方向に対し、前記不純物の濃度分布が前記深さの
（−３／２）乗に比例する不純物分布を有することが好
ましい。また、請求項１記載の発明において、前記第二
半導体基板内に、前記第二半導体基板の主表面側から０
〜０．１μｍまでの深さの領域に形成されるとともに、
第一導伝型を有する第三不純物層を備えたことも好まし
い。
【００１１】上記目的を達成するために構成された請求
項６記載の発明の半導体装置は、第一導伝型の第一半導
体基板上に絶縁膜を形成する工程と、前記第一半導体基
板上に、主表面側から深さ方向に対し急激に減少する不
純物分布になるように、前記絶縁膜を通して第一導伝型
の不純物を注入する注入工程と、前記絶縁膜を除去する
工程と、前記第一半導体基板の主表面と第二導伝型の第
二半導体基板の主表面とを貼り合わせる貼り合わせ工程
と、前記貼り合わせた第一，第二半導体基板に対して熱
処理を行い、前記第一半導体基板と前記第二半導体基板
との間でＰＮ接合を形成させるＰＮ接合形成工程とを備
えたことを特徴としている。
項６記載の発明の半導体装置は、第一導伝型の第一半導
体基板上に絶縁膜を形成する工程と、前記第一半導体基
板上に、主表面側から深さ方向に対し急激に減少する不
純物分布になるように、前記絶縁膜を通して第一導伝型
の不純物を注入する注入工程と、前記絶縁膜を除去する
工程と、前記第一半導体基板の主表面と第二導伝型の第
二半導体基板の主表面とを貼り合わせる貼り合わせ工程
と、前記貼り合わせた第一，第二半導体基板に対して熱
処理を行い、前記第一半導体基板と前記第二半導体基板
との間でＰＮ接合を形成させるＰＮ接合形成工程とを備
えたことを特徴としている。
【００１２】ここで、請求項６記載の発明において、前
記注入工程は、前記第一半導体基板の主表面側から深さ
方向に対し、前記不純物の濃度分布が前記深さの（−３
／２）乗に比例する不純物分布になるように、前記第一
導伝型の不純物を前記第一半導体基板に注入することが
好ましい。上記目的を達成するために構成された請求項
８記載の発明の半導体装置は、請求項６記載の半導体装
置の製造方法において、前記注入工程と貼り合わせ工程
との間に、第二導伝型の第二半導体基板に対し、主表面
側から深さ方向に対し急激に減少する不純物分布になる
ように、第二導伝型の不純物を注入する第二注入工程と
を備えたことを特徴としている。
記注入工程は、前記第一半導体基板の主表面側から深さ
方向に対し、前記不純物の濃度分布が前記深さの（−３
／２）乗に比例する不純物分布になるように、前記第一
導伝型の不純物を前記第一半導体基板に注入することが
好ましい。上記目的を達成するために構成された請求項
８記載の発明の半導体装置は、請求項６記載の半導体装
置の製造方法において、前記注入工程と貼り合わせ工程
との間に、第二導伝型の第二半導体基板に対し、主表面
側から深さ方向に対し急激に減少する不純物分布になる
ように、第二導伝型の不純物を注入する第二注入工程と
を備えたことを特徴としている。
【００１３】ここで、請求項８記載の発明において、前
記第二注入工程は、前記第二半導体基板の主表面側から
深さ方向に対し、前記不純物の濃度分布が前記深さの
（−３／２）乗に比例する不純物分布になるように、前
記第二導伝型の不純物を前記第一半導体基板に注入する
ことが好ましい。また、請求項１記載の発明において、
前記注入工程と貼り合わせ工程との間に、前記第二半導
体基板に対し、主表面側から０〜０．１μｍの深さまで
の領域に第一導伝型の不純物を注入し、この領域で第三
不純物層を形成する第三不純物層形成工程とを備え、Ｐ
Ｎ接合の接合面を前記貼り合わせ面から前記第二半導体
基板の深さ方向に０〜０．１μｍ移動させることも好ま
しい。
記第二注入工程は、前記第二半導体基板の主表面側から
深さ方向に対し、前記不純物の濃度分布が前記深さの
（−３／２）乗に比例する不純物分布になるように、前
記第二導伝型の不純物を前記第一半導体基板に注入する
ことが好ましい。また、請求項１記載の発明において、
前記注入工程と貼り合わせ工程との間に、前記第二半導
体基板に対し、主表面側から０〜０．１μｍの深さまで
の領域に第一導伝型の不純物を注入し、この領域で第三
不純物層を形成する第三不純物層形成工程とを備え、Ｐ
Ｎ接合の接合面を前記貼り合わせ面から前記第二半導体
基板の深さ方向に０〜０．１μｍ移動させることも好ま
しい。
【００１４】なお、請求項１乃至請求項４，請求項６乃
至請求項９の発明において、前記第一導伝型の不純物
は、前記第一半導体基板の不純物濃度を、第一導伝型の
高不純物濃度にするものであり、前記第二導伝型の不純
物は、前記第二半導体基板の不純物濃度を、第二導伝型
の高不純物濃度にするものである。そして、その不純物
濃度は、第一，第二導伝型の不純物ともに１０19ｃｍ-3
以上であることが好ましい。
至請求項９の発明において、前記第一導伝型の不純物
は、前記第一半導体基板の不純物濃度を、第一導伝型の
高不純物濃度にするものであり、前記第二導伝型の不純
物は、前記第二半導体基板の不純物濃度を、第二導伝型
の高不純物濃度にするものである。そして、その不純物
濃度は、第一，第二導伝型の不純物ともに１０19ｃｍ-3
以上であることが好ましい。
【００１５】
【作用】請求項１，６記載の発明によれば、第一半導体
基板と第二半導体基板を直接貼り合わせるようにしてい
るため、あらかじめ第一半導体基板に形成された第一導
伝型の不純物分布がほとんど変化しない。よって、不純
物分布が第一半導体基板と第二半導体基板との接合位置
から第一半導体基板側に急激に減少する超階段型ＰＮ接
合の半導体装置を得る。従って、希望する空乏層幅また
は遷移領域幅を有する超階段型ＰＮ接合を容易に形成で
きる半導体装置を得る。
基板と第二半導体基板を直接貼り合わせるようにしてい
るため、あらかじめ第一半導体基板に形成された第一導
伝型の不純物分布がほとんど変化しない。よって、不純
物分布が第一半導体基板と第二半導体基板との接合位置
から第一半導体基板側に急激に減少する超階段型ＰＮ接
合の半導体装置を得る。従って、希望する空乏層幅また
は遷移領域幅を有する超階段型ＰＮ接合を容易に形成で
きる半導体装置を得る。
【００１６】請求項３，８記載の発明によれば、第一半
導体基板と第二半導体基板を直接貼り合わせるようにし
ているため、あらかじめ第一半導体基板に形成された第
一導伝型の不純物分布と、第二半導体基板に形成された
第二導伝型の不純物分布とがほとんど変化しない。よっ
て、不純物分布が第一半導体基板と第二半導体基板との
接合位置から両基板側に急激に減少する超階段型ＰＮ接
合の半導体装置を得る。従って、希望する空乏層幅また
は遷移領域幅を有する超階段型ＰＮ接合を容易に形成で
きる半導体装置を得る。
導体基板と第二半導体基板を直接貼り合わせるようにし
ているため、あらかじめ第一半導体基板に形成された第
一導伝型の不純物分布と、第二半導体基板に形成された
第二導伝型の不純物分布とがほとんど変化しない。よっ
て、不純物分布が第一半導体基板と第二半導体基板との
接合位置から両基板側に急激に減少する超階段型ＰＮ接
合の半導体装置を得る。従って、希望する空乏層幅また
は遷移領域幅を有する超階段型ＰＮ接合を容易に形成で
きる半導体装置を得る。
【００１７】請求項５，１０記載の発明によれば、第二
半導体基板内に、第二半導体基板の主表面側から０〜
０．１μｍの深さの第一導伝型の第三不純物層を形成す
る。これにより、ＰＮ接合の接合位置を、第一，第二半
導体基板の貼り合わせの位置より第二半導体基板側に０
〜０．１μｍ移動させる。請求項１１記載の発明によれ
ば、主表面の不純物濃度１０19ｃｍ-3以上の高不純物濃
度の第一半導体基板と、第二半導体基板とをできるだけ
近づけて超階段型ＰＮ接合を形成する。
半導体基板内に、第二半導体基板の主表面側から０〜
０．１μｍの深さの第一導伝型の第三不純物層を形成す
る。これにより、ＰＮ接合の接合位置を、第一，第二半
導体基板の貼り合わせの位置より第二半導体基板側に０
〜０．１μｍ移動させる。請求項１１記載の発明によれ
ば、主表面の不純物濃度１０19ｃｍ-3以上の高不純物濃
度の第一半導体基板と、第二半導体基板とをできるだけ
近づけて超階段型ＰＮ接合を形成する。
【００１８】請求項１２記載の発明によれば、主表面の
不純物濃度１０19ｃｍ-3以上の高不純物濃度の第一半導
体基板と、同じく主表面の不純物濃度１０19ｃｍ-3以上
の高不純物濃度の第二半導体基板とをできるだけ近づけ
て超階段型ＰＮ接合を形成する。
不純物濃度１０19ｃｍ-3以上の高不純物濃度の第一半導
体基板と、同じく主表面の不純物濃度１０19ｃｍ-3以上
の高不純物濃度の第二半導体基板とをできるだけ近づけ
て超階段型ＰＮ接合を形成する。
【００１９】
【発明の効果】請求項１，６記載の発明によれば、第一
半導体基板と第二半導体基板との接合位置から第一半導
体基板側に、希望する空乏層幅または遷移領域幅を有す
る超階段型ＰＮ接合となる不純物分布を有する半導体装
置を簡単に得ることができる。請求項３，８記載の発明
によれば、第一半導体基板と第二半導体基板との接合位
置から超階段型ＰＮ接合となる不純物分布を有する半導
体装置を簡単に得ことができる。
半導体基板と第二半導体基板との接合位置から第一半導
体基板側に、希望する空乏層幅または遷移領域幅を有す
る超階段型ＰＮ接合となる不純物分布を有する半導体装
置を簡単に得ることができる。請求項３，８記載の発明
によれば、第一半導体基板と第二半導体基板との接合位
置から超階段型ＰＮ接合となる不純物分布を有する半導
体装置を簡単に得ことができる。
【００２０】請求項５，１０記載の発明によれば、第二
半導体基板内に、第二半導体基板の主表面側から０〜
０．１μｍの深さの第一導伝型の第三不純物層を形成す
る。これにより、ＰＮ接合の接合位置を、第一，第二半
導体基板の貼り合わせの位置より第二半導体基板側に０
〜０．１μｍ移動させることができる。請求項１１記載
の発明によれば、主表面の不純物濃度１０19ｃｍ-3以上
の高不純物濃度の第一半導体基板と、第二半導体基板と
をできるだけ近づけて超階段型ＰＮ接合を形成すること
ができる。
半導体基板内に、第二半導体基板の主表面側から０〜
０．１μｍの深さの第一導伝型の第三不純物層を形成す
る。これにより、ＰＮ接合の接合位置を、第一，第二半
導体基板の貼り合わせの位置より第二半導体基板側に０
〜０．１μｍ移動させることができる。請求項１１記載
の発明によれば、主表面の不純物濃度１０19ｃｍ-3以上
の高不純物濃度の第一半導体基板と、第二半導体基板と
をできるだけ近づけて超階段型ＰＮ接合を形成すること
ができる。
【００２１】請求項１２記載の発明によれば、主表面の
不純物濃度１０19ｃｍ-3以上の高不純物濃度の第一半導
体基板と、同じく主表面の不純物濃度１０19ｃｍ-3以上
の高不純物濃度の第二半導体基板とをできるだけ近づけ
て超階段型ＰＮ接合を形成することができる。
不純物濃度１０19ｃｍ-3以上の高不純物濃度の第一半導
体基板と、同じく主表面の不純物濃度１０19ｃｍ-3以上
の高不純物濃度の第二半導体基板とをできるだけ近づけ
て超階段型ＰＮ接合を形成することができる。
【００２２】
（第１実施例）以下、本発明の第１実施例である半導体
装置を図面に基づき説明する。本実施例は、本発明を可
変容量素子（バリキャップダイード）に応用したもので
ある。本実施例の可変容量素子の製造工程を図１により
説明する。
装置を図面に基づき説明する。本実施例は、本発明を可
変容量素子（バリキャップダイード）に応用したもので
ある。本実施例の可変容量素子の製造工程を図１により
説明する。
【００２３】まず、図１（ａ）に示すように１×１０17
cm-3以下の不純物濃度を有するＰ型半導体基板１（第一
半導体基板）の鏡面側表面（主表面）に熱酸化によりシ
リコン酸化膜５０（絶縁膜）を形成する。次に図１
（ｂ）に示すようにホウ素のイオン注入及び窒素雰囲気
で熱処理を実施してＰ型拡散層１０（半導体層）を形成
する。このとき、基板鏡面側表面から不純物濃度分布が
急激に減少するように不純物濃度分布を形成するため
に、まず高エネルギーでホウ素をイオン注入し、高温で
熱処理することで深い低濃度の拡散層を形成し、さらに
低エネルギーイオン注入および低温熱処理により浅い高
濃度層を形成し両者の組合わせにより所望の濃度分布を
得る。その後、酸化膜５０をエッチングにより除去す
る。
cm-3以下の不純物濃度を有するＰ型半導体基板１（第一
半導体基板）の鏡面側表面（主表面）に熱酸化によりシ
リコン酸化膜５０（絶縁膜）を形成する。次に図１
（ｂ）に示すようにホウ素のイオン注入及び窒素雰囲気
で熱処理を実施してＰ型拡散層１０（半導体層）を形成
する。このとき、基板鏡面側表面から不純物濃度分布が
急激に減少するように不純物濃度分布を形成するため
に、まず高エネルギーでホウ素をイオン注入し、高温で
熱処理することで深い低濃度の拡散層を形成し、さらに
低エネルギーイオン注入および低温熱処理により浅い高
濃度層を形成し両者の組合わせにより所望の濃度分布を
得る。その後、酸化膜５０をエッチングにより除去す
る。
【００２４】次に図１（ｃ）の様に、前記Ｐ型半導体基
板１と同じ面方位で１×１０18cm-3以上の不純物濃度を
有する高濃度Ｎ型半導体基板２０（第二半導体基板）を
用意する。この場合のＮ型不純物としては拡散定数の小
さい砒素がよい。そしてこのＮ型半導体基板２０の鏡面
側表面（主表面）と前記Ｐ型半導体基板１のホウ素高濃
度拡散側とを貼り合わせにより接合する。このときの接
合温度は、超階段型不純物分布の維持と基板接合とを考
慮して９００℃以下の低温で熱処理を行って接合するこ
とが望まれる。
板１と同じ面方位で１×１０18cm-3以上の不純物濃度を
有する高濃度Ｎ型半導体基板２０（第二半導体基板）を
用意する。この場合のＮ型不純物としては拡散定数の小
さい砒素がよい。そしてこのＮ型半導体基板２０の鏡面
側表面（主表面）と前記Ｐ型半導体基板１のホウ素高濃
度拡散側とを貼り合わせにより接合する。このときの接
合温度は、超階段型不純物分布の維持と基板接合とを考
慮して９００℃以下の低温で熱処理を行って接合するこ
とが望まれる。
【００２５】なお、貼り合わせに際して、貼り合わせ界
面の不連続性が、ダイオード特性に影響を与えない様に
予めＮ型半導体基板表面に浅いＰ型拡散層（第三不純物
層）を形成しておけば貼り合わせ面とＰＮ接合面をズラ
すことができる。（図２）同じく、貼り合わせの際の熱
処理により、Ｐ型不純物をＮ型基板へ拡散させて図２の
様な貼り合わせ面と、ＰＮ接合がズレてＰＮダイオード
にすることもできる。
面の不連続性が、ダイオード特性に影響を与えない様に
予めＮ型半導体基板表面に浅いＰ型拡散層（第三不純物
層）を形成しておけば貼り合わせ面とＰＮ接合面をズラ
すことができる。（図２）同じく、貼り合わせの際の熱
処理により、Ｐ型不純物をＮ型基板へ拡散させて図２の
様な貼り合わせ面と、ＰＮ接合がズレてＰＮダイオード
にすることもできる。
【００２６】そして、前記Ｐ型半導体基板１の鏡面側で
ない面から研削・研磨を行ないこのＰ型半導体基板１の
厚さを０．１〜１０μｍに薄くし表面を鏡面化する。そ
して、さらに図１（ｄ）に示す様に、前記Ｐ型半導体基
板１の研磨面側にシリコン酸化膜を形成しホウ素のイオ
ン注入及び窒素雰囲気で熱処理を行ってＰ+ 型拡散層１
５を形成する。
ない面から研削・研磨を行ないこのＰ型半導体基板１の
厚さを０．１〜１０μｍに薄くし表面を鏡面化する。そ
して、さらに図１（ｄ）に示す様に、前記Ｐ型半導体基
板１の研磨面側にシリコン酸化膜を形成しホウ素のイオ
ン注入及び窒素雰囲気で熱処理を行ってＰ+ 型拡散層１
５を形成する。
【００２７】以上のように、本実施例によると貼り合わ
せ接合によりを行っているため、希望する空乏層幅また
は遷移領域幅を有する超階段型ＰＮ接合を容易に形成す
ることができる。また、本実施例においては、図３に示
すようにＣ∝Ｖ-1/n（ｎ＝２〜３）に比例するようなＣ
−Ｖ特性が得られ、電圧の変化に対して容量の変化が従
来のエピタキシャルプレーナ型の接合のものよりも大き
くとれる。とくに低電圧領域においてはそれが著しくな
り、少ない電圧変化で容量変化が得られるためＶＣＯの
消費電力を低減することができる。
せ接合によりを行っているため、希望する空乏層幅また
は遷移領域幅を有する超階段型ＰＮ接合を容易に形成す
ることができる。また、本実施例においては、図３に示
すようにＣ∝Ｖ-1/n（ｎ＝２〜３）に比例するようなＣ
−Ｖ特性が得られ、電圧の変化に対して容量の変化が従
来のエピタキシャルプレーナ型の接合のものよりも大き
くとれる。とくに低電圧領域においてはそれが著しくな
り、少ない電圧変化で容量変化が得られるためＶＣＯの
消費電力を低減することができる。
【００２８】また、超階段型を形成する際に、基板鏡面
側表面からの深さｘに対してｘ-3/2で減少させるように
すれば、接合容量Ｃと印加電圧ＶとがＣ∝Ｖ-2となる。
これを以下に示す式を用いて説明する。図４に示すよう
に超階段型不純物分布をａｘm 曲線（ａは定数、接合位
置をｘ＝０とする）とした場合、ポアソンの方程式は
側表面からの深さｘに対してｘ-3/2で減少させるように
すれば、接合容量Ｃと印加電圧ＶとがＣ∝Ｖ-2となる。
これを以下に示す式を用いて説明する。図４に示すよう
に超階段型不純物分布をａｘm 曲線（ａは定数、接合位
置をｘ＝０とする）とした場合、ポアソンの方程式は
【００２９】
【数１】 となる。この式を解きＶを求める。次に所定の境界条件
によりＰ層側に広がった空乏層端を求め、さらにこの空
乏層端より接合付近に発生する電荷Ｑを求め、この電荷
Ｑを印加電圧Ｖにより微分することで空乏層容量Ｃが求
められる。このときＣは、
によりＰ層側に広がった空乏層端を求め、さらにこの空
乏層端より接合付近に発生する電荷Ｑを求め、この電荷
Ｑを印加電圧Ｖにより微分することで空乏層容量Ｃが求
められる。このときＣは、
【００３０】
【数２】 となる。ここでＫは定数（ａも含まれる），ＶD はＰＮ
接合を形成した段階で発生する拡散電位である。従って
この式よりＣ∝Ｖ-2とするためには数２式の乗数が−２
となればよい。すなわち、
接合を形成した段階で発生する拡散電位である。従って
この式よりＣ∝Ｖ-2とするためには数２式の乗数が−２
となればよい。すなわち、
【００３１】
【数３】−１／（ｍ＋２）＝−２ という等式が成り立つ。よってこの式よりｍ＝−３／２
が得られ超階段型不純物分布を示すａｘm 曲線のｍを−
３／２としａｘ-3/2とすればＣ∝Ｖ-2が得られることと
なる。
が得られ超階段型不純物分布を示すａｘm 曲線のｍを−
３／２としａｘ-3/2とすればＣ∝Ｖ-2が得られることと
なる。
【００３２】次に接合容量Ｃと印加電圧ＶとがＣ∝Ｖ-2
となった場合の効果を以下に示す。ＶＣＯの発振周波数
ｆは、ｆ＝１／２π（ＬＣ）1/2 とｆ∝Ｃ-1/2であるた
め、Ｃ∝Ｖ-2であれば発振周波数ｆと印加電圧Ｖとの関
係はｆ∝Ｖとなる。これにより広範囲にわたって発振周
波数ｆを電圧でリニア制御できるようになり、回路等が
簡単になる。
となった場合の効果を以下に示す。ＶＣＯの発振周波数
ｆは、ｆ＝１／２π（ＬＣ）1/2 とｆ∝Ｃ-1/2であるた
め、Ｃ∝Ｖ-2であれば発振周波数ｆと印加電圧Ｖとの関
係はｆ∝Ｖとなる。これにより広範囲にわたって発振周
波数ｆを電圧でリニア制御できるようになり、回路等が
簡単になる。
【００３３】なお、超階段型となる濃度分布を得るの
に、熱酸化膜の厚さを少なくとも２回以上変えてイオン
注入を行なって拡散層を形成することもできる。これ
は、まず薄い熱酸化膜を基板表面に形成しホウ素のイオ
ン注入を行うことで深い低濃度拡散層を形成し、次に厚
い熱酸化膜を基板表面に形成しホウ素のイオン注入を行
うことで浅い高濃度拡散層を形成する。このように熱酸
化膜の厚さを変えて拡散層を形成するようにすること
で、所望の濃度分布を得ることができる。このとき、イ
オン注入エネルギーを変化させるようにすればより容易
に超階段型となる濃度分布を得ることができる。
に、熱酸化膜の厚さを少なくとも２回以上変えてイオン
注入を行なって拡散層を形成することもできる。これ
は、まず薄い熱酸化膜を基板表面に形成しホウ素のイオ
ン注入を行うことで深い低濃度拡散層を形成し、次に厚
い熱酸化膜を基板表面に形成しホウ素のイオン注入を行
うことで浅い高濃度拡散層を形成する。このように熱酸
化膜の厚さを変えて拡散層を形成するようにすること
で、所望の濃度分布を得ることができる。このとき、イ
オン注入エネルギーを変化させるようにすればより容易
に超階段型となる濃度分布を得ることができる。
【００３４】さらに、上記第１実施例では接合面からの
超階段型となる濃度分布を形成する半導体基板には、低
濃度半導体基板を用いたが高濃度半導体基板を用いても
よい。この場合、高濃度Ｎ型半導体基板に０．１〜１０
μｍのＮ型低濃度（＜１×１０17cm-3）エピタキシャル
層を形成し、熱酸化によるシリコン酸化膜形成後、リン
あるいはヒ素の上記実施例に示すようなイオン注入およ
び窒素雰囲気での熱処理を行い、Ｎ型の急峻な濃度分布
を形成する。そしてこのＮ型半導体基板とＰ型半導体基
板とを貼り合わせ接合することによって超階段型ＰＮ接
合を得ることができる。
超階段型となる濃度分布を形成する半導体基板には、低
濃度半導体基板を用いたが高濃度半導体基板を用いても
よい。この場合、高濃度Ｎ型半導体基板に０．１〜１０
μｍのＮ型低濃度（＜１×１０17cm-3）エピタキシャル
層を形成し、熱酸化によるシリコン酸化膜形成後、リン
あるいはヒ素の上記実施例に示すようなイオン注入およ
び窒素雰囲気での熱処理を行い、Ｎ型の急峻な濃度分布
を形成する。そしてこのＮ型半導体基板とＰ型半導体基
板とを貼り合わせ接合することによって超階段型ＰＮ接
合を得ることができる。
【００３５】また、本実施例によれば、第一半導体基板
と第二半導体基板との接合位置から超階段型となる不純
物分布が得られるため、容量変化比が大きくとれる可変
容量素子が得られる。また、上記のように高濃度半導体
基板を用いれば抵抗率が低いため、高周波に対する性能
も向上し、さらにはその製造工程においても半導体基板
を薄く研磨する必要がなくなる。 （第２実施例）以下、本発明の第２実施例である半導体
装置を図面に基づき説明する。
と第二半導体基板との接合位置から超階段型となる不純
物分布が得られるため、容量変化比が大きくとれる可変
容量素子が得られる。また、上記のように高濃度半導体
基板を用いれば抵抗率が低いため、高周波に対する性能
も向上し、さらにはその製造工程においても半導体基板
を薄く研磨する必要がなくなる。 （第２実施例）以下、本発明の第２実施例である半導体
装置を図面に基づき説明する。
【００３６】本発明において、第１実施例のＰ型拡散層
１０を形成したＰ型半導体基板と同様に、急激な不純物
分布をもつＮ型拡散層（第二不純物層）をＮ型半導体基
板に形成し、これら両者を貼り合わせ接合することによ
り（図５，図６）、片側だけの超階段型ＰＮ接合に比べ
より容量変化比の大きくとれる可変容量素子が得られ
る。これは上述のように可変容量素子の空乏層容量は印
加電圧の変化による空乏層幅の広がりにより変化するも
のであり、Ｐ層，Ｎ層のどちらか一方が超階段型の不純
物分布よりもＰ層，Ｎ層の両方が超階段型の不純物分布
の方が印加電圧の変化に対して空乏層の広がりの変化が
大きいためである。この場合、深い拡散には拡散定数の
大きいリンを用い、浅く急激に減少する拡散には拡散定
数の小さい砒素を用いるようにする。このようにすると
リンの拡散定数が大きいため、超階段型分布を形成する
工程時間の短縮になり、また貼り合わせ接合後にも砒素
の拡散定数が小さいため不純物分布が所望の貼り合わせ
接合前の超階段型分布からあまり離れることはない。こ
れは高濃度半導体基板に超階段型接合となる不純物分布
を形成する場合についても同様であり、図７に示すよう
にＰおよびＮ型半導体基板の両方に接合面からの深さ方
向Ｘに対してｘ-3/2で減少する濃度分布を形成するよう
にしてもよい。
１０を形成したＰ型半導体基板と同様に、急激な不純物
分布をもつＮ型拡散層（第二不純物層）をＮ型半導体基
板に形成し、これら両者を貼り合わせ接合することによ
り（図５，図６）、片側だけの超階段型ＰＮ接合に比べ
より容量変化比の大きくとれる可変容量素子が得られ
る。これは上述のように可変容量素子の空乏層容量は印
加電圧の変化による空乏層幅の広がりにより変化するも
のであり、Ｐ層，Ｎ層のどちらか一方が超階段型の不純
物分布よりもＰ層，Ｎ層の両方が超階段型の不純物分布
の方が印加電圧の変化に対して空乏層の広がりの変化が
大きいためである。この場合、深い拡散には拡散定数の
大きいリンを用い、浅く急激に減少する拡散には拡散定
数の小さい砒素を用いるようにする。このようにすると
リンの拡散定数が大きいため、超階段型分布を形成する
工程時間の短縮になり、また貼り合わせ接合後にも砒素
の拡散定数が小さいため不純物分布が所望の貼り合わせ
接合前の超階段型分布からあまり離れることはない。こ
れは高濃度半導体基板に超階段型接合となる不純物分布
を形成する場合についても同様であり、図７に示すよう
にＰおよびＮ型半導体基板の両方に接合面からの深さ方
向Ｘに対してｘ-3/2で減少する濃度分布を形成するよう
にしてもよい。
【００３７】上記実施例において、表面から拡散する不
純物の表面濃度の高い領域の幅をＰ型・Ｎ型側に１０Å
以上にすることにより、図６のように縮退半導体ＰＮ接
合を縮退領域の距離が１００Å以下になるように形成す
ることができる。従って、本実施例においても貼り合わ
せ接合によりＰＮ接合を行っているため、希望する空乏
層幅または遷移領域幅を有する超階段型ＰＮ接合を容易
に形成することができる。 （第３実施例）図８は、上記図５，図６に示したプロフ
ァイルで形成したエサキダイオードの印加電圧−トンネ
ル電流を示す図である。図６のように、超階段接合にす
ることにより、遷移領域幅を非常に小さくすることがで
き、トンネル確率（トンネル数）を大きくすることがで
きる。この結果、トンネル電流のピーク電流を大きくす
ることができ、スイッチング時のオン・オフ電流比及び
スイッチング速度の改善が可能となる。
純物の表面濃度の高い領域の幅をＰ型・Ｎ型側に１０Å
以上にすることにより、図６のように縮退半導体ＰＮ接
合を縮退領域の距離が１００Å以下になるように形成す
ることができる。従って、本実施例においても貼り合わ
せ接合によりＰＮ接合を行っているため、希望する空乏
層幅または遷移領域幅を有する超階段型ＰＮ接合を容易
に形成することができる。 （第３実施例）図８は、上記図５，図６に示したプロフ
ァイルで形成したエサキダイオードの印加電圧−トンネ
ル電流を示す図である。図６のように、超階段接合にす
ることにより、遷移領域幅を非常に小さくすることがで
き、トンネル確率（トンネル数）を大きくすることがで
きる。この結果、トンネル電流のピーク電流を大きくす
ることができ、スイッチング時のオン・オフ電流比及び
スイッチング速度の改善が可能となる。
【００３８】なお、一方にだけ超階段型となる不純物分
布を形成する場合の半導体基板の導伝型はＰ型、Ｎ型の
どちらでもよい。
布を形成する場合の半導体基板の導伝型はＰ型、Ｎ型の
どちらでもよい。
【図１】本発明の半導体装置をバリキャップダイオード
に適用した場合の製造工程を示す断面図である。
に適用した場合の製造工程を示す断面図である。
【図２】超階段型ＰＮ接合の不純物濃度プロファイルを
示す図である。
示す図である。
【図３】超階段型ＰＮ接合およびエピタキシャルプレー
ナ型ＰＮ接合の電圧−容量特性を示す図である。
ナ型ＰＮ接合の電圧−容量特性を示す図である。
【図４】超階段型ＰＮ接合の不純物濃度プロファイルを
示す図である。
示す図である。
【図５】本発明の第２実施例における半導体装置の不純
物濃度プロファイルを示す図である。
物濃度プロファイルを示す図である。
【図６】本発明の第２実施例における半導体装置の不純
物濃度プロファイルを示す図である。
物濃度プロファイルを示す図である。
【図７】本発明の一実施例の不純物濃度プロファイルを
示す図である。
示す図である。
【図８】本発明の半導体装置をエサキダイオードに適用
した場合の電圧−電流特性を示す図である。
した場合の電圧−電流特性を示す図である。
【図９】階段型ＰＮ接合の不純物濃度プロファイルを示
す図である。
す図である。
１ 低濃度Ｐ型半導体基板 １０ Ｐ型拡散層 １５ Ｐ+ 型拡散層 ２０ 高濃度Ｎ型半導体基板
Claims (12)
- 【請求項１】 第一導伝型の第一半導体基板と、 前記第一半導体基板内の主表面に形成され、前記第一半
導体基板の主表面側から深さ方向に対し不純物濃度が急
激に減少する不純物分布を有する第一導伝型の不純物層
と、 前記第一半導体基板の不純物層側の主表面と自身の主表
面とが貼り合わされ、前記不純物層との間で超階段型Ｐ
Ｎ接合をする第二導伝型の第二半導体基板とを備えたこ
とを特徴とする半導体装置。 - 【請求項２】 前記不純物層は、前記第一半導体基板の
主表面側から深さ方向に対し、前記不純物の濃度分布が
前記深さの（−３／２）乗に比例する不純物分布を有す
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第二半導体基板内に形成され、前記
第二半導体基板の主表面側から深さ方向に対し不純物濃
度が急激に減少する不純物分布を有する第二導伝型の第
二不純物層を備えたことを特徴とする請求項１記載の半
導体装置。 - 【請求項４】 前記第二不純物層は、前記第二半導体基
板の主表面側から深さ方向に対し、前記不純物の濃度分
布が前記深さの（−３／２）乗に比例する不純物分布を
有することを特徴とする請求項３記載の半導体装置。 - 【請求項５】 前記第二半導体基板内において、前記第
二半導体基板の主表面側から０〜０．１μｍまでの深さ
の領域に形成されるとともに、第一導伝型を有する第三
不純物層を備えたこと特徴とする請求項１記載の半導体
装置。 - 【請求項６】 第一導伝型の第一半導体基板上に絶縁膜
を形成する工程と、 前記第一半導体基板上に、主表面側から深さ方向に対し
急激に減少する不純物分布になるように、前記絶縁膜を
通して第一導伝型の不純物を注入する注入工程と、 前記絶縁膜を除去する工程と、 前記第一半導体基板の主表面と第二導伝型の第二半導体
基板の主表面とを貼り合わせる貼り合わせ工程と、 前記貼り合わせた第一，第二半導体基板に対して熱処理
を行い、前記第一半導体基板と前記第二半導体基板との
間でＰＮ接合を形成させるＰＮ接合形成工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項７】 前記注入工程は、前記第一半導体基板の
主表面側から深さ方向に対し、前記不純物の濃度分布が
前記深さの（−３／２）乗に比例する不純物分布になる
ように、前記第一導伝型の不純物を前記第一半導体基板
に注入することを特徴とする請求項６記載の半導体装置
の製造方法。 - 【請求項８】 前記注入工程と貼り合わせ工程との間
に、 第二導伝型の第二半導体基板に対し、主表面側から深さ
方向に対し急激に減少する不純物分布になるように、第
二導伝型の不純物を注入する第二注入工程とを備えたこ
とを特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項９】 前記第二注入工程は、前記第二半導体基
板の主表面側から深さ方向に対し、前記不純物の濃度分
布が前記深さの（−３／２）乗に比例する不純物分布に
なるように、前記第二導伝型の不純物を前記第一半導体
基板に注入することを特徴とする請求項８記載の半導体
装置の製造方法。 - 【請求項１０】 前記注入工程と貼り合わせ工程との間
に、 前記第二半導体基板に対し、主表面側から０〜０．１μ
ｍの深さまでの領域に第一導伝型の不純物を注入し、こ
の領域で第三不純物層を形成する第三不純物層形成工程
とを備え、ＰＮ接合の接合面を前記貼り合わせ面から前
記第二半導体基板の深さ方向に０〜０．１μｍ移動させ
たことを特徴とする請求項６記載の半導体装置の製造方
法。 - 【請求項１１】 前記第一導伝型の不純物は、前記第一
半導体基板の不純物濃度を第一導伝型の高不純物濃度に
するものであり、更にその不純物濃度は１０ 19ｃｍ-3以
上であることを特徴とする請求項１乃至請求項４，請求
項６乃至請求項９記載の半導体装置及びその製造方法。 - 【請求項１２】 前記第二導伝型の不純物は、前記第二
半導体基板の不純物濃度を第二導伝型の高不純物濃度に
するものであり、更にその不純物濃度は１０ 19ｃｍ-3以
上であることを特徴とする請求項２乃至請求項４，請求
項７乃至請求項９記載の半導体装置及びその製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6055780A JPH07263721A (ja) | 1994-03-25 | 1994-03-25 | 半導体装置及びその製造方法 |
| US08/410,366 US5466303A (en) | 1994-03-25 | 1995-03-24 | Semiconductor device and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6055780A JPH07263721A (ja) | 1994-03-25 | 1994-03-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263721A true JPH07263721A (ja) | 1995-10-13 |
Family
ID=13008415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6055780A Withdrawn JPH07263721A (ja) | 1994-03-25 | 1994-03-25 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5466303A (ja) |
| JP (1) | JPH07263721A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN111725370A (zh) * | 2019-03-21 | 2020-09-29 | 美科米尚技术有限公司 | 微型发光二极管 |
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1995
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