JPH06275853A - 可変容量素子の製造方法 - Google Patents
可変容量素子の製造方法Info
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- JPH06275853A JPH06275853A JP6178893A JP6178893A JPH06275853A JP H06275853 A JPH06275853 A JP H06275853A JP 6178893 A JP6178893 A JP 6178893A JP 6178893 A JP6178893 A JP 6178893A JP H06275853 A JPH06275853 A JP H06275853A
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Abstract
(57)【要約】
【目的】 容量変化比が大きくとれる可変容量素子を提
供する。 【構成】 １×１０17cm-3以下の低濃度Ｐ型半導体基板
１に、まず高エネルギーでホウ素をイオン注入し、高温
熱処理により深い低濃度の拡散層を形成し、さらに低エ
ネルギーイオン注入および低温熱処理により浅い高濃度
層を形成し両者の組合わせにより表面から深さ方向に急
激に減少するような不純物濃度分布を形成する。そし
て、このＰ型半導体基板と１×１０18cm-3以上の高濃度
Ｎ型半導体基板２０とを貼り合わせて超階段型ＰＮ接合
を形成することで、空乏層容量Ｃと印加電圧Ｖとの関係
がＣ∝Ｖ-n；ｎ＝２〜３となり電圧変化に対する容量変
化の比である容量変化比が大きくとれる。これによりＶ
ＣＯとしての消費電力を低減することができる。また接
合面からの距離をｘとしてｘ-3/2となるように不純物濃
度を減少させれば発振周波数を電圧でリニアに制御でき
るようになる。
供する。 【構成】 １×１０17cm-3以下の低濃度Ｐ型半導体基板
１に、まず高エネルギーでホウ素をイオン注入し、高温
熱処理により深い低濃度の拡散層を形成し、さらに低エ
ネルギーイオン注入および低温熱処理により浅い高濃度
層を形成し両者の組合わせにより表面から深さ方向に急
激に減少するような不純物濃度分布を形成する。そし
て、このＰ型半導体基板と１×１０18cm-3以上の高濃度
Ｎ型半導体基板２０とを貼り合わせて超階段型ＰＮ接合
を形成することで、空乏層容量Ｃと印加電圧Ｖとの関係
がＣ∝Ｖ-n；ｎ＝２〜３となり電圧変化に対する容量変
化の比である容量変化比が大きくとれる。これによりＶ
ＣＯとしての消費電力を低減することができる。また接
合面からの距離をｘとしてｘ-3/2となるように不純物濃
度を減少させれば発振周波数を電圧でリニアに制御でき
るようになる。
Description
【０００１】
【産業上の利用分野】本発明は、通信用ＶＣＯ発振器又
はフィルターの周波数を電圧制御する為に用いられる可
変容量素子に関する。
はフィルターの周波数を電圧制御する為に用いられる可
変容量素子に関する。
【０００２】
【従来の技術】従来、通信機器などにＶＣＯ（Voltage
Controlled Oscillator ：電圧制御発振器）と呼ばれる
ユニットが使用されている。これは印加電圧により発振
周波数を制御するものである。通信機器などの通信品質
を保証するためにはＣ／Ｎ比やＳ／Ｎ比が良好であるこ
とが重要であるが、これらの特性はこのＶＣＯの性能に
強く依存している。そしてＶＣＯユニットの可変容量素
子としては、ＰＮ接合に発生する空乏層容量が印加電圧
により制御できることを利用したバリキャップダイオー
ドが一般的である。これは、印加電圧の変化に応じて変
化する空天層容量をコンデンサとコイルからなる発振回
路のコンデンサの容量として利用したものである。そし
て、このバリキャップダイオードの選定いかんによりＶ
ＣＯの特性が左右される。例えば、ＶＣＯに要求される
性能として、通信信号の変調，復調の歪みを小さく安定
する、小さい入力電圧変化で発振周波数を大きく変えら
れるとか低電圧駆動による低消費電力化などが挙げられ
るが、これらの要求に対してバリキャップダイオードに
おいては、Ｃ−Ｖカーブの直線性がよい、高容量変化
比、低電圧でも十分な容量変化が得られるなどの特性が
要求される。この要求を満たすためにはバリキャップダ
イオードとしては超階段型となる不純物分布が必要であ
った。そして従来、バリキャップダイオードとしてはエ
ピタキシャルプレーナ型が使用されていた。このエピタ
キシャルプレーナ型とは、高濃度半導体基板に同一導伝
型の低濃度エピタキシャル層を形成し、このエピタキシ
ャル層の表面からエピタキシャル層と同一導伝型の深い
拡散層を形成し、さらにこれとは異なる導伝型の浅い拡
散層を形成してＰＮ接合を得るものである。
Controlled Oscillator ：電圧制御発振器）と呼ばれる
ユニットが使用されている。これは印加電圧により発振
周波数を制御するものである。通信機器などの通信品質
を保証するためにはＣ／Ｎ比やＳ／Ｎ比が良好であるこ
とが重要であるが、これらの特性はこのＶＣＯの性能に
強く依存している。そしてＶＣＯユニットの可変容量素
子としては、ＰＮ接合に発生する空乏層容量が印加電圧
により制御できることを利用したバリキャップダイオー
ドが一般的である。これは、印加電圧の変化に応じて変
化する空天層容量をコンデンサとコイルからなる発振回
路のコンデンサの容量として利用したものである。そし
て、このバリキャップダイオードの選定いかんによりＶ
ＣＯの特性が左右される。例えば、ＶＣＯに要求される
性能として、通信信号の変調，復調の歪みを小さく安定
する、小さい入力電圧変化で発振周波数を大きく変えら
れるとか低電圧駆動による低消費電力化などが挙げられ
るが、これらの要求に対してバリキャップダイオードに
おいては、Ｃ−Ｖカーブの直線性がよい、高容量変化
比、低電圧でも十分な容量変化が得られるなどの特性が
要求される。この要求を満たすためにはバリキャップダ
イオードとしては超階段型となる不純物分布が必要であ
った。そして従来、バリキャップダイオードとしてはエ
ピタキシャルプレーナ型が使用されていた。このエピタ
キシャルプレーナ型とは、高濃度半導体基板に同一導伝
型の低濃度エピタキシャル層を形成し、このエピタキシ
ャル層の表面からエピタキシャル層と同一導伝型の深い
拡散層を形成し、さらにこれとは異なる導伝型の浅い拡
散層を形成してＰＮ接合を得るものである。
【０００３】
【発明が解決しようとする課題】しかしながら、エピタ
キシャルプレーナ型では基板表面から２つの異なる導伝
型の不純物を順次イオン注入およびアニーリングにより
拡散するようにしているため、先に拡散した不純物は後
に拡散する不純物の拡散工程中に受ける熱によりさらに
拡散が進行してしまい、図３に示すような傾斜型とよば
れる不純物分布となる。そのため、空乏層容量Ｃと印加
電圧Ｖとの関係が図４に示すようにＣ∝Ｖ -1/3となり、
Ｃ∝Ｖ-n（ｎ＝２〜３）となる超階段型の不純物分布に
比べ、電圧に対する空乏層容量の変化、すなわち容量変
化比が小さい。特に低電圧領域での容量変化比は著しく
小さくなる。この理由を以下に述べる。
キシャルプレーナ型では基板表面から２つの異なる導伝
型の不純物を順次イオン注入およびアニーリングにより
拡散するようにしているため、先に拡散した不純物は後
に拡散する不純物の拡散工程中に受ける熱によりさらに
拡散が進行してしまい、図３に示すような傾斜型とよば
れる不純物分布となる。そのため、空乏層容量Ｃと印加
電圧Ｖとの関係が図４に示すようにＣ∝Ｖ -1/3となり、
Ｃ∝Ｖ-n（ｎ＝２〜３）となる超階段型の不純物分布に
比べ、電圧に対する空乏層容量の変化、すなわち容量変
化比が小さい。特に低電圧領域での容量変化比は著しく
小さくなる。この理由を以下に述べる。
【０００４】可変容量素子の空乏層容量というのは、接
合時に形成されるＰ層，Ｎ層にそれぞれ広がった空乏層
端をその距離とし、それぞれの空乏層端の位置にあるＰ
層，Ｎ層の断面を面積とした平行板コンデンサーの容量
と考えることができる。この平行板コンデンサーとは平
行板の断面積に比例し距離に反比例するものである。
今、断面積が傾斜型と超階段型とにおいて等しい場合、
容量の差はＰ層の空乏層端からＮ層の空乏層端までの距
離（以下空乏層の広がりとする）の違いにより発生す
る。そしてこの空乏層の広がりというのは印加電圧によ
り制御される。これは傾斜型の場合では空乏層の広がり
は印加電圧のＶ1/3 に比例し、超階段型ではＶn （ｎ＝
２〜３）に比例する。従って同じ印加電圧の変化に対し
て超階段型のものは傾斜型のものより空乏層の広がりが
大きく変化するため、より容量が変化することとなる。
合時に形成されるＰ層，Ｎ層にそれぞれ広がった空乏層
端をその距離とし、それぞれの空乏層端の位置にあるＰ
層，Ｎ層の断面を面積とした平行板コンデンサーの容量
と考えることができる。この平行板コンデンサーとは平
行板の断面積に比例し距離に反比例するものである。
今、断面積が傾斜型と超階段型とにおいて等しい場合、
容量の差はＰ層の空乏層端からＮ層の空乏層端までの距
離（以下空乏層の広がりとする）の違いにより発生す
る。そしてこの空乏層の広がりというのは印加電圧によ
り制御される。これは傾斜型の場合では空乏層の広がり
は印加電圧のＶ1/3 に比例し、超階段型ではＶn （ｎ＝
２〜３）に比例する。従って同じ印加電圧の変化に対し
て超階段型のものは傾斜型のものより空乏層の広がりが
大きく変化するため、より容量が変化することとなる。
【０００５】そして、ＶＣＯとしては発振周波数を印加
電圧により変化するバリキャップダイオードの容量変化
により制御しているため、発振周波数を変化させようと
すると、エピタキシャルプレーナ型のバリキャップダイ
オードでは電圧を大きく変化させねばならず、これが消
費電力の増大を招いてしまう。
電圧により変化するバリキャップダイオードの容量変化
により制御しているため、発振周波数を変化させようと
すると、エピタキシャルプレーナ型のバリキャップダイ
オードでは電圧を大きく変化させねばならず、これが消
費電力の増大を招いてしまう。
【０００６】従って本発明は上記問題点に鑑み、容量変
化比が大きくとれる可変容量素子を提供するものであ
る。
化比が大きくとれる可変容量素子を提供するものであ
る。
【０００７】
【課題を解決するための手段】すなわち上記課題を解決
するためになされた本発明による半導体装置は、第一導
伝型の第一半導体基板に表面から深さ方向に対し急激に
減少する不純物分布を形成する工程と、該不純物分布が
形成された側の基板表面を接合面とした前記第一半導体
基板と前記第二半導体基板とを貼り合わせ接合する工程
とを有することを特徴とする。
するためになされた本発明による半導体装置は、第一導
伝型の第一半導体基板に表面から深さ方向に対し急激に
減少する不純物分布を形成する工程と、該不純物分布が
形成された側の基板表面を接合面とした前記第一半導体
基板と前記第二半導体基板とを貼り合わせ接合する工程
とを有することを特徴とする。
【０００８】
【作用】本発明によると、第一半導体基板と第二半導体
基板を直接貼り合わせるようにしているため、あらかじ
め第一半導体基板に形成された第一導伝型の不純物分布
と、第二半導体基板に形成された第二導伝型の不純物分
布とがほとんど変形せず第一半導体基板と第二半導体基
板との接合位置から超階段型となる不純物分布を有する
可変容量素子が得られる。
基板を直接貼り合わせるようにしているため、あらかじ
め第一半導体基板に形成された第一導伝型の不純物分布
と、第二半導体基板に形成された第二導伝型の不純物分
布とがほとんど変形せず第一半導体基板と第二半導体基
板との接合位置から超階段型となる不純物分布を有する
可変容量素子が得られる。
【０００９】
【実施例】以下、本発明の一実施例である半導体装置の
製造工程を図１により説明する。まず、図１（ａ）に示
すように１×１０17cm-3以下の不純物濃度を有するＰ型
半導体基板１の鏡面側表面に熱酸化によりシリコン酸化
膜５０を形成する。
製造工程を図１により説明する。まず、図１（ａ）に示
すように１×１０17cm-3以下の不純物濃度を有するＰ型
半導体基板１の鏡面側表面に熱酸化によりシリコン酸化
膜５０を形成する。
【００１０】次に図１（ｂ）に示すようにホウ素のイオ
ン注入及び窒素雰囲気で熱処理を実施してＰ型拡散層１
０を形成する。このとき、基板鏡面側表面から不純物濃
度分布が急激に減少するように不純物濃度分布を形成す
るために、まず高エネルギーでホウ素をイオン注入し、
高温で熱処理することで深い低濃度の拡散層を形成し、
さらに低エネルギーイオン注入および低温熱処理により
浅い高濃度層を形成し両者の組合わせにより所望の濃度
分布を得る。その後、酸化膜５０をエッチングにより除
去する。
ン注入及び窒素雰囲気で熱処理を実施してＰ型拡散層１
０を形成する。このとき、基板鏡面側表面から不純物濃
度分布が急激に減少するように不純物濃度分布を形成す
るために、まず高エネルギーでホウ素をイオン注入し、
高温で熱処理することで深い低濃度の拡散層を形成し、
さらに低エネルギーイオン注入および低温熱処理により
浅い高濃度層を形成し両者の組合わせにより所望の濃度
分布を得る。その後、酸化膜５０をエッチングにより除
去する。
【００１１】次に図１（ｃ）の様に、前記Ｐ型半導体基
板１と同じ面方位で１×１０18cm-3以上の不純物濃度を
有する高濃度Ｎ型半導体基板２０を用意する。この場合
のＮ型不純物としては拡散定数の小さい砒素がよい。そ
してこのＮ型半導体基板２０の鏡面側表面と前記Ｐ型半
導体基板１のホウ素高濃度拡散側とを貼り合わせにより
接合する。このときの接合温度は、超階段型不純物分布
の維持と基板接合とを考慮して９００℃以下の低温で熱
処理を行って接合することが望まれる。
板１と同じ面方位で１×１０18cm-3以上の不純物濃度を
有する高濃度Ｎ型半導体基板２０を用意する。この場合
のＮ型不純物としては拡散定数の小さい砒素がよい。そ
してこのＮ型半導体基板２０の鏡面側表面と前記Ｐ型半
導体基板１のホウ素高濃度拡散側とを貼り合わせにより
接合する。このときの接合温度は、超階段型不純物分布
の維持と基板接合とを考慮して９００℃以下の低温で熱
処理を行って接合することが望まれる。
【００１２】そして、前記Ｐ型半導体基板１の鏡面側で
ない面から研削・研磨を行ないこのＰ型半導体基板１の
厚さを０．１〜１０μｍに薄くし表面を鏡面化する。そ
して、さらに図１（ｄ）に示す様に、前記Ｐ型半導体基
板１の研磨面側にシリコン酸化膜を形成しホウ素のイオ
ン注入及び窒素雰囲気で熱処理を行ってＰ+ 型拡散層１
５を形成する。
ない面から研削・研磨を行ないこのＰ型半導体基板１の
厚さを０．１〜１０μｍに薄くし表面を鏡面化する。そ
して、さらに図１（ｄ）に示す様に、前記Ｐ型半導体基
板１の研磨面側にシリコン酸化膜を形成しホウ素のイオ
ン注入及び窒素雰囲気で熱処理を行ってＰ+ 型拡散層１
５を形成する。
【００１３】以上のように、本実施例によると貼り合わ
せ接合により超階段型ＰＮ接合を実現しているため、図
４に示すようにＣ∝Ｖ-n（ｎ＝２〜３）に比例するよう
なＣ−Ｖ特性が得られ、電圧の変化に対して容量の変化
が従来のエピタキシャルプレーナ型の接合のものよりも
大きくとれる。とくに低電圧領域においてはそれが著し
くなり、少ない電圧変化で容量変化が得られるためＶＣ
Ｏの消費電力を低減することができる。
せ接合により超階段型ＰＮ接合を実現しているため、図
４に示すようにＣ∝Ｖ-n（ｎ＝２〜３）に比例するよう
なＣ−Ｖ特性が得られ、電圧の変化に対して容量の変化
が従来のエピタキシャルプレーナ型の接合のものよりも
大きくとれる。とくに低電圧領域においてはそれが著し
くなり、少ない電圧変化で容量変化が得られるためＶＣ
Ｏの消費電力を低減することができる。
【００１４】また、超階段型を形成する際に、基板鏡面
側表面からの深さｘに対してｘ-3/2で減少させるように
すれば、接合容量Ｃと印加電圧ＶとがＣ∝Ｖ-2となる。
これを以下に示す式を用いて説明する。
側表面からの深さｘに対してｘ-3/2で減少させるように
すれば、接合容量Ｃと印加電圧ＶとがＣ∝Ｖ-2となる。
これを以下に示す式を用いて説明する。
【００１５】図１０に示すように超階段型不純物分布を
ａｘm 曲線（ａは定数、接合位置をｘ＝０とする）とし
た場合、ポアソンの方程式は
ａｘm 曲線（ａは定数、接合位置をｘ＝０とする）とし
た場合、ポアソンの方程式は
【００１６】
【数１】 となる。この式を解きＶを求める。次に所定の境界条件
によりＰ層側に広がった空乏層端を求め、さらにこの空
乏層端より接合付近に発生する電荷Ｑを求め、この電荷
Ｑを印加電圧Ｖにより微分することで空乏層容量Ｃが求
められる。このときＣは、
によりＰ層側に広がった空乏層端を求め、さらにこの空
乏層端より接合付近に発生する電荷Ｑを求め、この電荷
Ｑを印加電圧Ｖにより微分することで空乏層容量Ｃが求
められる。このときＣは、
【００１７】
【数２】 となる。ここでＫは定数（ａも含まれる），ＶD はＰＮ
接合を形成した段階で発生する拡散電位である。従って
この式よりＣ∝Ｖ-2とするためには数２式の乗数が−２
となればよい。すなわち、
接合を形成した段階で発生する拡散電位である。従って
この式よりＣ∝Ｖ-2とするためには数２式の乗数が−２
となればよい。すなわち、
【００１８】
【数３】−１／（ｍ＋２）＝−２ という等式が成り立つ。よってこの式よりｍ＝−３／２
が得られ超階段型不純物分布を示すａｘm 曲線のｍを−
３／２としａｘ-3/2とすればＣ∝Ｖ-2が得られることと
なる。
が得られ超階段型不純物分布を示すａｘm 曲線のｍを−
３／２としａｘ-3/2とすればＣ∝Ｖ-2が得られることと
なる。
【００１９】次に接合容量Ｃと印加電圧ＶとがＣ∝Ｖ-2
となった場合の効果を以下に示す。ＶＣＯの発振周波数
ｆは、ｆ＝１／２π（ＬＣ）1/2 とｆ∝Ｃ-1/2であるた
め、Ｃ∝Ｖ-2であれば発振周波数ｆと印加電圧Ｖとの関
係はｆ∝Ｖとなる。これにより広範囲にわたって発振周
波数ｆを電圧でリニア制御できるようになる。これによ
りＶＣＯにおいては、従来容量Ｃと電圧Ｖとの関係がＣ
∝Ｖ-1/3となっており発振周波数ｆを電圧でリニア制御
できなかったため、電圧対周波数の関係を補正する電源
制御回路が必要であったが、Ｃ∝Ｖ-2となるようにする
ことにより前述のような理由から電源制御回路が必要な
くなる。よって、従来は図５のようにＶＣＯユニットと
しては電源制御回路３０が回路構成に含まれていたが、
本実施例によると、図６に示すようにバリキャップダイ
オード３１，コンデンサ３２，コイル３３からなる共振
回路部と可変電圧３４だけによりＶＣＯユニットが構成
されるようになる。
となった場合の効果を以下に示す。ＶＣＯの発振周波数
ｆは、ｆ＝１／２π（ＬＣ）1/2 とｆ∝Ｃ-1/2であるた
め、Ｃ∝Ｖ-2であれば発振周波数ｆと印加電圧Ｖとの関
係はｆ∝Ｖとなる。これにより広範囲にわたって発振周
波数ｆを電圧でリニア制御できるようになる。これによ
りＶＣＯにおいては、従来容量Ｃと電圧Ｖとの関係がＣ
∝Ｖ-1/3となっており発振周波数ｆを電圧でリニア制御
できなかったため、電圧対周波数の関係を補正する電源
制御回路が必要であったが、Ｃ∝Ｖ-2となるようにする
ことにより前述のような理由から電源制御回路が必要な
くなる。よって、従来は図５のようにＶＣＯユニットと
しては電源制御回路３０が回路構成に含まれていたが、
本実施例によると、図６に示すようにバリキャップダイ
オード３１，コンデンサ３２，コイル３３からなる共振
回路部と可変電圧３４だけによりＶＣＯユニットが構成
されるようになる。
【００２０】なお、超階段型となる濃度分布を得るの
に、熱酸化膜の厚さを少なくとも２回以上変えてイオン
注入を行なって拡散層を形成することもできる。これ
は、まず薄い熱酸化膜を基板表面に形成しホウ素のイオ
ン注入を行うことで深い低濃度拡散層を形成し、次に厚
い熱酸化膜を基板表面に形成しホウ素のイオン注入を行
うことで浅い高濃度拡散層を形成する。このように熱酸
化膜の厚さを変えて拡散層を形成するようにすること
で、所望の濃度分布を得ることができる。このとき、イ
オン注入エネルギーを変化させるようにすればより容易
に超階段型となる濃度分布を得ることができる。
に、熱酸化膜の厚さを少なくとも２回以上変えてイオン
注入を行なって拡散層を形成することもできる。これ
は、まず薄い熱酸化膜を基板表面に形成しホウ素のイオ
ン注入を行うことで深い低濃度拡散層を形成し、次に厚
い熱酸化膜を基板表面に形成しホウ素のイオン注入を行
うことで浅い高濃度拡散層を形成する。このように熱酸
化膜の厚さを変えて拡散層を形成するようにすること
で、所望の濃度分布を得ることができる。このとき、イ
オン注入エネルギーを変化させるようにすればより容易
に超階段型となる濃度分布を得ることができる。
【００２１】また、上記実施例では接合面からの超階段
型となる濃度分布を形成する半導体基板には、低濃度半
導体基板を用いたが高濃度半導体基板を用いてもよい。
その一例を以下に示す。
型となる濃度分布を形成する半導体基板には、低濃度半
導体基板を用いたが高濃度半導体基板を用いてもよい。
その一例を以下に示す。
【００２２】高濃度Ｎ型半導体基板に０．１〜１０μｍ
のＮ型低濃度（＜１×１０17cm-3）エピタキシャル層を
形成し、熱酸化によるシリコン酸化膜形成後、リンある
いはヒ素の上記実施例に示すようなイオン注入および窒
素雰囲気での熱処理を行い、Ｎ型の急峻な濃度分布を形
成する。そしてこのＮ型半導体基板とＰ型半導体基板と
を貼り合わせ接合することによって超階段型ＰＮ接合を
得ることができる。
のＮ型低濃度（＜１×１０17cm-3）エピタキシャル層を
形成し、熱酸化によるシリコン酸化膜形成後、リンある
いはヒ素の上記実施例に示すようなイオン注入および窒
素雰囲気での熱処理を行い、Ｎ型の急峻な濃度分布を形
成する。そしてこのＮ型半導体基板とＰ型半導体基板と
を貼り合わせ接合することによって超階段型ＰＮ接合を
得ることができる。
【００２３】このように高濃度半導体基板を用いれば抵
抗率が低いため、高周波に対する性能も向上し、さらに
はその製造工程においても半導体基板を薄く研磨する必
要がなくなる。
抗率が低いため、高周波に対する性能も向上し、さらに
はその製造工程においても半導体基板を薄く研磨する必
要がなくなる。
【００２４】また、上記のＰ型拡散層１０を形成したＰ
型半導体基板と同様な不純物分布をもつＮ型半導体基板
を用い両者を貼り合わせ接合することにより、片側だけ
の超階段型接合に比べより容量変化比の大きくとれる可
変容量素子が得られる。これは上述のように可変容量素
子の空乏層容量は印加電圧の変化による空乏層幅の広が
りにより変化するものであり、Ｐ層，Ｎ層のどちらか一
方が超階段型の不純物分布よりもＰ層，Ｎ層の両方が超
階段型の不純物分布の方が印加電圧の変化に対して空乏
層の広がりの変化が大きいためである。この場合、深い
拡散には拡散定数の大きいリンを用い、浅く急激に減少
する拡散には拡散定数の小さい砒素を用いるようにす
る。このようにするとリンの拡散定数が大きいため、超
階段型分布を形成する工程時間の短縮になり、また貼り
合わせ接合後にも砒素の拡散定数が小さいため不純物分
布が所望の貼り合わせ接合前の超階段型分布からあまり
離れることはない。これは高濃度半導体基板に超階段型
接合となる不純物分布を形成する場合についても同様で
あり、図９に示すようにＰおよびＮ型半導体基板の両方
に接合面からの深さ方向Ｘに対してｘ-3/2で減少する濃
度分布を形成するようにしてもよい。
型半導体基板と同様な不純物分布をもつＮ型半導体基板
を用い両者を貼り合わせ接合することにより、片側だけ
の超階段型接合に比べより容量変化比の大きくとれる可
変容量素子が得られる。これは上述のように可変容量素
子の空乏層容量は印加電圧の変化による空乏層幅の広が
りにより変化するものであり、Ｐ層，Ｎ層のどちらか一
方が超階段型の不純物分布よりもＰ層，Ｎ層の両方が超
階段型の不純物分布の方が印加電圧の変化に対して空乏
層の広がりの変化が大きいためである。この場合、深い
拡散には拡散定数の大きいリンを用い、浅く急激に減少
する拡散には拡散定数の小さい砒素を用いるようにす
る。このようにするとリンの拡散定数が大きいため、超
階段型分布を形成する工程時間の短縮になり、また貼り
合わせ接合後にも砒素の拡散定数が小さいため不純物分
布が所望の貼り合わせ接合前の超階段型分布からあまり
離れることはない。これは高濃度半導体基板に超階段型
接合となる不純物分布を形成する場合についても同様で
あり、図９に示すようにＰおよびＮ型半導体基板の両方
に接合面からの深さ方向Ｘに対してｘ-3/2で減少する濃
度分布を形成するようにしてもよい。
【００２５】さらに、半導体集積回路として他の回路素
子と同一チップ上に複合化する方法を以下に示す。まず
上記実施例のごとく図７（ａ）に示すように、低濃度Ｐ
型半導体基板に基板鏡面側表面の深さ方向ｘに対して例
えばｘ-3/2で減少するような超階段型となるようにＰ型
拡散層１０を形成した基板１を用意し、次に図７（ｂ）
に示すように低濃度Ｎ型半導体基板にＮ+ 型拡散領域２
１およびＰ+ 型拡散領域２５を設けた基板２４を用意
し、図７（ｃ）に示すようにこれら２つの基板を貼り合
わせ接合する。そして図７（ｄ）に示すように貼り合わ
された基板２の表面を研削・研磨して先に拡散したＮ+
型拡散領域２１およびＰ+ 型拡散領域２５に重なるよう
にＮ型拡散領域２２およびＰ+ 型拡散領域２６を設け、
さらにＮ型拡散領域にＮ + 型拡散領域２３を設け、この
Ｎ+ 型拡散領域２３をカソードＫ，Ｐ+ 型拡散領域２６
をアノードＡとする。そして例えば図８に示すように超
階段接合バリキャップダイオード部と絶縁膜により分離
されたＣ−ＭＯＳ回路を作製すれば他の回路素子との複
合化が同一チップ上で実現できる。
子と同一チップ上に複合化する方法を以下に示す。まず
上記実施例のごとく図７（ａ）に示すように、低濃度Ｐ
型半導体基板に基板鏡面側表面の深さ方向ｘに対して例
えばｘ-3/2で減少するような超階段型となるようにＰ型
拡散層１０を形成した基板１を用意し、次に図７（ｂ）
に示すように低濃度Ｎ型半導体基板にＮ+ 型拡散領域２
１およびＰ+ 型拡散領域２５を設けた基板２４を用意
し、図７（ｃ）に示すようにこれら２つの基板を貼り合
わせ接合する。そして図７（ｄ）に示すように貼り合わ
された基板２の表面を研削・研磨して先に拡散したＮ+
型拡散領域２１およびＰ+ 型拡散領域２５に重なるよう
にＮ型拡散領域２２およびＰ+ 型拡散領域２６を設け、
さらにＮ型拡散領域にＮ + 型拡散領域２３を設け、この
Ｎ+ 型拡散領域２３をカソードＫ，Ｐ+ 型拡散領域２６
をアノードＡとする。そして例えば図８に示すように超
階段接合バリキャップダイオード部と絶縁膜により分離
されたＣ−ＭＯＳ回路を作製すれば他の回路素子との複
合化が同一チップ上で実現できる。
【００２６】なお、一方にだけ超階段型となる不純物分
布を形成する場合の半導体基板の導伝型はＰ型、Ｎ型の
どちらでもよい。
布を形成する場合の半導体基板の導伝型はＰ型、Ｎ型の
どちらでもよい。
【００２７】
【発明の効果】上記のように本発明によると、第一半導
体基板と第二半導体基板との接合位置から超階段型とな
る不純物分布が得られるため、容量変化比が大きくとれ
る可変容量素子が得られる。
体基板と第二半導体基板との接合位置から超階段型とな
る不純物分布が得られるため、容量変化比が大きくとれ
る可変容量素子が得られる。
【図１】一実施例の貼り合わせによる超階段型ＰＮ接合
形成工程を表す図である。
形成工程を表す図である。
【図２】超階段型ＰＮ接合の不純物濃度プロファイルで
ある。
ある。
【図３】エピタキシャルプレーナ型ＰＮ接合の不純物濃
度プロファイルである。
度プロファイルである。
【図４】超階段型ＰＮ接合およびエピタキシャルプレー
ナ型ＰＮ接合のＣ−Ｖ特性である。
ナ型ＰＮ接合のＣ−Ｖ特性である。
【図５】従来の電源制御回路を用いたＶＣＯユニットで
ある。
ある。
【図６】本発案の半導体装置をバリキャップダイオード
に適用し電源制御回路を省いたＶＣＯユニットである。
に適用し電源制御回路を省いたＶＣＯユニットである。
【図７】本発明の一実施例を適用し、集積化を施した貼
り合わせによる超階段型ＰＮ接合形成工程を表す図であ
る。
り合わせによる超階段型ＰＮ接合形成工程を表す図であ
る。
【図８】バリキャップダイオードとＣ−ＭＯＳ回路とが
集積化された図である。
集積化された図である。
【図９】別例の超階段型ＰＮ接合の不純物濃度プロファ
イルである。
イルである。
【図１０】超階段型ＰＮ接合の不純物濃度プロファイル
である。
である。
１ 低濃度Ｐ型半導体基板 １０ Ｐ型拡散層 １５ Ｐ+ 型拡散層 ２０ 高濃度Ｎ型半導体基板
Claims (1)
- 【請求項１】 第一導伝型の第一半導体基板に表面から
深さ方向に対し急激に減少する不純物分布を形成する工
程と、 該不純物分布が形成された側の基板表面を接合面とした
前記第一半導体基板と第二導伝型の第二半導体基板とを
貼り合わせ接合する工程と、 を有することを特徴とし
た可変容量素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178893A JPH06275853A (ja) | 1993-03-22 | 1993-03-22 | 可変容量素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178893A JPH06275853A (ja) | 1993-03-22 | 1993-03-22 | 可変容量素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275853A true JPH06275853A (ja) | 1994-09-30 |
Family
ID=13181193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6178893A Withdrawn JPH06275853A (ja) | 1993-03-22 | 1993-03-22 | 可変容量素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009111112A (ja) * | 2007-10-30 | 2009-05-21 | Seiko Npc Corp | 可変容量ダイオード |
-
1993
- 1993-03-22 JP JP6178893A patent/JPH06275853A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009111112A (ja) * | 2007-10-30 | 2009-05-21 | Seiko Npc Corp | 可変容量ダイオード |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |