JP2003008032A - 可変容量ダイオード及びその製造方法 - Google Patents
可変容量ダイオード及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ディスクリートの可変ダイオードにおいて、
電圧容量変化率を大きくして低電圧で駆動できるように
し、ｐｎ接合間の抵抗を低減して高周波特性を改善する
ことである。 【解決手段】 ｎ型エピタキシャル層２の全面にｎ+拡
散層３０を形成し、ｎ+拡散層３０の表面にｎ+拡散層３
０に囲まれるようにｐ+拡散層４０を形成する。本発明
の可変容量ダイオードでは、容量が変化しにくく高抵抗
であるｐ+拡散層４０とｎ型エピタキシャル層２０との
接合が形成されないので、ｐｎ接合の容量変化率が向上
して低電圧で駆動されるようになり、ｐｎ接合の容量変
化が高周波の電圧に追従できるようになる。この結果、
可変容量ダイオードを携帯電話等のＶＣＯ（電圧制御発
信器）やチューナ回路に使用できるようになる。
電圧容量変化率を大きくして低電圧で駆動できるように
し、ｐｎ接合間の抵抗を低減して高周波特性を改善する
ことである。 【解決手段】 ｎ型エピタキシャル層２の全面にｎ+拡
散層３０を形成し、ｎ+拡散層３０の表面にｎ+拡散層３
０に囲まれるようにｐ+拡散層４０を形成する。本発明
の可変容量ダイオードでは、容量が変化しにくく高抵抗
であるｐ+拡散層４０とｎ型エピタキシャル層２０との
接合が形成されないので、ｐｎ接合の容量変化率が向上
して低電圧で駆動されるようになり、ｐｎ接合の容量変
化が高周波の電圧に追従できるようになる。この結果、
可変容量ダイオードを携帯電話等のＶＣＯ（電圧制御発
信器）やチューナ回路に使用できるようになる。
Description
【０００１】
【発明の属する技術分野】本発明は、可変容量ダイオー
ド、特に、高周波回路に用いられるディスクリートの可
変容量ダイオードに関する。
ド、特に、高周波回路に用いられるディスクリートの可
変容量ダイオードに関する。
【０００２】
【従来の技術】可変容量ダイオードは、逆バイアス電圧
を印加したときのｐｎ接合の空乏層がコンデンサとして
働くことを利用するダイオードである。可変容量ダイオ
ードのｐｎ接合の容量は、逆バイアスの大きさを変更す
ることにより調節される。このような空乏層の容量の変
化を利用して、可変容量ダイオードを同調・周波数逓倍
・周波数変換・自動周波数制御などに利用している。
を印加したときのｐｎ接合の空乏層がコンデンサとして
働くことを利用するダイオードである。可変容量ダイオ
ードのｐｎ接合の容量は、逆バイアスの大きさを変更す
ることにより調節される。このような空乏層の容量の変
化を利用して、可変容量ダイオードを同調・周波数逓倍
・周波数変換・自動周波数制御などに利用している。
【０００３】図９は、ディスクリートの可変容量ダイオ
ードの断面斜視図である。この可変容量ダイオードは、
ｎ型半導体基板１と、ｎ型半導体基板１上に形成された
ｎ型エピタキシャル層２と、ｎ型エピタキシャル層２に
ｎ型不純物が高濃度に拡散されて形成されたｎ+拡散層
３と、ｎ+拡散層３の表面にｎ+拡散層３よりも広く形成
されたｐ+拡散層４と、ｎ型エピタキシャル層２中のｎ+
拡散層３及びｐ+拡散層４の両側に形成されたチャンネ
ルストッパ層５とを備えている。また、図示しないが、
ｐ+拡散層４の表面に電気的に接続されるように形成さ
れたアノード電極と、ｎ型半導体基板１の下面に形成さ
れたカソード電極とを備えている。
ードの断面斜視図である。この可変容量ダイオードは、
ｎ型半導体基板１と、ｎ型半導体基板１上に形成された
ｎ型エピタキシャル層２と、ｎ型エピタキシャル層２に
ｎ型不純物が高濃度に拡散されて形成されたｎ+拡散層
３と、ｎ+拡散層３の表面にｎ+拡散層３よりも広く形成
されたｐ+拡散層４と、ｎ型エピタキシャル層２中のｎ+
拡散層３及びｐ+拡散層４の両側に形成されたチャンネ
ルストッパ層５とを備えている。また、図示しないが、
ｐ+拡散層４の表面に電気的に接続されるように形成さ
れたアノード電極と、ｎ型半導体基板１の下面に形成さ
れたカソード電極とを備えている。
【０００４】このようにｐ+拡散層４をｎ+拡散層３より
も広く形成して、低抵抗のｐ+ｎ+の接合と並列に、ｐ+
拡散層４とｎ型エピタキシャル層３による高抵抗の接合
を形成することにより、ｎ型エピタキシャル層２に空乏
層が大きく広がる。これにより、ｐ+拡散層４周辺に電
界が集中して耐圧劣化するのを防止し、可変容量ダイオ
ードの耐圧を向上させている。
も広く形成して、低抵抗のｐ+ｎ+の接合と並列に、ｐ+
拡散層４とｎ型エピタキシャル層３による高抵抗の接合
を形成することにより、ｎ型エピタキシャル層２に空乏
層が大きく広がる。これにより、ｐ+拡散層４周辺に電
界が集中して耐圧劣化するのを防止し、可変容量ダイオ
ードの耐圧を向上させている。
【０００５】
【発明が解決しようとする課題】しかし、ｐ+拡散層４
をｎ+拡散層３よりも大きく形成するため、ｐｎ接合間
の容量Ｃは、ｐ+拡散層４とｎ+拡散層３との接合による
容量Ｃ１と、ｐ+拡散層４とｎ型エピタキシャル層２と
の接合による容量Ｃ２との和になる。図１０のＣＶ特性
に示すように、容量Ｃ２は逆バイアスの印加時にもほと
んど減少しないので、電圧Ｖの変化に対する容量Ｃの変
化の比である電圧容量変化率（ＣＶ特性の傾き）の低減
を妨げる原因となっている。
をｎ+拡散層３よりも大きく形成するため、ｐｎ接合間
の容量Ｃは、ｐ+拡散層４とｎ+拡散層３との接合による
容量Ｃ１と、ｐ+拡散層４とｎ型エピタキシャル層２と
の接合による容量Ｃ２との和になる。図１０のＣＶ特性
に示すように、容量Ｃ２は逆バイアスの印加時にもほと
んど減少しないので、電圧Ｖの変化に対する容量Ｃの変
化の比である電圧容量変化率（ＣＶ特性の傾き）の低減
を妨げる原因となっている。
【０００６】電圧容量変化率が小さい場合、ｐｎ接合間
の容量Ｃを変化させるために電圧Ｖの変化を大きくする
必要があり、可変容量ダイオードを低電圧で駆動するこ
とができない。この場合、低電圧での駆動が要求される
携帯電話等のＶＣＯ（電圧制御発信器）やチューナ回路
に可変容量ダイオードを用いることが困難になる。
の容量Ｃを変化させるために電圧Ｖの変化を大きくする
必要があり、可変容量ダイオードを低電圧で駆動するこ
とができない。この場合、低電圧での駆動が要求される
携帯電話等のＶＣＯ（電圧制御発信器）やチューナ回路
に可変容量ダイオードを用いることが困難になる。
【０００７】また、ｎ+拡散層３の上にこれよりも広い
ｐ+拡散層４を形成するため、これらの層３，４のアラ
イメントのためにｐ+拡散層４をｎ+拡散層３よりも一定
の長さだけ大きく形成する必要がある。従って、容量Ｃ
２を小さくして電圧容量変化率を大きくしようとする
と、ｎ+拡散層３とｐ+拡散層４との接触面積Ｓ１に対す
るｐ+拡散層４とｎ型エピタキシャル層２との接触面積
Ｓ２の割合Ｓ２／Ｓ１が大きくなる。即ち、高抵抗の接
合面積Ｓ２の割合が大きくなり、ｐｎ接合間の抵抗値が
大きくなってしまう。ｐｎ接合間の抵抗値が大きくなる
と、高周波の電圧に追従しにくくなり、結局、携帯電話
等のＶＣＯ（電圧制御発信器）やチューナ回路に用いる
ことが困難となる。
ｐ+拡散層４を形成するため、これらの層３，４のアラ
イメントのためにｐ+拡散層４をｎ+拡散層３よりも一定
の長さだけ大きく形成する必要がある。従って、容量Ｃ
２を小さくして電圧容量変化率を大きくしようとする
と、ｎ+拡散層３とｐ+拡散層４との接触面積Ｓ１に対す
るｐ+拡散層４とｎ型エピタキシャル層２との接触面積
Ｓ２の割合Ｓ２／Ｓ１が大きくなる。即ち、高抵抗の接
合面積Ｓ２の割合が大きくなり、ｐｎ接合間の抵抗値が
大きくなってしまう。ｐｎ接合間の抵抗値が大きくなる
と、高周波の電圧に追従しにくくなり、結局、携帯電話
等のＶＣＯ（電圧制御発信器）やチューナ回路に用いる
ことが困難となる。
【０００８】また、従来のように高濃度のｐ+拡散層４
と低濃度のｎ型エピタキシャル層２との接合がある場合
は、ｐ+拡散層４からｐ型不純物が低濃度のｎ型エピタ
キシャル層２に拡散して、ｎ型エピタキシャル層２の一
部がｐ型に変わるおそれがある。これを防止するため
に、ｎ型エピタキシャル層２中に、ｎ型不純物が高濃度
に拡散されたチャンネルストッパ層５を形成する必要が
あり、チップサイズの低減が妨げられている。
と低濃度のｎ型エピタキシャル層２との接合がある場合
は、ｐ+拡散層４からｐ型不純物が低濃度のｎ型エピタ
キシャル層２に拡散して、ｎ型エピタキシャル層２の一
部がｐ型に変わるおそれがある。これを防止するため
に、ｎ型エピタキシャル層２中に、ｎ型不純物が高濃度
に拡散されたチャンネルストッパ層５を形成する必要が
あり、チップサイズの低減が妨げられている。
【０００９】また、ｎ+拡散層３とｐ+拡散層４を形成す
るためにそれぞれマスキング工程が必要であり、レジス
トパターンの露光のためのマスクもそれぞれ必要であ
り、コストダウンの妨げとなっている。また、２回のマ
スキング工程において形成される拡散層の面積のばらつ
きが足し合わされるので、ｐｎ接合間の容量のばらつき
を低減できない原因となっている。
るためにそれぞれマスキング工程が必要であり、レジス
トパターンの露光のためのマスクもそれぞれ必要であ
り、コストダウンの妨げとなっている。また、２回のマ
スキング工程において形成される拡散層の面積のばらつ
きが足し合わされるので、ｐｎ接合間の容量のばらつき
を低減できない原因となっている。
【００１０】本発明の目的は、ディスクリートの可変ダ
イオードにおいて、電圧容量変化率を大きくして低電圧
で駆動できるようにし、ｐｎ接合間の抵抗を低減して高
周波特性を改善することである。
イオードにおいて、電圧容量変化率を大きくして低電圧
で駆動できるようにし、ｐｎ接合間の抵抗を低減して高
周波特性を改善することである。
【００１１】また本発明の別の目的は、ディスクリート
の可変容量ダイオードにおいて、チップサイズを小さく
することにある。また本発明の別の目的は、ディスクリ
ートの可変容量ダイオードにおいて、コストダウンを図
ることである。
の可変容量ダイオードにおいて、チップサイズを小さく
することにある。また本発明の別の目的は、ディスクリ
ートの可変容量ダイオードにおいて、コストダウンを図
ることである。
【００１２】また本発明の別の目的は、ディスクリート
の可変容量ダイオードにおいて、容量のばらつきを低減
することである。また本発明の別の目的は、ディスクリ
ートの可変容量ダイオードにおいて、容量変化比を大き
くすることである。
の可変容量ダイオードにおいて、容量のばらつきを低減
することである。また本発明の別の目的は、ディスクリ
ートの可変容量ダイオードにおいて、容量変化比を大き
くすることである。
【００１３】
【課題を解決するための手段】第１発明に係る可変容量
ダイオードは、第１導電型半導体基板上に形成される可
変容量ダイオードであって、第１導電型不純物拡散層と
第２導電型不純物拡散領域と第１電極と第２電極とを備
えている。第１導電型不純物拡散層は、第１導電型半導
体基板の表面にｐ型又はｎ型の不純物が高濃度に拡散さ
れて形成されている。即ち、第１導電型不純物拡散層
は、ｐ+拡散層又はｎ+拡散層である。第２導電型不純物
拡散層は、第１導電型とは反対の導電性を有する不純物
が高濃度に拡散されて形成され、ｎ+拡散層又はｐ+拡散
層である。即ち、第１導電型不純物拡散層及び第２導電
型不純物拡散領域によりｐｎ接合が形成されている。ま
た、第２導電型不純物拡散層は、第１導電型不純物拡散
層の表面に、第１導電型不純物拡散層に囲まれて形成さ
れている。第１電極は第２導電型不純物拡散領域の表面
上に形成されており、第２電極は第１導電型半導体基板
の下面に形成されている。第１電極及び第２電極は、ア
ノード電極又はカソード電極である。第１発明に係る可
変容量ダイオードでは、第１電極と第２電極間に印加す
る逆バイアスの大きさを変化させることにより、第１導
電型不純物拡散層と第２導電型不純物拡散領域との間の
容量が変化する。
ダイオードは、第１導電型半導体基板上に形成される可
変容量ダイオードであって、第１導電型不純物拡散層と
第２導電型不純物拡散領域と第１電極と第２電極とを備
えている。第１導電型不純物拡散層は、第１導電型半導
体基板の表面にｐ型又はｎ型の不純物が高濃度に拡散さ
れて形成されている。即ち、第１導電型不純物拡散層
は、ｐ+拡散層又はｎ+拡散層である。第２導電型不純物
拡散層は、第１導電型とは反対の導電性を有する不純物
が高濃度に拡散されて形成され、ｎ+拡散層又はｐ+拡散
層である。即ち、第１導電型不純物拡散層及び第２導電
型不純物拡散領域によりｐｎ接合が形成されている。ま
た、第２導電型不純物拡散層は、第１導電型不純物拡散
層の表面に、第１導電型不純物拡散層に囲まれて形成さ
れている。第１電極は第２導電型不純物拡散領域の表面
上に形成されており、第２電極は第１導電型半導体基板
の下面に形成されている。第１電極及び第２電極は、ア
ノード電極又はカソード電極である。第１発明に係る可
変容量ダイオードでは、第１電極と第２電極間に印加す
る逆バイアスの大きさを変化させることにより、第１導
電型不純物拡散層と第２導電型不純物拡散領域との間の
容量が変化する。
【００１４】第２発明に係る可変容量ダイオードの製造
方法は、第１導電型半導体基板上に可変容量ダイオード
を製造する方法であって、以下の段階を含んでいる。即
ち、第１導電型半導体基板の表面に第１導電型不純物拡
散層を形成する段階と、第１導電型不純物拡散層の表面
に第１導電型不純物拡散層に囲まれるように第２導電型
不純物拡散領域を形成する段階と、第２導電型不純物拡
散領域の表面上に第１電極を形成する段階と、第１導電
型半導体基板の裏面に第２電極を形成する段階とを含ん
でいる。
方法は、第１導電型半導体基板上に可変容量ダイオード
を製造する方法であって、以下の段階を含んでいる。即
ち、第１導電型半導体基板の表面に第１導電型不純物拡
散層を形成する段階と、第１導電型不純物拡散層の表面
に第１導電型不純物拡散層に囲まれるように第２導電型
不純物拡散領域を形成する段階と、第２導電型不純物拡
散領域の表面上に第１電極を形成する段階と、第１導電
型半導体基板の裏面に第２電極を形成する段階とを含ん
でいる。
【００１５】本発明では、第２導電型不純物拡散領域が
第１導電型不純物拡散層に囲まれるように形成されてい
るために、ｐｎ接合間の容量は、第１導電型不純物拡散
層と第２導電型不純物拡散領域との接合による容量Ｃ１
のみによって決まる。この場合、従来のように第２不純
物拡散領域と第１導電型半導体基板との接合による容量
Ｃ２がなく、電圧によりほとんど変化しない容量Ｃ２が
形成されないので、電圧容量変化率を大きくすることが
できる。これにより、可変容量ダイオードを低電圧で駆
動することができるようになる。また、第２不純物拡散
領域と第１導電型半導体基板との高抵抗の接合がないの
で、ｐｎ接合間の容量変化が高周波の電圧にも追従でき
るようになる。これにより、可変容量ダイオードを高周
波で駆動することができるようになる。この結果、本発
明によれば、可変容量ダイオードを、低電圧かつ高周波
電圧で駆動することができ、携帯電話等のＶＣＯ（電圧
制御発信器）やチューナ回路に使用することが可能にな
る。
第１導電型不純物拡散層に囲まれるように形成されてい
るために、ｐｎ接合間の容量は、第１導電型不純物拡散
層と第２導電型不純物拡散領域との接合による容量Ｃ１
のみによって決まる。この場合、従来のように第２不純
物拡散領域と第１導電型半導体基板との接合による容量
Ｃ２がなく、電圧によりほとんど変化しない容量Ｃ２が
形成されないので、電圧容量変化率を大きくすることが
できる。これにより、可変容量ダイオードを低電圧で駆
動することができるようになる。また、第２不純物拡散
領域と第１導電型半導体基板との高抵抗の接合がないの
で、ｐｎ接合間の容量変化が高周波の電圧にも追従でき
るようになる。これにより、可変容量ダイオードを高周
波で駆動することができるようになる。この結果、本発
明によれば、可変容量ダイオードを、低電圧かつ高周波
電圧で駆動することができ、携帯電話等のＶＣＯ（電圧
制御発信器）やチューナ回路に使用することが可能にな
る。
【００１６】なお、耐圧を高めるための、第２不純物拡
散領域と第１導電型半導体との高抵抗の接合を形成して
いないが、低電圧で駆動される携帯電話等のＶＣＯ（電
圧制御発信器）やチューナ回路等には十分に使用するこ
とができる。
散領域と第１導電型半導体との高抵抗の接合を形成して
いないが、低電圧で駆動される携帯電話等のＶＣＯ（電
圧制御発信器）やチューナ回路等には十分に使用するこ
とができる。
【００１７】本発明では、第１導電型不純物拡散層を第
１導電型半導体基板の全面に形成すればよいので、第１
導電型不純物拡散層を形成するためのマスキング工程を
削減できる。マスキング工程を削減することにより、ｐ
ｎ接合の接合面積のばらつきを小さくし、ｐｎ接合間の
容量のばらつきを小さくすることができる。
１導電型半導体基板の全面に形成すればよいので、第１
導電型不純物拡散層を形成するためのマスキング工程を
削減できる。マスキング工程を削減することにより、ｐ
ｎ接合の接合面積のばらつきを小さくし、ｐｎ接合間の
容量のばらつきを小さくすることができる。
【００１８】また、本発明によれば、高濃度の第２導電
型不純物拡散領域と低濃度の第１導電型半導体基板との
接合を形成しないので、チャンネルストッパ層を形成す
る必要がなく、チップサイズを小さくできる。
型不純物拡散領域と低濃度の第１導電型半導体基板との
接合を形成しないので、チャンネルストッパ層を形成す
る必要がなく、チップサイズを小さくできる。
【００１９】また、上述したように第１導電型不純物拡
散層を形成するためのマスキング工程が必要ないので、
製造工程を簡素化して生産性を向上させることができ
る。また、レジストパターンを露光するためのマスクを
削減することができ、コストダウンを図ることができ
る。
散層を形成するためのマスキング工程が必要ないので、
製造工程を簡素化して生産性を向上させることができ
る。また、レジストパターンを露光するためのマスクを
削減することができ、コストダウンを図ることができ
る。
【００２０】
【発明の実施の形態】〔構成〕図１は、本発明の一実施
形態例に係る可変容量ダイオードの断面斜視図である。
同図に示すように、この可変容量ダイオードは、ｎ型半
導体基板１０と、ｎ型半導体基板１０上に形成されたｎ
型エピタキシャル層２０と、ｎ型エピタキシャル層２０
上に形成されたｎ+拡散層３０と、ｎ+拡散層３０の表面
にｎ+拡散層３０に囲まれるように形成されたｐ+拡散層
４０とを備えている。また、図示していないが、ｐ+拡
散層４０に電気的に接続されるアノード電極と、ｎ型半
導体基板１０の下面に形成されるカソード電極とを備え
ている。この可変容量ダイオードでは、アノード電極及
びカソード電極に印加する逆バイアス電圧を変化させる
ことにより、ｐｎ接合間の容量を変化させる。
形態例に係る可変容量ダイオードの断面斜視図である。
同図に示すように、この可変容量ダイオードは、ｎ型半
導体基板１０と、ｎ型半導体基板１０上に形成されたｎ
型エピタキシャル層２０と、ｎ型エピタキシャル層２０
上に形成されたｎ+拡散層３０と、ｎ+拡散層３０の表面
にｎ+拡散層３０に囲まれるように形成されたｐ+拡散層
４０とを備えている。また、図示していないが、ｐ+拡
散層４０に電気的に接続されるアノード電極と、ｎ型半
導体基板１０の下面に形成されるカソード電極とを備え
ている。この可変容量ダイオードでは、アノード電極及
びカソード電極に印加する逆バイアス電圧を変化させる
ことにより、ｐｎ接合間の容量を変化させる。
【００２１】本実施形態では、ｐ+拡散層４０は、ｎ+拡
散層３０とのみｐｎ接合を形成し、ｎ型エピタキシャル
層２０との接合は形成されていない。この場合、従来の
ように、ｐ+拡散層４とｎ型エピタキシャル層２との接
合による容量Ｃ２（図９参照）が形成されない。このた
め、ｐｎ接合の容量Ｃはｐ+拡散層４０とｎ+拡散層３０
との接合による容量Ｃ１のみによって決定される。図２
は、従来及び本実施形態例に係る可変容量ダイオードの
ＣＶ特性を示す図である。本実施形態例では、電圧Ｖの
変化によってほとんど変化しない容量Ｃ２（図１０参
照）が形成されないので、図２に示すようにＣＶ特性の
傾きを従来より大きくすることができる。即ち、本実施
形態例に係る可変容量ダイオードによれば、電圧容量変
化率が大幅に改善される。
散層３０とのみｐｎ接合を形成し、ｎ型エピタキシャル
層２０との接合は形成されていない。この場合、従来の
ように、ｐ+拡散層４とｎ型エピタキシャル層２との接
合による容量Ｃ２（図９参照）が形成されない。このた
め、ｐｎ接合の容量Ｃはｐ+拡散層４０とｎ+拡散層３０
との接合による容量Ｃ１のみによって決定される。図２
は、従来及び本実施形態例に係る可変容量ダイオードの
ＣＶ特性を示す図である。本実施形態例では、電圧Ｖの
変化によってほとんど変化しない容量Ｃ２（図１０参
照）が形成されないので、図２に示すようにＣＶ特性の
傾きを従来より大きくすることができる。即ち、本実施
形態例に係る可変容量ダイオードによれば、電圧容量変
化率が大幅に改善される。
【００２２】図３は、従来及び本実施形態例に係るｐｎ
接合間の容量Ｃ及び抵抗値Ｒとの関係を示す図である。
従来の可変容量ダイオードは、ｐ+拡散層４をｎ+拡散層
３よりも広く形成するための一定のアライメントマージ
ンが必要であり、ｐｎ接合間の容量Ｃを小さくするため
にｎ+拡散層３及びｐ+拡散層４を共に小さくすると、ｎ
+拡散層３とｐ+拡散層４との接合面積Ｓ１に対して、ｐ
+拡散層４とｎ型エピタキシャル層２との高抵抗の接合
の接合面積Ｓ２の割合Ｓ２／Ｓ１が大きくなる。即ち、
高抵抗の接合面積Ｓ２の割合が大きくなるため、図３に
示すように、ｐｎ接合間の抵抗値が急激に増加してしま
う。一方、本実施形態例に係る可変容量ダイオードで
は、ｐ+拡散層４０とｎ型エピタキシャル層２０とによ
る高抵抗の接合が形成されず、ｐｎ接合間の容量Ｃを小
さくするためには、ｐ+拡散層４０を小さく形成してｎ+
拡散層３０との接合面積を小さくすればよい。ｐ+拡散
層４０とｎ+拡散層３０との接合は低抵抗であるので、
ｐ+拡散層４０を小さく形成しても、ｐｎ接合間の抵抗
値の増加を図３に示すように従来より大幅に抑えること
ができる。このように本実施形態例の可変容量ダイオー
ドでは、低容量及び低抵抗が実現でき、高周波で変化す
る電圧にも容量変化が追従できるようになり、携帯電話
等のＶＣＯ（電圧制御発信器）やチューナ回路に用いる
ことが可能となる。
接合間の容量Ｃ及び抵抗値Ｒとの関係を示す図である。
従来の可変容量ダイオードは、ｐ+拡散層４をｎ+拡散層
３よりも広く形成するための一定のアライメントマージ
ンが必要であり、ｐｎ接合間の容量Ｃを小さくするため
にｎ+拡散層３及びｐ+拡散層４を共に小さくすると、ｎ
+拡散層３とｐ+拡散層４との接合面積Ｓ１に対して、ｐ
+拡散層４とｎ型エピタキシャル層２との高抵抗の接合
の接合面積Ｓ２の割合Ｓ２／Ｓ１が大きくなる。即ち、
高抵抗の接合面積Ｓ２の割合が大きくなるため、図３に
示すように、ｐｎ接合間の抵抗値が急激に増加してしま
う。一方、本実施形態例に係る可変容量ダイオードで
は、ｐ+拡散層４０とｎ型エピタキシャル層２０とによ
る高抵抗の接合が形成されず、ｐｎ接合間の容量Ｃを小
さくするためには、ｐ+拡散層４０を小さく形成してｎ+
拡散層３０との接合面積を小さくすればよい。ｐ+拡散
層４０とｎ+拡散層３０との接合は低抵抗であるので、
ｐ+拡散層４０を小さく形成しても、ｐｎ接合間の抵抗
値の増加を図３に示すように従来より大幅に抑えること
ができる。このように本実施形態例の可変容量ダイオー
ドでは、低容量及び低抵抗が実現でき、高周波で変化す
る電圧にも容量変化が追従できるようになり、携帯電話
等のＶＣＯ（電圧制御発信器）やチューナ回路に用いる
ことが可能となる。
【００２３】なお、本実施形態例では、従来のように耐
圧を確保するために低抵抗のｐ+ｎ+接合と並列に高抵抗
のｐ+拡散層４０とｎ型エピタキシャル層２０との接合
を形成していないが、低電圧で駆動される携帯電話等の
ＶＣＯ（電圧制御発信器）やチューナ回路等に用いるこ
とは十分に可能である。
圧を確保するために低抵抗のｐ+ｎ+接合と並列に高抵抗
のｐ+拡散層４０とｎ型エピタキシャル層２０との接合
を形成していないが、低電圧で駆動される携帯電話等の
ＶＣＯ（電圧制御発信器）やチューナ回路等に用いるこ
とは十分に可能である。
【００２４】さらに、本実施形態によれば、ｐ+拡散層
４０とｎ型エピタキシャル層２０との接合を形成しない
のでチャンネルストッパ層を形成する必要がなく、チッ
プサイズを大幅に低減することが可能になる。
４０とｎ型エピタキシャル層２０との接合を形成しない
のでチャンネルストッパ層を形成する必要がなく、チッ
プサイズを大幅に低減することが可能になる。
【００２５】〔製造プロセス〕以下、本実施形態に係る
可変容量ダイオードの製造プロセスについて、図４から
図８を参照して説明する。
可変容量ダイオードの製造プロセスについて、図４から
図８を参照して説明する。
【００２６】まず、図４に示すように、１０19〜５×１
０19ａｔｏｍｓ／ｃｍ3のＡｓを含むｎ型半導体基板１
０に、Ｓｉをエピタキシャル成長させ、厚さ１μｍ〜３
μｍのｎ型エピタキシャル層２０を形成する。続いて、
ｎ型エピタキシャル層２０の表面を熱酸化させて熱酸化
膜５０を形成し、この熱酸化膜５０を介してｎ型エピタ
キシャル層２０の表面にＡｓ又はＰをイオン注入する。
０19ａｔｏｍｓ／ｃｍ3のＡｓを含むｎ型半導体基板１
０に、Ｓｉをエピタキシャル成長させ、厚さ１μｍ〜３
μｍのｎ型エピタキシャル層２０を形成する。続いて、
ｎ型エピタキシャル層２０の表面を熱酸化させて熱酸化
膜５０を形成し、この熱酸化膜５０を介してｎ型エピタ
キシャル層２０の表面にＡｓ又はＰをイオン注入する。
【００２７】次に、図５に示すように、ｎ型エピタキシ
ャル層２０をアニールしてＡｓ又はＰを熱拡散させ、厚
さ１〜２μｍ、Ａｓ又はＰ濃度が１０16〜１０18ａｔｏ
ｍｓ／ｃｍ3のｎ+拡散層３０を形成する。
ャル層２０をアニールしてＡｓ又はＰを熱拡散させ、厚
さ１〜２μｍ、Ａｓ又はＰ濃度が１０16〜１０18ａｔｏ
ｍｓ／ｃｍ3のｎ+拡散層３０を形成する。
【００２８】次に、熱酸化膜５０上にフォトレジストパ
ターンを形成後にエッチングしてイオン注入用のスルー
熱酸化膜を５００〜１５００Å形成することにより、図
６に示すように、熱酸化膜５０上に窓部５１を形成す
る。続いて、窓部５１からｎ型エピタキシャル層２０の
表面にＢをイオン注入する。
ターンを形成後にエッチングしてイオン注入用のスルー
熱酸化膜を５００〜１５００Å形成することにより、図
６に示すように、熱酸化膜５０上に窓部５１を形成す
る。続いて、窓部５１からｎ型エピタキシャル層２０の
表面にＢをイオン注入する。
【００２９】次に、図７に示すようにＣＶＤ酸化膜６０
を形成し、アニールすることによりＢを拡散させ、ｎ型
エピタキシャル層２０の表面にｎ+拡散層３０に囲まれ
るように、厚さ０．３μｍ〜０．６μｍ、Ｂ濃度１０19
〜１０20ａｔｏｍｓ／ｃｍ3のｐ+拡散層４０を形成す
る。
を形成し、アニールすることによりＢを拡散させ、ｎ型
エピタキシャル層２０の表面にｎ+拡散層３０に囲まれ
るように、厚さ０．３μｍ〜０．６μｍ、Ｂ濃度１０19
〜１０20ａｔｏｍｓ／ｃｍ3のｐ+拡散層４０を形成す
る。
【００３０】次に、図８に示すように、ＣＶＤ酸化膜６
０及び熱酸化膜５０をエッチングしてｐ+拡散層４０を
露出するようにコンタクトホールを形成し、ｐ+拡散層
４０に電気的に接続されるアノード電極７０を形成す
る。このアノード電極７０の材料としてはＡｌ又はＡｌ
Ｓｉを用いることができる。そして、アノード電極７０
及びＣＶＤ酸化膜６０の表面を覆うように保護膜８０を
形成し、その後、保護膜８０をエッチングしてアノード
電極７０の一部を露出させる。最後にｎ型半導体基板１
０の裏面を研磨後、ＡｕやＴｉを蒸着させてカソード電
極９０を形成する。
０及び熱酸化膜５０をエッチングしてｐ+拡散層４０を
露出するようにコンタクトホールを形成し、ｐ+拡散層
４０に電気的に接続されるアノード電極７０を形成す
る。このアノード電極７０の材料としてはＡｌ又はＡｌ
Ｓｉを用いることができる。そして、アノード電極７０
及びＣＶＤ酸化膜６０の表面を覆うように保護膜８０を
形成し、その後、保護膜８０をエッチングしてアノード
電極７０の一部を露出させる。最後にｎ型半導体基板１
０の裏面を研磨後、ＡｕやＴｉを蒸着させてカソード電
極９０を形成する。
【００３１】本実施形態例では、図１に示したように、
ｎ+拡散層３０をｎ型エピタキシャル層２０の全面に形
成するので、ｎ+拡散層３０を形成するためのマスキン
グ工程を削減できる。即ち、本実施形態例では、ｐ+拡
散層４０を形成するためのマスキング工程のみで良いの
で、ｐｎ接合の接合面積のばらつきを抑え、ｐｎ接合間
の容量Ｃのばらつきを大幅に小さくすることができる。
ｎ+拡散層３０をｎ型エピタキシャル層２０の全面に形
成するので、ｎ+拡散層３０を形成するためのマスキン
グ工程を削減できる。即ち、本実施形態例では、ｐ+拡
散層４０を形成するためのマスキング工程のみで良いの
で、ｐｎ接合の接合面積のばらつきを抑え、ｐｎ接合間
の容量Ｃのばらつきを大幅に小さくすることができる。
【００３２】また、上述したようにｎ+拡散層３を形成
するためのマスキング工程が必要ないので、ｎ型エピタ
キシャル層２の表面を熱酸化して酸化膜上にレジスト膜
を形成する工程と、レジスト膜を露光・現像してレジス
トパターンを形成する工程と、レジストパターンにより
マスクして酸化膜をエッチングしてｎ型不純物のイオン
注入用の熱酸化膜を形成する工程との３工程を削減でき
る。この結果、製造工程を簡素化して生産性を向上させ
ることができる。また、レジストパターンを露光するた
めのマスクを削減することができる。生産性の向上及び
マスクの削減により、コストダウンを図ることができ
る。
するためのマスキング工程が必要ないので、ｎ型エピタ
キシャル層２の表面を熱酸化して酸化膜上にレジスト膜
を形成する工程と、レジスト膜を露光・現像してレジス
トパターンを形成する工程と、レジストパターンにより
マスクして酸化膜をエッチングしてｎ型不純物のイオン
注入用の熱酸化膜を形成する工程との３工程を削減でき
る。この結果、製造工程を簡素化して生産性を向上させ
ることができる。また、レジストパターンを露光するた
めのマスクを削減することができる。生産性の向上及び
マスクの削減により、コストダウンを図ることができ
る。
【００３３】また、半導体製造に使用される空調設備の
フィルタにはボロンガラスが使用されており、エッチン
グに使用されるフッ酸がボロンガラスに接触してボロン
がクリーンルーム内に発生する場合がある。本実施形態
では、ｎ+拡散層３０をｎ型エピタキシャル層２０の全
面に形成するため、ｎ型エピタキシャル層２０が露出さ
れる時間を短縮することができる。したがって、ｎ型エ
ピタキシャル層２０がボロンにより汚染されてｐ型に変
わるのを防止することができ、ｐｎ接合間の容量Ｃがば
らつくのを防止することができる。
フィルタにはボロンガラスが使用されており、エッチン
グに使用されるフッ酸がボロンガラスに接触してボロン
がクリーンルーム内に発生する場合がある。本実施形態
では、ｎ+拡散層３０をｎ型エピタキシャル層２０の全
面に形成するため、ｎ型エピタキシャル層２０が露出さ
れる時間を短縮することができる。したがって、ｎ型エ
ピタキシャル層２０がボロンにより汚染されてｐ型に変
わるのを防止することができ、ｐｎ接合間の容量Ｃがば
らつくのを防止することができる。
【００３４】
【発明の効果】本発明によれば、第２不純物拡散領域と
第１導電型半導体基板との接合により、電圧によりほと
んど変化しない容量が形成されない。この結果、電圧容
量変化率を大きくなり、可変容量ダイオードを低電圧で
駆動することができるようになる。
第１導電型半導体基板との接合により、電圧によりほと
んど変化しない容量が形成されない。この結果、電圧容
量変化率を大きくなり、可変容量ダイオードを低電圧で
駆動することができるようになる。
【００３５】また本発明によれば、第２不純物拡散領域
と第１導電型半導体基板との接合による高抵抗の接合が
ないので、ｐｎ接合間の容量変化が高周波の電圧にも追
従できるようになる。これにより、可変容量ダイオード
を高周波で駆動することができるようになる。
と第１導電型半導体基板との接合による高抵抗の接合が
ないので、ｐｎ接合間の容量変化が高周波の電圧にも追
従できるようになる。これにより、可変容量ダイオード
を高周波で駆動することができるようになる。
【００３６】また本発明によれば、マスキング工程が従
来よりも少ないので、ｐｎ接合の接合面積のばらつきが
小さくなり、ｐｎ接合間の容量のばらつきが小さくな
る。また、チャンネルストッパ層を形成する必要がない
ので、チップサイズを小さくできる。また、製造工程を
簡素化して生産性を向上させることができ、コストダウ
ンを図ることができる。
来よりも少ないので、ｐｎ接合の接合面積のばらつきが
小さくなり、ｐｎ接合間の容量のばらつきが小さくな
る。また、チャンネルストッパ層を形成する必要がない
ので、チップサイズを小さくできる。また、製造工程を
簡素化して生産性を向上させることができ、コストダウ
ンを図ることができる。
【図１】本発明の一実施形態例に係る可変容量ダイオー
ドの断面斜視図。
ドの断面斜視図。
【図２】本発明の一実施形態例に係る可変容量ダイオー
ドのＣＶ特性。
ドのＣＶ特性。
【図３】ｐｎ接合間の容量・抵抗値の測定図。
【図４】本発明の一実施形態例に係る可変容量ダイオー
ドの製造工程図（その１）。
ドの製造工程図（その１）。
【図５】本発明の一実施形態例に係る可変容量ダイオー
ドの製造工程図（その２）。
ドの製造工程図（その２）。
【図６】本発明の一実施形態例に係る可変容量ダイオー
ドの製造工程図（その３）。
ドの製造工程図（その３）。
【図７】本発明の一実施形態例に係る可変容量ダイオー
ドの製造工程図（その４）。
ドの製造工程図（その４）。
【図８】本発明の一実施形態例に係る可変容量ダイオー
ドの製造工程図（その５）。
ドの製造工程図（その５）。
【図９】従来の可変容量ダイオードの断面斜視図。
【図１０】従来の可変容量ダイオードのＣＶ特性。
１０ 半導体基板
２０ ｎ型エピタキシャル層
３０ ｎ+拡散層
４０ ｐ+拡散層
５０ 熱酸化膜
６０ ＣＶＤ酸化膜
７０ アノード電極
８０ 保護膜
９０ カソード電極
Claims (2)
- 【請求項１】第１導電型半導体基板上に形成される可変
容量ダイオードであって、 前記第１導電型半導体基板の表面に形成された第１導電
型不純物拡散層と、 前記第１導電型不純物拡散層の表面に前記第１導電型不
純物拡散層に囲まれて形成された第２導電型不純物拡散
領域と、 前記第２導電型不純物拡散領域の表面上に形成された第
１電極と、 前記第１導電型半導体基板の裏面に形成された第２電極
と、を備える可変容量ダイオード。 - 【請求項２】第１導電型半導体基板上に可変容量ダイオ
ードを製造する方法であって、 前記第１導電型半導体基板の表面に第１導電型不純物拡
散層を形成する段階と、 前記第１導電型不純物拡散層の表面に前記第１導電型不
純物拡散層に囲まれるように第２導電型不純物拡散領域
を形成する段階と、 前記第２導電型不純物拡散領域の表面上に第１電極を形
成する段階と、 前記第１導電型半導体基板の裏面に第２電極を形成する
段階と、を含む可変容量ダイオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001184330A JP2003008032A (ja) | 2001-06-19 | 2001-06-19 | 可変容量ダイオード及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001184330A JP2003008032A (ja) | 2001-06-19 | 2001-06-19 | 可変容量ダイオード及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003008032A true JP2003008032A (ja) | 2003-01-10 |
Family
ID=19024108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001184330A Pending JP2003008032A (ja) | 2001-06-19 | 2001-06-19 | 可変容量ダイオード及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003008032A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267578A (en) * | 1975-12-03 | 1977-06-04 | Toshiba Corp | Manufacture of ultra step junction type baractor diode |
| JPS5267579A (en) * | 1975-12-03 | 1977-06-04 | Toshiba Corp | Manufacture of ultra step junction type varactor diode |
| JPS6455874A (en) * | 1987-08-27 | 1989-03-02 | Matsushita Electronics Corp | Variable semiconductor capacitor |
| JPH04177770A (ja) * | 1990-11-09 | 1992-06-24 | Nec Corp | 可変容量ダイオードおよびその製造方法 |
| JPH07221330A (ja) * | 1994-01-28 | 1995-08-18 | Toko Inc | 可変容量ダイオード |
-
2001
- 2001-06-19 JP JP2001184330A patent/JP2003008032A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267578A (en) * | 1975-12-03 | 1977-06-04 | Toshiba Corp | Manufacture of ultra step junction type baractor diode |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080617 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111129 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120127 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120313 |