JPH06224208A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06224208A JPH06224208A JP1095493A JP1095493A JPH06224208A JP H06224208 A JPH06224208 A JP H06224208A JP 1095493 A JP1095493 A JP 1095493A JP 1095493 A JP1095493 A JP 1095493A JP H06224208 A JPH06224208 A JP H06224208A
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- base
- film
- electrode
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Abstract
(57)【要約】
【目的】 エミッタ−ベース間の短絡を低減するための
半導体装置の製造方法を提供する。 【構成】 一導電型の半導体基板１のベース領域３上
に、多結晶絶縁膜を形成し、エミッタ窓５の開口後不純
物をドーピングしてドーピング膜６及びエミッタ領域７
を形成する。その後、すぐにエミッタコンタクト窓のパ
ターンを形成することなく、基板全体の上から導電性膜
９を形成し、導電膜９をエッチングしてエミッタ電極１
１及びベース電極１０のパターンを形成した後、この導
電性膜９をマスクとして、ドーピング膜６をエッチング
し、エミッタ電極１１の下にエミッタコンタクト窓１２
のパターンを形成する。これにより、エミッタコンタク
ト窓１２とベース電極１０とのマスクずれを回避して、
エミッタ−ベース間の短絡の発生を低減する。
半導体装置の製造方法を提供する。 【構成】 一導電型の半導体基板１のベース領域３上
に、多結晶絶縁膜を形成し、エミッタ窓５の開口後不純
物をドーピングしてドーピング膜６及びエミッタ領域７
を形成する。その後、すぐにエミッタコンタクト窓のパ
ターンを形成することなく、基板全体の上から導電性膜
９を形成し、導電膜９をエッチングしてエミッタ電極１
１及びベース電極１０のパターンを形成した後、この導
電性膜９をマスクとして、ドーピング膜６をエッチング
し、エミッタ電極１１の下にエミッタコンタクト窓１２
のパターンを形成する。これにより、エミッタコンタク
ト窓１２とベース電極１０とのマスクずれを回避して、
エミッタ−ベース間の短絡の発生を低減する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものである。
に関するものである。
【０００２】
【従来の技術】近年、トランジスタの高周波化が進み、
それに伴って浅い拡散技術、マスクパターンの微細化が
要求されるようになった。この浅い拡散技術は、半導体
基板上にポリシリコンなどの多結晶絶縁膜を蒸着し、不
純物をドーピングしたものをエミッタとしたものであ
る。
それに伴って浅い拡散技術、マスクパターンの微細化が
要求されるようになった。この浅い拡散技術は、半導体
基板上にポリシリコンなどの多結晶絶縁膜を蒸着し、不
純物をドーピングしたものをエミッタとしたものであ
る。
【０００３】以下に従来の半導体装置の製造方法につい
て説明をする。
て説明をする。
【０００４】図２（ａ）〜（ｅ）は、従来の半導体装置
の製造方法における工程断面図である。まず、一導電型
の半導体基板１の表面に低濃度エピタキシャル層を設
け、これをコレクタ領域２とし、表面の一部に絶縁膜４
を形成して、前記絶縁膜４の一部をエッチングし、不純
物を拡散して、逆導電型の高濃度半導体領域を形成し、
これをベース領域３とするとともに、上記絶縁膜４の一
部をエッチングし、エミッタ窓５とする（図２（ａ）参
照））。
の製造方法における工程断面図である。まず、一導電型
の半導体基板１の表面に低濃度エピタキシャル層を設
け、これをコレクタ領域２とし、表面の一部に絶縁膜４
を形成して、前記絶縁膜４の一部をエッチングし、不純
物を拡散して、逆導電型の高濃度半導体領域を形成し、
これをベース領域３とするとともに、上記絶縁膜４の一
部をエッチングし、エミッタ窓５とする（図２（ａ）参
照））。
【０００５】次に、基板上に多結晶絶縁膜を蒸着して、
不純物をドーピングしてこれをドーピング膜６とすると
ともに、エミッタ窓５から不純物をベース領域３内まで
拡散させて同導電型の高濃度半導体領域を形成し、これ
をエミッタ領域７とする（図２（ｂ）参照））。
不純物をドーピングしてこれをドーピング膜６とすると
ともに、エミッタ窓５から不純物をベース領域３内まで
拡散させて同導電型の高濃度半導体領域を形成し、これ
をエミッタ領域７とする（図２（ｂ）参照））。
【０００６】次に、上記エミッタ窓５上に多結晶絶縁膜
からなるドーピング膜６の一部を残し、これをエミッタ
コンタクト窓１２とする。（図２（ｃ）参照）。
からなるドーピング膜６の一部を残し、これをエミッタ
コンタクト窓１２とする。（図２（ｃ）参照）。
【０００７】更に、絶縁膜４の上記エミッタコンタクト
窓１２の両側に位置する部位をエッチングし、ベース領
域３とのコンタクトをとるために、ベースコンタクト窓
８を形成する（図２（ｄ）参照）。
窓１２の両側に位置する部位をエッチングし、ベース領
域３とのコンタクトをとるために、ベースコンタクト窓
８を形成する（図２（ｄ）参照）。
【０００８】次に、導電性膜９を蒸着した後、エッチン
グを行ってベース電極１０、エミッタ電極１１を形成す
る（図２（ｅ）参照）。
グを行ってベース電極１０、エミッタ電極１１を形成す
る（図２（ｅ）参照）。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法では、エミッタコンタクト窓１２を形成す
る際のマスクとベース電極１１を形成する際のマスクと
の位置に所定のずれを生じる。したがって、半導体装置
の高密度化に伴いエミッタ電極１０とその両側のベース
電極１１との余裕が少なくなると、上記マスクずれによ
ってエミッタ電極１０とその両側のベース電極１１とが
オーバラップし、エミッタ−ベース間の短絡を生じる虞
れがあった。
来の製造方法では、エミッタコンタクト窓１２を形成す
る際のマスクとベース電極１１を形成する際のマスクと
の位置に所定のずれを生じる。したがって、半導体装置
の高密度化に伴いエミッタ電極１０とその両側のベース
電極１１との余裕が少なくなると、上記マスクずれによ
ってエミッタ電極１０とその両側のベース電極１１とが
オーバラップし、エミッタ−ベース間の短絡を生じる虞
れがあった。
【００１０】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、半導体装置の製造方法として、ドー
ピング膜の形成後にすぐにエミッタ窓のパターンを形成
することなく、導電性膜のパターンを先に形成し、この
導電膜をマスクとしてドーピング膜をエッチングするこ
とにより、エミッタ−ベース間の短絡を低減することに
ある。
あり、その目的は、半導体装置の製造方法として、ドー
ピング膜の形成後にすぐにエミッタ窓のパターンを形成
することなく、導電性膜のパターンを先に形成し、この
導電膜をマスクとしてドーピング膜をエッチングするこ
とにより、エミッタ−ベース間の短絡を低減することに
ある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の解決手段は、半導体装置の製造方法とし
て、半導体基板のベース領域上に多結晶絶縁膜を形成し
た後、エミッタ窓を開口する工程と、この多結晶絶縁膜
に不純物をドーピングしてドーピング膜を形成するとと
もに、エミッタ窓から半導体基板内に不純物を拡散して
エミッタ領域を形成する工程と、その後、上記ドーピン
グ膜の一部をエッチングしてベースコンタクト窓を形成
する工程と、その後、基板全体の上に導電性膜を形成
し、該導電性膜をエッチングして、エミッタ電極及びベ
ース電極のパターンを形成する工程と、上記工程により
形成されたパターンの導電性膜をマスクとして、上記ド
ーピング膜をエッチングして、エミッタ電極の下にエミ
ッタコンタクト窓のパターンを形成する工程とを設けた
ものである。
め、本発明の解決手段は、半導体装置の製造方法とし
て、半導体基板のベース領域上に多結晶絶縁膜を形成し
た後、エミッタ窓を開口する工程と、この多結晶絶縁膜
に不純物をドーピングしてドーピング膜を形成するとと
もに、エミッタ窓から半導体基板内に不純物を拡散して
エミッタ領域を形成する工程と、その後、上記ドーピン
グ膜の一部をエッチングしてベースコンタクト窓を形成
する工程と、その後、基板全体の上に導電性膜を形成
し、該導電性膜をエッチングして、エミッタ電極及びベ
ース電極のパターンを形成する工程と、上記工程により
形成されたパターンの導電性膜をマスクとして、上記ド
ーピング膜をエッチングして、エミッタ電極の下にエミ
ッタコンタクト窓のパターンを形成する工程とを設けた
ものである。
【００１２】
【作用】以上の方法により、本発明ではドーピング膜が
形成された後、すぐにエミッタコンタクト窓のパターン
が形成されるのではなく、導電膜のパターンつまりベー
ス電極及びエミッタ電極のパターンが形成された後、こ
の導電性膜をマスクとして、ドーピング膜がエッチング
され、エミッタコンタクト窓のパターンがエミッタ電極
の下に形成されるので、エミッタコンタクト窓とベース
電極との間でマスクずれを生じることがない。したがっ
て、エミッタ−ベース間の短絡が低減することになる。
形成された後、すぐにエミッタコンタクト窓のパターン
が形成されるのではなく、導電膜のパターンつまりベー
ス電極及びエミッタ電極のパターンが形成された後、こ
の導電性膜をマスクとして、ドーピング膜がエッチング
され、エミッタコンタクト窓のパターンがエミッタ電極
の下に形成されるので、エミッタコンタクト窓とベース
電極との間でマスクずれを生じることがない。したがっ
て、エミッタ−ベース間の短絡が低減することになる。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１４】図１（ａ）〜（ｅ）は、本発明の実施例に
おける半導体装置製造工程を示す工程断面図である。
おける半導体装置製造工程を示す工程断面図である。
【００１５】まず、一導電型の半導体基板１の表面に同
導電型の低濃度エピタキシャル層２を設けて、これをコ
レクタ領域とし、表面の一部に絶縁膜４を形成して、上
記絶縁膜４の一部をエッチングし、不純物を拡散して、
逆導電型の高濃度半導体領域を形成し、これをベース領
域３とした後、上記絶縁膜４の一部をエッチングし、エ
ミッタ窓５とする（図１（ａ）参照））。
導電型の低濃度エピタキシャル層２を設けて、これをコ
レクタ領域とし、表面の一部に絶縁膜４を形成して、上
記絶縁膜４の一部をエッチングし、不純物を拡散して、
逆導電型の高濃度半導体領域を形成し、これをベース領
域３とした後、上記絶縁膜４の一部をエッチングし、エ
ミッタ窓５とする（図１（ａ）参照））。
【００１６】次に、多結晶絶縁膜を蒸着した後これに不
純物をドーピングしてドーピング膜６を形成するととも
に、逆導電型のベース領域３内に同導電型の高濃度半導
体領域を形成し、これをエミッタ領域７とする（図１
（ｂ）参照）。
純物をドーピングしてドーピング膜６を形成するととも
に、逆導電型のベース領域３内に同導電型の高濃度半導
体領域を形成し、これをエミッタ領域７とする（図１
（ｂ）参照）。
【００１７】次に、この状態ですぐにエミッタコンタク
ト窓のパターンを形成することなく、先にベース領域３
とのコンタクトをとるために、ドーピング膜６と絶縁膜
４とをエッチングし、ベースコンタクト窓８を形成する
（図１（ｃ）参照）。
ト窓のパターンを形成することなく、先にベース領域３
とのコンタクトをとるために、ドーピング膜６と絶縁膜
４とをエッチングし、ベースコンタクト窓８を形成する
（図１（ｃ）参照）。
【００１８】そして、この状態で、基板全体の上に導電
性膜９を蒸着する（図１（ｄ）参照）。
性膜９を蒸着する（図１（ｄ）参照）。
【００１９】しかる後、導電性膜９をエッチングし、ベ
ース電極１０、エミッタ電極１１のパターンを形成し、
さらに、このパターンが形成された導電性膜９をマスク
として、ドーピング膜６をエッチングし、上記エミッタ
電極１１の下にエミッタコンタクト窓１２のパターンを
形成する（図１（ｅ）参照）。
ース電極１０、エミッタ電極１１のパターンを形成し、
さらに、このパターンが形成された導電性膜９をマスク
として、ドーピング膜６をエッチングし、上記エミッタ
電極１１の下にエミッタコンタクト窓１２のパターンを
形成する（図１（ｅ）参照）。
【００２０】したがって、上記実施例では、ドーピング
膜６を形成した後で、すぐにエミッタコンタクト窓１２
のパターンを形成することなく、まず導電性膜９を形成
し、導電性膜９をエッチングしてベース電極１０及びエ
ミッタ電極１１のパターンを形成した後、この導電性膜
９をマスクとして、エミッタコンタクト窓１２のパター
ンを形成するようにしているので、エミッタコンタクト
窓１２とベース電極１０との間でマスクずれを生じるこ
とがなく、よって、エミッタ−ベース間の短絡を低減す
ることができる。
膜６を形成した後で、すぐにエミッタコンタクト窓１２
のパターンを形成することなく、まず導電性膜９を形成
し、導電性膜９をエッチングしてベース電極１０及びエ
ミッタ電極１１のパターンを形成した後、この導電性膜
９をマスクとして、エミッタコンタクト窓１２のパター
ンを形成するようにしているので、エミッタコンタクト
窓１２とベース電極１０との間でマスクずれを生じるこ
とがなく、よって、エミッタ−ベース間の短絡を低減す
ることができる。
【００２１】
【発明の効果】以上説明したように、請求項１の発明に
よれば、半導体装置の製造方法として、半導体基板上
に、多結晶絶縁膜に不純物をドーピングしてなるドーピ
ング膜を形成した後、すぐにエミッタコンタクト窓のパ
ターンを形成することなく、導電性膜を形成し、該導電
性膜をエッチングしてエミッタ電極及びベース電極のパ
ターンを形成した後、この導電性膜をマスクとして、ド
ーピング膜をエッチングして、エミッタ電極の下にエミ
ッタコンタクト窓のパターンを形成するようにしたの
で、エミッタコンタクト窓とベース電極とのマスクずれ
を回避して、エミッタ−ベース間の短絡の発生を低減す
ることができ、よって、半導体装置の製造コストの低減
を図ることができる。
よれば、半導体装置の製造方法として、半導体基板上
に、多結晶絶縁膜に不純物をドーピングしてなるドーピ
ング膜を形成した後、すぐにエミッタコンタクト窓のパ
ターンを形成することなく、導電性膜を形成し、該導電
性膜をエッチングしてエミッタ電極及びベース電極のパ
ターンを形成した後、この導電性膜をマスクとして、ド
ーピング膜をエッチングして、エミッタ電極の下にエミ
ッタコンタクト窓のパターンを形成するようにしたの
で、エミッタコンタクト窓とベース電極とのマスクずれ
を回避して、エミッタ−ベース間の短絡の発生を低減す
ることができ、よって、半導体装置の製造コストの低減
を図ることができる。
【図１】実施例に係る半導体装置の製造方法を示す工程
断面図である。
断面図である。
【図２】従来の半導体装置の製造方法を示す工程断面図
である。
である。
１ 半導体基板 ２ コレクタ領域 ３ ベース領域 ４ 絶縁膜 ５ エミッタ窓 ６ ドーピング膜 ７ ベース領域 ８ ベースコンタクト窓 ９ 導電性膜 １０ ベース電極 １１ エミッタ電極 １２ エミッタコンタクト窓
Claims (1)
- 【請求項１】 半導体基板のベース領域上に多結晶絶縁
膜を形成した後、エミッタ窓を開口する工程と、 この多結晶絶縁膜に不純物をドーピングしてドーピング
膜を形成するとともに、エミッタ窓から半導体基板内に
不純物を拡散してエミッタ領域を形成する工程と、 その後、上記ドーピング膜及び多結晶絶縁膜の一部をエ
ッチングしてベースコンタクト窓を形成する工程と、 その後、基板全体の上に導電性膜を形成し、該導電性膜
をエッチングして、エミッタ電極及びベース電極のパタ
ーンを形成する工程と、 上記工程により形成されたパターンの導電性膜をマスク
として、上記ドーピング膜をエッチングして、エミッタ
電極の下にエミッタコンタクト窓のパターンを形成する
工程とを備えたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095493A JPH06224208A (ja) | 1993-01-26 | 1993-01-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095493A JPH06224208A (ja) | 1993-01-26 | 1993-01-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224208A true JPH06224208A (ja) | 1994-08-12 |
Family
ID=11764591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1095493A Withdrawn JPH06224208A (ja) | 1993-01-26 | 1993-01-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224208A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043130A (en) * | 1999-05-17 | 2000-03-28 | National Semiconductor Corporation | Process for forming bipolar transistor compatible with CMOS utilizing tilted ion implanted base |
| US6262472B1 (en) | 1999-05-17 | 2001-07-17 | National Semiconductor Corporation | Bipolar transistor compatible with CMOS utilizing tilted ion implanted base |
-
1993
- 1993-01-26 JP JP1095493A patent/JPH06224208A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043130A (en) * | 1999-05-17 | 2000-03-28 | National Semiconductor Corporation | Process for forming bipolar transistor compatible with CMOS utilizing tilted ion implanted base |
| US6262472B1 (en) | 1999-05-17 | 2001-07-17 | National Semiconductor Corporation | Bipolar transistor compatible with CMOS utilizing tilted ion implanted base |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |