JPH09121025A - モノリシック電圧可変コンデンサ及びその製造方法 - Google Patents

モノリシック電圧可変コンデンサ及びその製造方法

Info

Publication number
JPH09121025A
JPH09121025A JP21130996A JP21130996A JPH09121025A JP H09121025 A JPH09121025 A JP H09121025A JP 21130996 A JP21130996 A JP 21130996A JP 21130996 A JP21130996 A JP 21130996A JP H09121025 A JPH09121025 A JP H09121025A
Authority
JP
Japan
Prior art keywords
capacitance
junction
varactor
array
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP21130996A
Other languages
English (en)
Inventor
Shang-Yi Chiang
シャン−イ・チャン
Kevin J Negus
ケヴィン・ジェー・ネガス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JPH09121025A publication Critical patent/JPH09121025A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/93—Variable capacitance diodes, e.g. varactors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】いくつかの既知のＩＣ製造プロセスに、処理ス
テップを追加することなく、狭帯域低電圧ＶＣＯに用い
るのにふさわしいＴＲ及びＬＲ特性を備えたバラクタを
提供することである。 【解決手段】狭帯域低電圧ＶＣＯに用いられるモノリシ
ック電圧可変コンデンサと、このコンデンサを製造する
ための方法から構成される。既知のバラクタの場合、キ
ャパシタンスは、空乏層の幅によって決まる。本発明の
場合、空乏層の幅以外に、表面金属絶縁半導体（Metal
Insulated Semiconductor）のキャパシタンス及び有効
投影接合面積が全キャパシタンスに影響する。逆バイア
ス電圧が高くなると、本発明に基づいて構成されたバラ
クタは、隣接する接合の合併と側壁接合の除去によって
生じる接合面積が縮小し、この結果キャパシタンスが減
少する。これらのことを利用し目的に合致したバラクタ
ダイオードを提供できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電圧可変コンデンサ、
とりわけ、モノリシック集積回路（ＩＣ）の一部として
製造される電圧可変コンデンサの分野に関するものであ
る。
【０００２】
【従来の技術】多くの無線周波数（ＲＦ）回路におい
て、バラクタとしても知られる電圧可変コンデンサが有
効である。既知の用途には、電圧制御発振器（ＶＣＯ、
voltagecontrolled oscillator）におけるタンク回路、
トラッキング帯域フィルタ、及び、可調整弁別タンク回
路がある。
【０００３】図１には、バラクタを利用した既知のタン
ク回路の１つに関する回路図が示されている。タンク回
路１は、インダクタ２、固定コンデンサ３、及び、バラ
クタ４から構成される。図１に示す回路の共振周波数
は、下記の公式によって求められる：
【数１】
【０００４】この共振周波数は、Ｃｖａｒの値を変える
ことによって変更することが可能である。
【０００５】Ｃvarは、コンデンサのバイアス電圧を変
えることによって変更することが可能である。モノリシ
ック用途の大部分では、Ｃvarの制御に用いられる利用
可能な電圧範囲は、利用可能な電源レールの＋／−２０
０ｍＶに制限される。単一の＋２．７Ｖ電源の利用が可
能な典型的な低電圧用途の場合、 ＴＲ＝Ｃ(0.2V)／Ｃ(2.5V) の同調比（「ＴＲ」）が利用可能であるが、ここで、Ｃ
(V)は、電圧の関数としてのバラクタのキャパシタン
ス、ＴＲは、逆バイアス電圧がゼロにおけるバラクタの
キャパシタンス対所定の逆バイアス電圧Ｖにおけるその
キャパシタンスの比である。ＴＲを最大にすると、タン
ク回路の共振周波数範囲がより広くなり、固定コンデン
サ３に対してより小さいバラクタの利用が可能になる。
この固定コンデンサの質は、バラクタ４が固定コンデン
サより低いＱを有している場合（一般にそうである）、
とりわけ有効である。
【０００６】電圧可変コンデンサを実施するための既知
の方法の１つは、半導体ｐ−ｎ接合の空乏層キャパシタ
ンスの利用によるものである。
【０００７】ｐ−ｎダイオードの場合、空乏ゾーンの幅
は、逆バイアス電圧の上昇につれて、増大する。空乏ゾ
ーンの幅が増すと、接合キャパシタンスが減少する。空
乏ゾーンの幅は、ドーピング濃度によっても左右され、
ドーピング・レベルが高くなると、空乏ゾーンの幅が狭
くなり、キャパシタンスが増大する。平面ｐ−ｎ接合の
キャパシタンスは、次のように書くことが可能である Ｃ(V)＝Ｃ0（１＋Ｖ／Ｖbi）-m ここで、Ｃ0は、「ゼロ・バイアス」におけるキャパシ
タンスであり、ｍは、べきの係数であり、Ｖbiは、接合
のビルトイン（ｂｕｉｌｔ ｉｎ）電圧である。シリコ
ンの場合、Ｖbiは〜０．７５Ｖである。高性能のバイポ
ーラ・テクノロジによって形成されるコレクタ・ベース
接合に極めて近接した均一な階段接合の場合、ｍは〜
０．５である。その不純物プロファイルが図２に示す形
をなす「超階段」バラクタ・ダイオードを利用すること
によって、ｍの値はいっそう高くなった。
【０００８】図２に示すバラクタの場合、空乏領域の大
部分は、ｎ−領域である。ゼロ・バイアスの幅が狭くな
ると、キャパシタンスが大きくなる。逆バイアス電圧が
高くなると、空乏領域がｎ−領域に入り込み、キャパシ
タンスが小さくなる。
【０００９】従来の広帯域ＶＣＯの場合、電圧範囲が＋
４Ｖ〜＋４０Ｖにわたってｍの値が高いバラクタが開発
された。こうした電圧範囲の場合、Ｖ／Ｖbi＞＞１にな
るので、 Ｃ(V)〜Ｃ0（Ｖ／Ｖbi）-m。 完全にインダクタンスＬとバラクタだけとから構成され
るタンク回路の場合、これは次のようになる：
【数２】
【００１０】ｍ＝２の場合、ｆ∝Ｖであり、これは、広
帯域ＶＣＯにとって理想的である。従って、ｍ＝２にす
るのが、超階段バラクタの設計者にとって伝統的な目標
であった。
【００１１】ところが、こうした結果は、現在の狭帯域
無線用途にとっては、望ましいものではない。セルラ及
びコード・レス電話の場合、ＶＣＯは有限の狭帯域につ
いて同調させるだけでよい。「狭帯域」は、全同調範囲
対中心周波数の比が小さいことを表している。こうした
場合、タンク回路の全体としてのＱによって左右される
ＶＣＯの位相ノイズは、クリティカルである。従って、
図１に示すように、タンク・キャパシタンスを固定キャ
パシタンス部分と可変キャパシタンス部分に分割し、可
変コンデンサに対してはるかに高い固定コンデンサのＱ
を利用することが望ましい。ロックされた位相ロック・
ループ（ＰＬＬ）において安定性を得るには、ＶＣＯ
は、周波数変動対電圧、すなわち、同調感度が必要最小
限でありさえすればよい。この場合、共振周波数は次の
通りである：
【数３】
【００１２】狭帯域用途の場合には、これは次の近似式
になる：
【数４】
【００１３】狭帯域ＶＣＯにとって理想的なバラクタの
場合、広帯域ＶＣＯのように１／Ｖ2ではなく、△Ｃ ∝
△Ｖになる。
【００１４】Ｃ−Ｖの関係が非線形の場合、ＶＣＯの同
調感度は、ループ電圧に応じて変動する。このため、ル
ープ安定性、基準電圧の変動、及び、捕捉時間に関する
問題を生じる可能性がある。低電圧狭帯域同調用途に関
する第２の基準は、直線性の比（liniarity ratio、以
下ＬＲで説明する）であり、 ＬＲ＝ Ｃ(cv)−Ｃ(hv)／Ｃ(lv)−Ｃ(cv)である。 ここで、 Ｃ(cv)= Ｃ(center voltage) Ｃ(hv)= Ｃ(high voltage) Ｃ(lv)= Ｃ(low voltage) 理想の結果は、ＬＲ＝１になる。
【００１５】下記の表には、Ｖbiが〜０．７５の典型的
な超階段バラクタ・ダイオードに関するＴＲ及びＬＲの
範囲が示されている。
【表１】
【００１６】ＴＲはＬＲが減少する場合に限って増大す
るので、超階段バラクタ・ダイオードは、狭帯域低電圧
ＶＣＯには不十分なバラクタである。さらに、こうした
バラクタは、既知の標準的な集積回路製造プロセスに対
して、追加注入及びマスキングのステップを加えること
によってしか実施することができない。
【００１７】
【発明が解決しようとする課題】本発明の目的は、いく
つかの既知のＩＣ製造プロセスに、処理ステップを追加
することなく、狭帯域低電圧ＶＣＯに用いるのにふさわ
しいＴＲ及びＬＲ特性を備えたバラクタを提供すること
にある。
【００１８】
【課題を解決するための手段】本発明の第１の望ましい
実施例は、狭帯域低電圧ＶＣＯに用いられるモノリシッ
ク電圧可変コンデンサと、このコンデンサを製造するた
めの方法から構成される。既知のバラクタの場合、キャ
パシタンスは、空乏層の幅によって決まる。本発明の場
合、空乏層の幅以外に、表面金属絶縁半導体（Metal In
sulated Semiconductor、以下、ＭＩＳと略する）のキ
ャパシタンス及び有効投影接合面積が全キャパシタンス
に影響する。逆バイアス電圧が高くなると、本発明に基
づいて構成されたバラクタは、隣接する接合の合併と側
壁接合の除去によって生じる接合面積が縮小し、この結
果キャパシタンスが減少する。これらのことを利用し目
的に合致したバラクタダイオードを提供できる。
【００１９】次に、添付の図面に関連して本発明につい
て詳述することにする。
【００２０】
【実施例】本発明の第１の望ましい実施例は、図３に示
す小さい正方形の開口部１０によるグリッド５から構成
され、開口部１０のサイズは、利用可能なリソグラフィ
技法によって制限される。この場合、本発明を正方形の
開口部だけに限定するものではないと解釈すべきであ
る。実際のところ、リソグラフィ・プロセスにおける制
限のため、多くの用途において、これらの「正方形」
は、実際には円ということになる。
【００２１】図４は、図３のＡ−Ａラインに沿って描か
れた図３に示すグリッドの断面図である。バラクタ・ア
レイ２０は、Ｎ+埋め込み層２２、Ｎエピタキシャル層
２４、Ｐ+注入物２６、薄膜酸化物／窒化物層２８、及
び、金属層３０から構成される。アレイ２０のグリッド
・パターンによって、従来のＰ+注入物を均一にドープ
したｎタイプ・コレクタにエピタキシャル成長させるこ
とが可能になる。従来のバイポーラ集積回路製造プロセ
スを利用すれば、本発明を実現するのに追加マスキング
または注入ステップは不要である。オプションにより、
これらの同じ開口部によって、セルフ・アライメント式
に、追加超階段ｎタイプ注入を実施することが可能であ
る。
【００２２】バラクタ２０を製造するため、ｎタイプ・
シリコン基板２４の表面において、薄膜酸化物／窒化物
層の成長または被着が行われる。正方形開口部によるア
レイにパターン化及びエッチングを施すことによって、
基板が露出する。フォトレジスト及び酸化物２８によっ
て他の領域を保護して、正方形のウインドウにボロンが
注入される。５分間にわたる１０００゜Ｃでのアニーリ
ング・ステップによって、ボロンが拡散される。個々の
正方形開口部は、金属プレートで結合することが可能で
ある。
【００２３】陽極であるブランケット金属層３０と陰極
であるＮ+埋め込み層（それ自体、別の金属層（不図
示）に接続されている）との間のキャパシタンスは、３
つの成分、すなわち、ｐ−ｎダイオードの平面領域接合
キャパシタンス、ｐ−ｎダイオードの周辺領域接合キャ
パシタンス、及び、薄い酸化物及び／または窒化物の層
が誘電材料の働きをする、金属と非空乏ｎタイプ材料と
の間のＭＩＳキャパシタンスから構成される。
【００２４】工程において、バラクタに逆バイアスが印
加されると、ｐ−ｎ接合空乏層が広がり、従来の既知の
バラクタ・ダイオードと同様にキャパシタンスが減少す
る。しかし、空乏層の側方成長によって、ＭＩＳキャパ
シタンスの有効面積が縮小し、全キャパシタンスのうち
のもう１つの電圧依存成分が生じることになる。逆バイ
アス電圧が高くなると、結局は、各開口部の個々の接合
空乏層が合併する。このため、全有効接合面積が縮小
し、接合キャパシタンスが減少する。キャパシタンスに
おけるＭＩＳ変動を考慮しなければ、この接合面積の効
果だけによって、ｍ＝０．５で、ＴＲがほぼ２．８のｐ
−ｎ階段接合を得ることが可能になる。
【００２５】単位セルの面積が２．５６μｍ2であると
仮定すると、０．８μｍ×０．８μｍの開口部に１つの
ｐ+ｎダイオードが存在する。ｐ+ｎ接合の垂直方向の深
さが０．３μｍであると仮定すると、横方向の接合は、
ウインドウのエッジから０．２５μｍに及ぶ。下部接合
面積は、１．３μｍ×１．３μｍ、すなわち、１．６９
μｍ2になり、側壁接合面積は、４×０．３μｍ×１．
３μｍ、すなわち、１．５６μｍ2になる。全接合面積
は、１．６９μｍ2＋１．５６μｍ2、すなわち、３．２
５μｍ2になる。
【００２６】ＭＩＳコンデンサは、酸化物層２８によっ
て上部金属プレート３０（図４参照）とｎタイプＳｉ基
板２４の間に形成される。単位面積当たりのキャパシタ
ンスは、酸化物の厚さによって決まるので、ＭＩＳコン
デンサとｐ+ｎ接合コンデンサの間の単位面積当たりの
キャパシタンスは同じになるものと仮定される。この結
果、有効接合面積は、ＭＩＳコンデンサを含めて、２．
５６μｍ2−１．６９μｍ2、すなわち、０．８７μｍ2
だけ拡大する。逆バイアスが０Ｖの場合の全有効接合面
積は、単位セル面積が２．５６μｍ2の場合、３．２５
μｍ2＋０．８７μｍ2、すなわち、４．１２μｍ2にな
る。アレイ内の全てのダイオードが合併して、単一ダイ
オードになると、有効接合面積が２．５６μｍ2にな
り、この結果、有効接合面積が１．６分の１だけ縮小さ
れる。既知の技法を利用して得られるＣ(0.2V)／Ｃ
(2.5V)＝３のＴＲ比は、本発明を利用すると、４．８の
ＴＲ比になる。
【００２７】図５ａ及び５ｂに示す単位セルは、この新
規のデバイスによって可能となるＴＲ及びＬＲを理解で
きるようにするものとみなされる。図５ａ及び５ｂに示
す単位セルのキャパシタンスに関する近似式は、次の通
りである：
【数５】
【００２８】ここで、Ｃ″MISは、第１の近似式におい
て、バイアス電圧に左右されない単位面積のＭＩＳキャ
パシタンスである。Ｃ″epi＝ε／Ｗ0（ここで、Ｗ0は
ゼロ・バイアス電圧の空乏層の厚さであり、Ｃr＝Ｃ″
MIS／Ｃ″epiである）の場合、次のようになる：
【数６】
【００２９】もう１つの仮定によって、Ｗ／Ｗ0は従来
の階段接合としてモデル化し、Ｗ／Ｗ0＝（１＋Ｖ／Ｖ
bi）1/2とすることが可能である。
【００３０】留意すべきは、本書に解説のバラクタは、
いくつかの既知のＩＣ製造プロセスに処理ステップを追
加しなくても、製造可能という点である。
【００３１】典型的なバイポーラ・プロセスを利用して
製造されたデバイスに関する先行式に図３に示すアレイ
に関する妥当な値を挿入すると、「a」の異なるいくつ
かの値についてＴＲ及びＬＲの計算が可能になる（図５
ａ及び５ｂ参照のこと）。これらの場合、Ｒ＝０．６μ
ｍ（０．８μｍのセルフ・アライメントがとられた正方
形は０．８μｍの円と考えてよい。さらにＰ+材料の側
方拡散の境界が０．２μｍ広がっているので、Ｒ＝０．
６μｍとなる）、ｄ＝０．３μｍ、Ｗ0＝０．２５μ
ｍ、Ｃr〜１．２、及び、Ｖbi＝０．７５Ｖになる。
「ａ」はＣ(V)曲線を最適化するように選択可能であ
る。留意すべきは、前述のＣ(V)式は、空乏層が合併を
開始する場合に対応するＲ＋Ｗ＞ａの場合には無効であ
るという点である。ＬＲ及びＴＲは、それぞれ、ａ＝
１．１μｍ（ｖ＜２．２５Ｖの場合、有効）、ａ＝１．
０５μｍ（ｖ＜１．６５Ｖの場合、有効）、及び、ａ＝
１．０μｍ（ｖ＜１．２Ｖの場合、有効）の場合に相当
する、ａの３つの値について計算される。
【００３２】ａ＝１．０５μｍで、Ｖ＝１．６５Ｖの場
合、全キャパシタンスは、約５２％の接合キャパシタン
スと４８％のＭＩＳキャパシタンスから構成される。Ｖ
が２．５Ｖまで上昇すると、ＭＩＳキャパシタンスはさ
らに３５％減少する。通常の空乏層の成長によって、接
合キャパシタンスは１４％減少し、空乏層が合併する
と、周辺は約１０％減少するはずである。従って、Ｃ
(2.5V)／Ｃ(1.65V)＝０．７１になる。ａ＝１．０μｍ
で、Ｖ＝１．２Ｖの場合、キャパシタンス値の比率は、
５８％の接合キャパシタンスと４２％のＭＩＳキャパシ
タンスになる。ＭＩＳキャパシタンスが５０％減少する
と、通常の空乏層の効果によって、接合キャパシタンス
は２２％減少し、周辺は２０％縮小するはずである。従
って、Ｃ(2.5V)／Ｃ(1 .2V)≒０．５７になる。
【００３３】これらの仮定のもとに、ＴＲ及びＬＲにつ
いて下記の値を推定することが可能になる：
【表２】
【００３４】これらの結果と超階段接合によって生じる
結果を比較すると、本発明の場合、所定のＴＲについて
ＬＲが高くなるが、これは、その同調範囲が既知の線形
デバイスよりも直線性が高いということになる。
【００３５】設計者は、本発明のレイアウト・マスクを
修正することによって、ＴＲ、ＬＲ、及び、全電圧範囲
の間でトレード・オフを行うことが可能である。複数の
個別化Ｃ−Ｖタイプ・コンデンサを製造するのに、特殊
な処理は不要である。
【００３６】本発明に基づいて製造されたバラクタは、
反復性が優れている。キー・パラメータ「ａ」は、マス
クによって固定され、ウェーハ毎に変動することはな
い。「Ｒ」にわずかな変動が生じるが、この場合、ＭＩ
Ｓキャパシタンス及び接合キャパシタンスは互換性があ
るので、Ｃrが〜１の場合、これらの影響は最小限にな
る。
【００３７】図６に、第二の好適な実施例について紹介
する。ダイオード・ウインドウの形状、間隔、及び、レ
イアウトは、プロセスの流れに基づいて最適化すること
が可能である。シリコンに数ミクロン以上の深さに達す
るダイオード・ウインドウのエッチングを行うことが可
能であり、拡散を実施することによって、接合を形成す
ることができる。図６には、こうしたバリエーションが
示されている。ｎタイプのエピタキシャル層５３に、グ
ルーブ５１のエッチングが行われる。次に、露出したグ
ルーブに重ねて、窒化物または酸化物の薄い絶縁層５５
が成長させられる。最後に、このグルーブに接触材料５
７を被着させることによって、バラクタ・アレイが完成
する。他の代替案には、側壁接合キャパシタンスを小さ
くするため、酸化物の側壁を利用することが含まれる。
この場合、逆バイアス電圧が増すと、空乏エッジが酸化
物のエッジに合併する。
【００３８】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
【００３９】〔実施態様１〕それぞれキャパシタンスを
有し、それぞれの前記キャパシタンスが、平面領域接合
キャパシタンス、周辺領域接合キャパシタンス、及び、
ＭＩＳキャパシタンスを含み、あるパターンで配列され
た複数のダイオード１０を含み 前記パターンをなす前
記ダイオードが、互いに十分に接近し、グリッドにおい
て前記ダイオードのそれぞれに印加される逆バイアス電
圧を増大させることにより、お互いに平面領域接合及び
周辺領域接合を成長合併させ、コンデンサのキャパシタ
ンスを減少させることを特徴とするモノリシック電圧可
変コンデンサ５。
【００４０】〔実施態様２〕前記ＭＩＳキャパシタンス
の有効領域が、前記逆バイアス電圧の変化に伴って変化
することを特徴とする実施態様１に記載のモノリシック
電圧可変コンデンサ５。
【００４１】〔実施態様３〕前記ダイオード１０のそれ
ぞれが、正方形を構成し、前記正方形が矩形パターンを
なすように配列され、前記コンデンサを形成することを
特徴とする実施態様２に記載のモノリシック電圧可変コ
ンデンサ５。
【００４２】〔実施態様４〕前記ダイオード１０のそれ
ぞれが、円を構成し、前記円がグリッド・パターンをな
すように配列されて、前記コンデンサを形成することを
特徴とする実施態様２に記載のモノリシック電圧可変コ
ンデンサ５。
【００４３】〔実施態様５〕前記各ダイオード１０が、
Ｎ+埋め込み層２２と、前記Ｎ+埋め込み層２２の上に重
なるＮエピタキシャル層２４と、前記Ｎエピタキシャル
層２４の選択された矩形領域に対するＰ+注入物２６
と、前記Ｐ+注入物２６が注入されなかった前記Ｎエピ
タキシャル層２４の部分の上に重なる薄い絶縁層２８
と、前記Ｐ+注入物２６及び前記薄い絶縁層２８の上に
重なる金属接触層３０とを含むことを特徴とする実施態
様３に記載のモノリシック電圧可変コンデンサ５。
【００４４】〔実施態様６〕互いに所与の距離内に位置
する、第１の半導体タイプに多量ドープした注入物２６
から成るアレイを、逆の半導体タイプの少量ドープした
基板２４内に形成し、前記注入物２６と前記基板２４の
組み合わせによって、３つの要素からなるキャパシタン
スをが形成するステップと、前記多量ドープした注入物
２６と前記少量ドープした基板２４に対する電気接触３
０を形成するステップと、前記接触３０に逆バイアス電
圧を印加するステップとを含む、ことを特徴とする電圧
可変コンデンサ５を製造する方法。
【００４５】〔実施態様７〕前記逆バイアス電圧を増大
することにより、隣接するキャパシタンスのキャパシタ
ンス要素のうちの２つを結合させ、全体としてのキャパ
シタンスを減少することを特徴とする実施態様６に記載
の方法。
【００４６】〔実施態様８〕前記注入物２６が、それぞ
れ、正方形の形状をなしており、前記注入物の集合によ
り、アレイ５が形成されることを特徴とする、実施態様
６に記載の方法。
【００４７】〔実施態様９〕前記注入物２６が、それぞ
れ、円の形状をなしており、前記注入物の集合により、
アレイ５が形成されることを特徴とする、実施態様７に
記載の方法。
【００４８】〔実施態様１０〕前記注入物２６が、ドー
ピング濃度が少なくとも１×１０18ｃｍ3のｐタイプ材
料であり、前記基板２４が、ドーピング濃度が１×１０
17ｃｍ3を越えないｎタイプ材料であることを特徴とす
る、実施態様７に記載の方法。
【００４９】〔実施態様１１〕前記コンデンサが、第１
の基板層に複数のみぞをエッチングし、前記みぞの表面
に絶縁層を形成し、さらに、前記第一の基板と前記絶縁
層に電気接触を形成することによって形成されることを
特徴とする、実施態様１に記載のモノリシック電圧可変
コンデンサ５。
【００５０】〔実施態様１２〕前記ダイオード１０のそ
れぞれが、矩形導線を含み、複数の前記導線が反復パタ
ーンをなすように形成されていることを特徴とする実施
態様２に記載のモノリシック電圧可変コンデンサ５。
【００５１】〔実施態様１３〕前記注入物２６が、それ
ぞれ、矩形導線形状をし、前記注入物の集合により、反
復パターンが形成されることを特徴とする実施態様６に
記載の方法。
【００５２】
【発明の効果】以上のように、本発明を用いると、所定
のＴＲについてＬＲが高くなり、その同調範囲が既知の
線形デバイスよりも直線性が高くできる。またレイアウ
ト・マスクを修正することによって、ＴＲ、ＬＲ、及
び、全電圧範囲の間でトレード・オフを行うことが可能
である。さらに、本発明で述べているバラクタは、いく
つかの既知のＩＣ製造プロセスに処理ステップを追加し
なくても、製造可能である。
【図面の簡単な説明】
【図１】既知のタンク回路（先行技術）の略図である。
【図２】既知の超階段ｐ−ｎ接合ダイオード（先行技
術）の不純物のプロファイルを示す図である。
【図３】本発明の第１の実施例の平面図である。
【図４】本発明の第１の実施例の側面断面図である。
【図５ａ】本発明を実施する理想化された単位セルの平
面図である。
【図５ｂ】本発明を実施する理想化された単位セルの断
面図である。
【図６】本発明の第２の実施例を示す図である。
【符号の説明】
１０ 開口部、本実施例ではダイオード ２０ バラクタ・アレイ ２２ Ｎ+埋め込み層 ２４、５３ Ｎエピタキシャル層 ２６ Ｐ+注入物 ２８、５５ 薄膜酸化物／窒化物層 ３０ 金属層 ５１ みぞ（ｇｒｏｏｖｅ） ５７ 接触材料

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】それぞれキャパシタンスを有し、それぞれ
    の前記キャパシタンスが、平面領域接合キャパシタン
    ス、周辺領域接合キャパシタンス、及び、ＭＩＳキャパ
    シタンスを含み、あるパターンで配列された複数のダイ
    オードを含み 前記パターンをなす前記ダイオードが、
    互いに十分に接近し、グリッドにおいて前記ダイオード
    のそれぞれに印加される逆バイアス電圧を増大させるこ
    とにより、お互いに平面領域接合及び周辺領域接合を成
    長合併させ、コンデンサのキャパシタンスを減少させる
    ことを特徴とするモノリシック電圧可変コンデンサ５。
JP21130996A 1995-08-29 1996-08-09 モノリシック電圧可変コンデンサ及びその製造方法 Pending JPH09121025A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US52114795A 1995-08-29 1995-08-29
US521,147 1995-08-29

Publications (1)

Publication Number Publication Date
JPH09121025A true JPH09121025A (ja) 1997-05-06

Family

ID=24075567

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21130996A Pending JPH09121025A (ja) 1995-08-29 1996-08-09 モノリシック電圧可変コンデンサ及びその製造方法

Country Status (3)

Country Link
JP (1) JPH09121025A (ja)
DE (1) DE19631389A1 (ja)
GB (1) GB2305002A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10327059A (ja) * 1997-05-23 1998-12-08 Hitachi Ltd 静電誘導トランジスタの駆動方法及び駆動回路
US6825089B1 (en) 2003-06-04 2004-11-30 Agere Systems Inc. Increased quality factor of a varactor in an integrated circuit via a high conductive region in a well
CN1299361C (zh) * 2003-08-28 2007-02-07 松下电器产业株式会社 半导体器件及其制造方法
JP4868683B2 (ja) * 2000-05-09 2012-02-01 セントレ・ナショナル・デ・ラ・レシェルシェ・サイエンティフィーク 可変容量キャパシタ
JP2014039043A (ja) * 1997-09-11 2014-02-27 Telefon Ab L M Ericsson 電気デバイス
CN115585934A (zh) * 2022-12-14 2023-01-10 深圳市长天智能有限公司 一种硅电容式压力传感器及其制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113488546B (zh) * 2021-07-02 2022-03-11 扬州国宇电子有限公司 一种超突变变容二极管

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3740302A1 (de) * 1987-11-27 1989-06-08 Telefunken Electronic Gmbh Integrierte schaltungsanordnung
JP2824329B2 (ja) * 1990-10-16 1998-11-11 東光株式会社 可変容量ダイオード装置
GB9416900D0 (en) * 1994-08-20 1994-10-12 Philips Electronics Uk Ltd A variable capacitance semiconductor diode

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10327059A (ja) * 1997-05-23 1998-12-08 Hitachi Ltd 静電誘導トランジスタの駆動方法及び駆動回路
JP2014039043A (ja) * 1997-09-11 2014-02-27 Telefon Ab L M Ericsson 電気デバイス
JP4868683B2 (ja) * 2000-05-09 2012-02-01 セントレ・ナショナル・デ・ラ・レシェルシェ・サイエンティフィーク 可変容量キャパシタ
US6825089B1 (en) 2003-06-04 2004-11-30 Agere Systems Inc. Increased quality factor of a varactor in an integrated circuit via a high conductive region in a well
CN1299361C (zh) * 2003-08-28 2007-02-07 松下电器产业株式会社 半导体器件及其制造方法
US7259418B2 (en) 2003-08-28 2007-08-21 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a MISFET and a MIS capacitor
CN115585934A (zh) * 2022-12-14 2023-01-10 深圳市长天智能有限公司 一种硅电容式压力传感器及其制造方法

Also Published As

Publication number Publication date
GB2305002A (en) 1997-03-26
GB9617212D0 (en) 1996-09-25
DE19631389A1 (de) 1997-03-06

Similar Documents

Publication Publication Date Title
US6172378B1 (en) Integrated circuit varactor having a wide capacitance range
US6521939B1 (en) High performance integrated varactor on silicon
US7700453B2 (en) Method for forming hyper-abrupt junction varactors
US6201289B1 (en) Method of manufacturing an inductor
US8803288B1 (en) Analog transcap device
US8498094B2 (en) Semiconductor variable capacitor
US8716757B1 (en) Monolithic HBT with wide-tuning range varactor
US5914513A (en) Electronically tunable capacitor
CN101015058A (zh) 使用隔离阱的mos变容二极管
US8963289B2 (en) Digital semiconductor variable capacitor
US8324064B2 (en) Methods for forming varactor diodes
JPH09121025A (ja) モノリシック電圧可変コンデンサ及びその製造方法
US6825089B1 (en) Increased quality factor of a varactor in an integrated circuit via a high conductive region in a well
US20030122155A1 (en) Semiconductor device applied to a variable capacitance capacitor and amplifier
WO2014194336A2 (en) Analog transcap device
US7025615B2 (en) Fabrication method, varactor, and integrated circuit
US6882029B1 (en) Junction varactor with high Q factor and wide tuning range
US6995068B1 (en) Double-implant high performance varactor and method for manufacturing same
CN117238974B (zh) 一种等差式多环区的超突变变容二极管及其制备方法
EP0724779B1 (en) A variable capacitance semiconductor diode
KR100316052B1 (ko) Ｎｍｏｓ형 바렉터 제조 방법
CN117238974A (zh) 一种等差式多环区的超突变变容二极管及其制备方法
JP2000058877A (ja) 半導体可変容量素子
WO1997047043A1 (en) Reduced capacitance bipolar junction transistor
JPH11233797A (ja) 半導体装置