CN1299361C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供具备即使在缩短了栅长的情况下也能确保大的电容可变范围的可变电抗器的可变电抗器·CMOS器件混合装载的半导体器件及其制造方法。半导体器件具有可变电抗器区(Va)和晶体管区(Tr)。在可变电抗器用的有源区中，在N阱区(12)中形成了掺了较高浓度的N型杂质而构成的衬底接触用扩散区(13a)，而没有形成以往的半导体器件的可变电抗器那样的延伸区(或LDD区)。另一方面，在晶体管区(Tr)中的P阱区(11)中的位于多晶硅栅电极(18)的两侧方的区域中形成了高浓度源·漏区(14a)和延伸区(14b)。确保了较宽的耗尽层的扩大范围，扩大了可变电抗器的电容可变范围。

Description

半导体器件及其制造方法
技术领域
本发明涉及在无线频率(RF)电路中使用的电压可变电容器(可变电抗器)，特别是涉及使用现有的CMOS工艺制作的MIS电容器。
背景技术
以往，在很多的无线频率(RF)电路中广泛地使用了作为电压可变电容器的可变电抗器。作为实现可变电抗器的已知的结构，有利用PN结的耗尽层电容的结构，具体地说，有变容二极管。
在此，作为评价可变电抗器的性能用的指标，常常使用作为反偏置为零的电容C2与规定的反偏置的电容C1之比的调谐比(TR)。由于该调谐比(C2/C1)越大，在一定的栅电压幅度下可获得的电容变化就越大，可控制的天线的共振频率范围就大。
图13是示出PN二极管的电容的偏置依存性的图。在PN二极管中，如果增大反偏置Vg，则由于PN结中的耗尽层宽度扩大，故电容C1减少。该耗尽层宽度依赖于N型杂质的浓度，如果掺杂量增加，则耗尽层宽度变窄，电容增大。
近年来，对电路的小型化的要求越来越高，要求在1个芯片中同时搭载可变电抗器和CMOS器件。因此，进行了利用已有的CMOS工艺来形成起到可变电抗器的功能的MIS电容器的工作。
图14是示出在共同的衬底上安装了CMOS器件和可变电抗器(MIS电容器)的现有的半导体器件的结构的剖面图。
如该图中所示，现有的半导体器件具备将作为Si衬底的半导体衬底110的表面部分划分为多个有源区(active area)的STI(Shallow TrenchIsolation：浅槽隔离)。而且，在多个有源区中，有CMOS器件中的设置了MISFET的晶体管区Tr和设置了可变电抗器的可变电抗器区Va。在CMOS器件中的MISFET中，有NMISFET和pMISFET，但在该图中，只图示了形成NMISFET的区域。
在半导体衬底110中形成了掺了P型杂质而构成的P阱区111和在P阱区111的一部分中掺了N型杂质而构成的N阱区112。图14中示出的N阱区112是可变电抗器用的有源区。此外，在半导体衬底110的可变电抗器区Va、晶体管区Tr上，分别设置了由氧化硅膜构成的栅绝缘膜116、掺了N型杂质的多晶硅栅电极118和由氧化硅膜构成的侧壁117。而且，在可变电抗器区Va中的N阱区112中，位于多晶硅栅电极118的两侧方的区域中形成了掺了较高浓度的N型杂质而构成的衬底接触用扩散区113a和掺了中等浓度的N型杂质而构成的延伸区113b。在晶体管区Tr中的P阱区111中位于多晶硅栅电极118的两侧方的区域中形成了掺了较高浓度的N型杂质而构成的衬底接触用扩散区114a和掺了中等浓度的N型杂质而构成的延伸区114b。此外，在可变电抗器区Va、晶体管区Tr的任一区域中利用自对准硅化物(SALICIDE)工序，在栅上形成了硅化层115a，在扩散区上形成了硅化层115b。
如果概略地说明，则利用以下的制造工序形成图14中示出的结构。首先，在半导体衬底110中形成STI、P阱区111和N阱区112。其后，在可变电抗器区Va和晶体管区Tr中形成了共同的栅绝缘膜116和多晶硅栅电极118后，以多晶硅栅电极118为掩模，进行中等浓度的N型杂质的注入，形成延伸区113b、114b。其次，在衬底上淀积了氧化硅膜后，通过进行各向异性刻蚀，形成覆盖多晶硅栅电极118的侧面的侧壁117。再者，以多晶硅栅电极118和侧壁117为掩模，通过进行较高浓度的杂质的注入，在可变电抗器区Va中形成衬底接触用扩散区113a，在晶体管区Tr中形成高浓度源·漏区114a。其后，利用自对准硅化物工序，在可变电抗器区Va和晶体管区Tr这两者中，分别在多晶硅栅电极118上，形成栅上硅化层115a，在衬底接触用扩散区113a、高浓度源·漏区114a上，形成扩散区上硅化层115b。
利用图14中示出的结构，利用已有的CMOS器件的制造工艺，可形成可变电抗器区Va的各构件。
【专利文献1】
特开平9-121025号公报(摘要)
但是，在具有使用了上述现有的已有的CMOS工艺的可变电抗器结构的可变电抗器中存在以下的不良情况。
在可变电抗器区Va中，衬底接触用扩散区113a和延伸区113b起到衬底接触用扩散区的功能。而且，由于衬底接触用扩散区113a和延伸区113b都包含了其浓度比N阱区12的浓度高的N型杂质，故抑制了在多晶硅栅电极118-衬底接触用扩散区113a之间施加电压时在栅下方形成的耗尽层在半导体衬底110的主面平行的方向(横方向)上扩大。即，由多晶硅栅电极118的栅长、栅宽规定了耗尽层的能扩大的范围。因此，如果为了谋求半导体器件的小型化而缩短可变电抗器的多晶硅栅电极的栅长，则耗尽层的能扩大的范围也就变窄了。因此，反偏置为零时的电容C2增大。
图15是示出利用现有的制造工艺形成的半导体器件中的可变电抗器的调谐比的栅长依存性的图。如该图中所示，随着栅长Lg的缩短，调谐比C2/C1的性能恶化，因此，在栅长被缩短的可变电抗器中，不能得到所希望的可变电抗器性能。
发明内容
本发明的目的在于谋求提供既采用已有的CMOS工艺，又可将栅电极下方的耗尽层的能扩大的范围宽、小面积且高性能的可变电抗器、与CMOS器件一起混合装载而构成的半导体器件及其制造方法。
本发明的半导体器件是在第1、第2有源区上分别配置MISFET和MIS电容器而构成的半导体器件，在MIS电容器中形成了衬底接触用区，但没有形成其杂质浓度与MISFET中的低浓度杂质扩散区的杂质浓度实质上相等的杂质扩散区。
这样，由于在半导体器件中的MIS电容器中不存在现有技术中与MISFET的延伸区或LDD区同时形成的包含低浓度的杂质的杂质扩散区，故在施加了栅偏置时，可充分地确保栅电极的下方的宽的耗尽层的扩大范围。因而，在栅长随半导体器件的微细化而被缩短时，也可充分地确保将MIS电容器作为可变电抗器使用时的电容的可变范围。
较为理想的是，MIS电容器具有其杂质浓度实质上与MISFET中的上述源·漏区的杂质浓度相等的衬底接触用扩散区作为衬底接触用区域，在第2有源区内的衬底接触区与位于栅电极的正下方的区域之间没有形成包含低浓度的第1导电型的杂质的杂质扩散区。
此外，较为理想的是，从平面上看衬底接触用扩散区没有与栅电极重叠。此外，较为理想的是，衬底接触用扩散区离开第2栅电极的端部下方的区域，从平面上看没有与侧壁重叠。
在能进一步扩展耗尽层的扩大范围这一点上，更为理想的是，在第2有源区中的栅电极的一个侧面与元件隔离之间没有形成衬底接触用区。
更为理想的是，在元件隔离上设置了MIS电容器中的侧壁的至少一部分，在栅电极的一个侧面与元件隔离之间没有形成衬底接触用区。
通过MISFET和MIS电容器分别具备介于各自的栅电极与各自的侧壁之间的偏移衬垫，在进一步扩展MIS电容器中的耗尽层的扩大范围这一点上是较为理想的。
此时，更为理想的是，从平面上看衬底接触用扩散区没有与偏移衬垫重叠。
此外，更为理想的是，在元件隔离上设置了MIS电容器中的偏移衬垫中覆盖栅电极的一个侧面的一部分，在栅电极的一个侧面与元件隔离之间没有形成衬底接触用扩散区。
MIS电容器可以是下述的结构：具有在第2有源区的上面部分上形成的硅化层作为衬底接触用区域，在第2有源区内未形成其杂质浓度实质上与MISFET中的源·漏区和低浓度杂质扩散区的杂质浓度相等的杂质扩散区。
本发明的半导体器件的制造方法是下述的方法：其中，本发明的半导体器件是在第1、第2有源区上分别配置栅电极的栅长方向实质上相等的MISFET和MIS电容器而构成的半导体器件，在第1有源区中注入MISFET的低浓度杂质扩散区形成用的第1导电型的第1杂质时，用掩模覆盖第2有源区，在形成了各栅电极的侧壁后，至少将MISFET和MIS电容器的栅电极和侧壁作为掩模，在第1、第2有源区注入其浓度比第1杂质的浓度高的第1导电型的第2杂质。
根据该方法，由于在半导体器件中的MIS电容器中不形成以往与MISFET的延伸区或LDD区同时形成的包含低浓度的杂质的杂质扩散区，故在所形成的半导体器件中，在施加栅偏压时，可充分地确保栅电极的下方的宽的耗尽层的扩大范围。因而，在栅长随半导体器件的微细化而被缩短时，也可充分地确保将MIS电容器作为可变电抗器使用时的电容的宽的可变范围。
此外，在MISFET的源·漏区形成用的高浓度杂质注入时，用抗蚀剂膜覆盖第2有源区中的不打算形成衬底接触用扩散区的部分即可。
特别是，也可在第2有源区的一个端部上形成栅电极。
再有，也可采用只将硅化层作为衬底接触用区域来形成的方法，不在第2有源区中形成衬底接触用扩散区。
按照本发明的半导体器件及其制造方法，由于不设置在MISFET中存在的低浓度杂质扩散区，故可谋求耗尽层的扩大，可实现栅长较短的可变电抗器元件的性能提高。
附图说明
图1是示出与混合装载了可变电抗器(MIS电容器)和CMOS器件的第1实施例有关的半导体器件的结构的剖面图。
图2(a)～(d)是示出与第1实施例有关的半导体器件的制造工序的剖面图。
图3是示出与混合装载了可变电抗器(MIS电容器)和CMOS器件的第2实施例有关的半导体器件的结构的剖面图。
图4(a)～(d)是示出与第2实施例有关的半导体器件的制造工序的剖面图。
图5是示出与混合装载了可变电抗器(MIS电容器)和CMOS器件的第3实施例有关的半导体器件的结构的剖面图。
图6(a)～(d)是示出与第3实施例有关的半导体器件的制造工序的剖面图。
图7是示出与混合装载了可变电抗器(MIS电容器)和CMOS器件的第4实施例有关的半导体器件的结构的剖面图。
图8(a)～(d)是示出与第4实施例有关的半导体器件的制造工序的剖面图。
图9(a)～(d)是示出与第5实施例有关的半导体器件的制造工序的剖面图。
图10(a)～(d)是示出与第6实施例有关的半导体器件的制造工序的剖面图。
图11(a)～(d)是示出与第7实施例有关的半导体器件的制造工序的剖面图。
图12(a)(b)是按顺序分别示出为了确认本发明的效果而进行的模拟的模型的剖面图和示出模拟结果的图。
图13是示出PN二极管的电容的偏压依存性的图。
图14是示出在共同的衬底上安装了CMOS器件和可变电抗器(MIS电容器)的现有的半导体器件的结构的剖面图。
图15是示出利用现有的制造工艺形成的半导体器件中的可变电抗器的调谐比的栅长依存性的图。
具体实施方式
(第1实施例)
图1是示出与混合装载了可变电抗器(MIS电容器)和CMOS器件的第1实施例有关的半导体器件的结构的剖面图。本实施例的半导体器件具备将作为Si衬底的半导体衬底10的表面部分划分为多个有源区的STI(浅槽隔离)。而且，在多个有源区中，有CMOS器件中的设置了MISFET的晶体管区Tr和设置了可变电抗器的可变电抗器区Va。在CMOS器件中的MISFET中，有NMISFET和pMISFET，在该图中，只图示了形成NMISFET的区域。
在半导体衬底10中形成了掺了P型杂质而构成的P阱区11和在P阱区11的一部分中掺了N型杂质而构成的N阱区12。图1中示出的N阱区12是可变电抗器用的有源区。此外，在半导体衬底10的可变电抗器区Va、晶体管区Tr上分别设置了由氧化硅膜构成的栅绝缘膜16、掺了N型杂质的多晶硅栅电极18、由覆盖多晶硅栅电极18的侧面的氧化硅膜构成的注入偏移衬垫17a和由覆盖注入偏移衬垫17a的表面的氧化硅膜构成的侧壁17b。可变电抗器区Va、晶体管区Tr的栅绝缘膜16、多晶硅栅电极18、注入偏移衬垫17a、侧壁17b的材质和栅长方向的尺寸实质上相等。所谓「实质上相等」，是与忽略因制造工艺中的批次或晶片中的位置的差异而必然地会产生的离散性相同的意义，具体地说，意味着材质及设计尺寸是相同的。
而且，在可变电抗器区Va中的N阱区12中位于多晶硅栅电极18的两侧方的区域中形成了掺了较高浓度的N型杂质而构成的衬底接触用扩散区13a，但没有形成现有的半导体器件的可变电抗器那样的延伸区(或LDD区)。这一点是与本实施例有关的半导体器件的可变电抗器的特征。
另一方面，在晶体管区Tr中的P阱区11中位于多晶硅栅电极18的两侧方的区域中，与现有的半导体器件中的晶体管同样，形成了掺了较高浓度的N型杂质而构成的高浓度源·漏区14a和掺了中等浓度的N型杂质而构成的延伸区14b。此外，在可变电抗器区Va、晶体管区Tr的任一区域中利用自对准硅化物工序，在栅上形成了硅化层15a，在扩散区上形成了硅化层15b。
而且，可变电抗器区Va中的衬底接触用扩散区13a的N型杂质浓度与晶体管区Tr的NMISFET中的高浓度源·漏区14a的杂质浓度实质上相等。此外，如上所述，在可变电抗器区Va中没有设置具有与晶体管区Tr中的NMISFET的延伸区14b中的杂质浓度实质上相等的杂质浓度的杂质扩散区。在此，所谓「杂质浓度实质上相等」，是与忽略因制造工艺中的批次或晶片中的位置的差异而必然地会产生的离散性相同的意义，具体地说，意味着同时进行离子注入或所设定的离子注入条件是相同的。
图2(a)～(d)是示出与第1实施例有关的半导体器件的制造工序的剖面图。
首先，在图2(a)中示出的工序中，在作为半导体衬底10的一部分的掺了硼(B)等的P型杂质的P阱区11的一部分中注入磷等的N型杂质，形成可变电抗器用的N阱区12。离子注入条件是，剂量1×1013cm-2，加速电压640keV。此外，利用STI划分晶体管区Tr和可变电抗器区Va。
其次，在图2(b)中示出的工序中，在晶体管区Tr、可变电抗器区Va上淀积厚度约为2.8nm的氧化硅膜和厚度约为180nm的多晶硅膜，在多晶硅膜中注入磷等的N型杂质后，对多晶硅膜和氧化硅膜进行构图，形成栅绝缘膜16和多晶硅栅电极18。多晶硅栅电极18的栅长约为0.15μm，栅宽为1μm。其次，在衬底上淀积了厚度约为10nm的氧化硅膜后，利用各向异性刻蚀，形成覆盖多晶硅栅电极18的侧面的注入偏移衬垫17a。然后，在形成了覆盖可变电抗器区Va的抗蚀剂膜Re1后，将抗蚀剂膜Re1作为注入掩模，在形成NMISFET的晶体管区Tr中注入砷(As+)等的N型杂质离子。离子注入条件是，剂量7×1014cm-2，加速电压6keV，注入方向的倾斜角度为0°。由此，在晶体管区Tr中形成与多晶硅栅电极18和注入偏移衬垫17a进行自对准的延伸区14b，但在可变电抗器区Va中不形成延伸区。
其次，在图2(c)中示出的工序中，除去抗蚀剂膜Re1，在衬底上淀积了厚度约为75nm的氧化硅膜后，进行各向异性刻蚀，形成覆盖注入偏移衬垫17a的表面的侧壁17b。然后，在可变电抗器区Va和晶体管区Tr的NMISFET区域这两者中注入作为N型杂质的磷离子(P+)(或砷离子)。离子注入条件是，剂量6×1015cm-2，加速电压50keV，注入方向的倾斜角度为7°。由此，在可变电抗器区Va中形成衬底接触用扩散区13a，在晶体管区Tr中形成高浓度源·漏区14a。
其次，在图2(d)中示出的工序中，进行一般已知的自对准硅化物工序，在可变电抗器区Va和晶体管区Tr这两者中，在多晶硅栅电极18上，在栅上形成硅化层15a(硅化钴层)，在可变电抗器区Va中的衬底接触用扩散区13a和晶体管区Tr中的高浓度源·漏区14a上，在扩散区上形成硅化层15b(硅化钴层)。
按照本实施例的半导体器件，可设置既能利用已有的CMOS工艺用制造工艺、又能确保电容的宽的可变范围的可变电抗器。即，在本实施例的半导体器件中的可变电抗器中，由于利用以注入偏移衬垫17a、侧壁17b和多晶硅栅电极18为掩模的离子注入形成了衬底接触用扩散区13a，故可变电抗器区Va的位于多晶硅栅电极18下方的区域，只是包含极低浓度的N型杂质的N阱区12，不存在妨碍耗尽层的扩大的延伸区。因而，由于能确保耗尽层的宽的扩大范围，故即使实现了多晶硅栅电极18的栅长的微细化，也能确保可变电抗器的电容的大的可变范围。
再有，在本实施例中设置了覆盖多晶硅栅电极18的侧面的注入偏移衬垫17a，但不一定需要设置注入偏移衬垫17a，即使作成利用侧壁17b直接覆盖多晶硅栅电极18的结构，也能发挥尽可能确保耗尽层的宽的扩大范围的本发明的基本的效果。但是，通过设置注入偏移衬垫17a，在CMOS器件的MISFET中，可缩短栅长以确保晶体管的高驱动力，另一方面，可得到能确保延伸区14b相互间的宽的间隔以抑制短沟道效应的效果，同时由于在可变电抗器中进一步扩展了衬底接触用扩散区13a相互间的间隔，故可发挥能进一步确保可变电抗器的电容的宽的可变范围那样的进一步的效果。
(第2实施例)
图3是示出与混合装载了可变电抗器(MIS电容器)和CMOS器件的第2实施例有关的半导体器件的结构的剖面图。本实施例的半导体器件具备将作为Si衬底的半导体衬底10的表面部分划分为多个有源区的STI(浅槽隔离)。而且，在多个有源区中，有CMOS器件中的设置了MISFET的晶体管区Tr和设置了可变电抗器的可变电抗器区Va。在CMOS器件中的MISFET中，有NMISFET和pMISFET，在该图中，只图示了形成NMISFET的区域。
在半导体衬底10中形成了掺了P型杂质而构成的P阱区11和在P阱区11的一部分中掺了N型杂质而构成的N阱区12。图3中示出的N阱区12是可变电抗器用的有源区。此外，在半导体衬底10的可变电抗器区Va、晶体管区Tr上分别设置了由氧化硅膜构成的栅绝缘膜16、掺了N型杂质的多晶硅栅电极18、由覆盖多晶硅栅电极18的侧面的氧化硅膜构成的注入偏移衬垫17a和由覆盖注入偏移衬垫17a的表面的氧化硅膜构成的侧壁17b。可变电抗器区Va、晶体管区Tr的栅绝缘膜16、多晶硅栅电极18、注入偏移衬垫17a、侧壁17b的材质和栅长方向的尺寸实质上相等。所谓「实质上相等」，是与忽略因制造工艺中的批次或晶片中的位置的差异而必然地会产生的离散性相同的意义，具体地说，意味着设计尺寸是相同的。
而且，在可变电抗器区Va中的N阱区12中离开多晶硅栅电极18的两端部正下方的区域的区域中形成了掺了较高浓度的N型杂质而构成的衬底接触用扩散区13c，这一点与第1实施例不同，是与本实施例有关的半导体器件的可变电抗器的特征。而且，在本实施例中，也没有形成现有的半导体器件的可变电抗器那样的延伸区(或LDD区)。
另一方面，在晶体管区Tr中的P阱区11中位于多晶硅栅电极18的两侧方的区域中，与现有的半导体器件中的晶体管同样，形成了掺了较高浓度的N型杂质而构成的高浓度源·漏区14a和掺了中等浓度的N型杂质而构成的延伸区14b。此外，在可变电抗器区Va、晶体管区Tr的任一区域中利用自对准硅化物工序，在栅上形成了硅化层15a，在扩散区上形成了硅化层15b。
而且，可变电抗器区Va中的衬底接触用扩散区13c的N型杂质浓度与晶体管区Tr的NMISFET中的高浓度源·漏区14a的杂质浓度实质上相等。此外，如上所述，在可变电抗器区Va中没有设置具有与晶体管区Tr中的NMISFET的延伸区14b中的杂质浓度实质上相等的杂质浓度的杂质扩散区。在此，所谓「杂质浓度实质上相等」，是与忽略因制造工艺中的批次或晶片中的位置的差异而必然地会产生的离散性相同的意义，具体地说，意味着同时进行离子注入或所设定的离子注入条件是相同的。
图4(a)～(d)是示出与第2实施例有关的半导体器件的制造工序的剖面图。
首先，在图4(a)中示出的工序中，在作为半导体衬底10的一部分的掺了硼(B)等的P型杂质的P阱区11的一部分中注入磷等的N型杂质，形成可变电抗器用的N阱区12。离子注入条件是，剂量1×1013cm-2，加速电压640keV。此外，利用STI划分晶体管区Tr和可变电抗器区Va。
其次，在图4(b)中示出的工序中，在晶体管区Tr、可变电抗器区Va上淀积厚度约为2.8nm的氧化硅膜和厚度约为180nm的多晶硅膜，在多晶硅膜中注入磷等的N型杂质后，对多晶硅膜和氧化硅膜进行构图，形成栅绝缘膜16和多晶硅栅电极18。多晶硅栅电极18的栅长约为0.15μm，栅宽为1μm。其次，在衬底上淀积了厚度约为10nm的氧化硅膜后，利用各向异性刻蚀，形成覆盖多晶硅栅电极18的侧面的注入偏移衬垫17a。然后，在形成了覆盖可变电抗器区Va的抗蚀剂膜Re1后，将抗蚀剂膜Re1作为注入掩模，在形成NMISFET的晶体管区Tr中注入砷(As+)等的N型杂质离子。离子注入条件是，剂量7×1014cm-2，加速电压6keV，注入方向的倾斜角度为0°。由此，在晶体管区Tr中形成与多晶硅栅电极18和注入偏移衬垫17a进行自对准的延伸区14b，但在可变电抗器区Va中不形成延伸区。
其次，在图4(c)中示出的工序中，除去抗蚀剂膜Re1，在衬底上淀积了厚度约为75nm的氧化硅膜后，进行各向异性刻蚀，形成覆盖注入偏移衬垫17a的表面的侧壁17b。然后，以覆盖可变电抗器区Va中的多晶硅栅电极18、注入偏移衬垫17a和侧壁17b的抗蚀剂膜Re2为掩模，在可变电抗器区Va和晶体管区Tr的NMISFET区域这两者中注入作为N型杂质的磷离子(P+)(或砷离子)。离子注入条件是，剂量6×1015cm-2，加速电压50keV，注入方向的倾斜角度为7°。由此，在可变电抗器区Va中，在离开多晶硅栅电极18的两端部正下方的区域的区域中形成衬底接触用扩散区13c，在晶体管区Tr中形成高浓度源·漏区14a。
其次，在图4(d)中示出的工序中，进行一般已知的自对准硅化物工序，在可变电抗器区Va和晶体管区Tr这两者中，在多晶硅栅电极18上，在栅上形成硅化层15a(硅化钴层)，在可变电抗器区Va中的N阱区12和衬底接触用扩散区13c以及晶体管区Tr中的高浓度源·漏区14a上，在扩散区上形成硅化层15b(硅化钴层)。
按照本实施例的半导体器件，可设置既能利用已有的CMOS工艺用制造工艺、又能确保电容的宽的可变范围的可变电抗器。即，在本实施例的半导体器件中的可变电抗器中，由于利用以覆盖注入偏移衬垫17a、侧壁17b和多晶硅栅电极18的抗蚀剂膜Re2为掩模的离子注入形成了衬底接触用扩散区13c，故从可变电抗器区Va的多晶硅栅电极18的下方到其两侧的周边部的区域只是包含极低浓度的N型杂质的N阱区12，在该区域中不存在妨碍耗尽层的扩大的延伸区或衬底接触用扩散区。因而，由于与第1实施例相比能确保耗尽层的更宽的扩大范围，故即使实现了多晶硅栅电极18的栅长的微细化，也能确保可变电抗器的电容的更大的可变范围。
再有，在本实施例中设置了覆盖多晶硅栅电极18的侧面的注入偏移衬垫17a，但不一定需要设置注入偏移衬垫17a，即使作成利用侧壁17b直接覆盖多晶硅栅电极18的结构，也能发挥尽可能确保耗尽层的宽的扩大范围的本发明的基本的效果。但是，通过设置注入偏移衬垫17a，在CMOS器件的MISFET中，可缩短栅长以确保晶体管的高驱动力，另一方面，可得到能确保延伸区14b相互间的宽的间隔以抑制短沟道效应的效果。
(第3实施例)
图5是示出与混合装载了可变电抗器(MIS电容器)和CMOS器件的第3实施例有关的半导体器件的结构的剖面图。本实施例的半导体器件具备将作为Si衬底的半导体衬底10的表面部分划分为多个有源区的STI(浅槽隔离)。而且，在多个有源区中，有CMOS器件中的设置了MISFET的晶体管区Tr和设置了可变电抗器的可变电抗器区Va。在CMOS器件中的MISFET中，有NMISFET和pMISFET，在该图中，只图示了形成NMISFET的区域。
在半导体衬底10中形成了掺了P型杂质而构成的P阱区11和在P阱区11的一部分中掺了N型杂质而构成的N阱区12。图5中示出的N阱区12是可变电抗器用的有源区。此外，在半导体衬底10的可变电抗器区Va、晶体管区Tr上分别设置了由氧化硅膜构成的栅绝缘膜16、掺了N型杂质的多晶硅栅电极18、由覆盖多晶硅栅电极18的侧面的氧化硅膜构成的注入偏移衬垫17a和由覆盖注入偏移衬垫17a的表面的氧化硅膜构成的侧壁17b。可变电抗器区Va、晶体管区Tr的栅绝缘膜16、多晶硅栅电极18、注入偏移衬垫17a、侧壁17b的材质和栅长方向的尺寸实质上相等。所谓「实质上相等」，是与忽略因制造工艺中的批次或晶片中的位置的差异而必然地会产生的离散性相同的意义，具体地说，意味着设计尺寸是相同的。
而且，在可变电抗器区Va中的N阱区12中位于多晶硅栅电极18的一个侧方的区域中形成了掺了较高浓度的N型杂质而构成的衬底接触用扩散区13d，而在N阱区12中位于多晶硅栅电极18的另一个侧方的区域中没有形成衬底接触用扩散区。这一点与第1实施例不同，是与本实施例有关的半导体器件的可变电抗器的特征。而且，在本实施例中，也没有形成现有的半导体器件的可变电抗器那样的延伸区(或LDD区)。
而且，可变电抗器区Va中的衬底接触用扩散区13d的N型杂质浓度与晶体管区Tr的NMISFET中的高浓度源·漏区14a的杂质浓度实质上相等。此外，如上所述，在可变电抗器区Va中没有设置具有与晶体管区Tr中的NMISFET的延伸区14b中的杂质浓度实质上相等的杂质浓度的杂质扩散区。在此，所谓「杂质浓度实质上相等」，是与忽略因制造工艺中的批次或晶片中的位置的差异而必然地会产生的离散性相同的意义，具体地说，意味着同时进行离子注入或所设定的离子注入条件是相同的。
另一方面，在晶体管区Tr中的P阱区11中位于多晶硅栅电极18的两侧方的区域中，与现有的半导体器件中的晶体管同样，形成了掺了较高浓度的N型杂质而构成的高浓度源·漏区14a和掺了中等浓度的N型杂质而构成的延伸区14b。此外，在可变电抗器区Va、晶体管区Tr的任一区域中利用自对准硅化物工序，在栅上形成了硅化层15a，在扩散区上形成了硅化层15b。
图6(a)～(d)是示出与第3实施例有关的半导体器件的制造工序的剖面图。
首先，在图6(a)中示出的工序中，在作为半导体衬底10的一部分的掺了硼(B)等的P型杂质的P阱区11的一部分中注入磷等的N型杂质，形成可变电抗器用的N阱区12。离子注入条件是，剂量1×1013dm-2，加速电压640keV。此外，利用STI划分晶体管区Tr和可变电抗器区Va。
其次，在图6(b)中示出的工序中，在晶体管区Tr、可变电抗器区Va上淀积厚度约为2.8nm的氧化硅膜和厚度约为180nm的多晶硅膜，在多晶硅膜中注入磷等的N型杂质后，对多晶硅膜和氧化硅膜进行构图，形成栅绝缘膜16和多晶硅栅电极18。多晶硅栅电极18的栅长约为0.15μm，栅宽为1μm。其次，在衬底上淀积了厚度约为10nm的氧化硅膜后，利用各向异性刻蚀，形成覆盖多晶硅栅电极18的侧面的注入偏移衬垫17a。然后，在形成了覆盖可变电抗器区Va的抗蚀剂膜Re1后，将抗蚀剂膜Re1作为注入掩模，在形成NMISFET的晶体管区Tr中注入砷(As+)等的N型杂质离子。离子注入条件是，剂量7×1014dm-2，加速电压6keV，注入方向的倾斜角度为0°。由此，在晶体管区Tr中形成与多晶硅栅电极18和注入偏移衬垫17a进行自对准的延伸区14b，但在可变电抗器区Va中不形成延伸区。
其次，在图6(c)中示出的工序中，除去抗蚀剂膜Re1，在衬底上淀积了厚度约为75nm的氧化硅膜后，进行各向异性刻蚀，形成覆盖注入偏移衬垫17a的表面的侧壁17b。然后，以覆盖从可变电抗器区Va中的多晶硅栅电极18的一个部位起经过N阱区12中位于多晶硅栅电极18的一个侧面与STI之间的部分到达STI的一个部位的区域的抗蚀剂膜Re3为掩模，在可变电抗器区Va和晶体管区Tr的NMISFET区域这两者中注入作为N型杂质的磷离子(P+)(或砷离子)。离子注入条件是，剂量6×1015dm-2，加速电压50keV，注入方向的倾斜角度为7°。由此，在可变电抗器区Va中，在N阱区12中位于多晶硅栅电极18的一个侧方的区域中形成衬底接触用扩散区13d。
其次，在图6(d)中示出的工序中，进行一般已知的自对准硅化物工序，在可变电抗器区Va和晶体管区Tr这两者中，在多晶硅栅电极18上，在栅上形成硅化层15a(硅化钴层)，在可变电抗器区Va中的N阱区12和衬底接触用扩散区13d以及晶体管区Tr中的高浓度源·漏区14a上，在扩散区上形成硅化层15b(硅化钴层)。
按照本实施例的半导体器件，可设置既能利用已有的CMOS工艺用制造工艺、又能确保电容的宽的可变范围的可变电抗器。即，在本实施例的半导体器件中的可变电抗器中，由于利用以覆盖从可变电抗器区Va中的多晶硅栅电极18的一个部位起经过N阱区12中位于多晶硅栅电极18的一个侧面与STI之间的部分到达STI的一个部位的区域的抗蚀剂膜Re3为掩模的离子注入形成了衬底接触用扩散区13d，故可变电抗器区Va的位于多晶硅栅电极18的一个侧方的区域只是包含极低浓度的N型杂质的N阱区12，在该区域中不存在妨碍耗尽层的扩大的延伸区或衬底接触用扩散区。因而，由于与第1实施例相比能确保耗尽层的更宽的扩大范围，故即使实现了多晶硅栅电极18的栅长的微细化，也能确保可变电抗器的电容的更大的可变范围。
再有，在本实施例中设置了覆盖多晶硅栅电极18的侧面的注入偏移衬垫17a，但不一定需要设置注入偏移衬垫17a，即使作成利用侧壁17b直接覆盖多晶硅栅电极18的结构，也能发挥尽可能确保耗尽层的宽的扩大范围的本发明的基本的效果。但是，通过设置注入偏移衬垫17a，在CMOS器件的MISFET中，可缩短栅长以确保晶体管的高驱动力，另一方面，可得到能确保延伸区14b相互间的宽的间隔以抑制短沟道效应的效果。
(第4实施例)
图7是示出与混合装载了可变电抗器(MIS电容器)和CMOS器件的第4实施例有关的半导体器件的结构的剖面图。本实施例的半导体器件具备将作为Si衬底的半导体衬底10的表面部分划分为多个有源区的STI(浅槽隔离)。而且，在多个有源区中，有CMOS器件中的设置了MISFET的晶体管区Tr和设置了可变电抗器的可变电抗器区Va。在CMOS器件中的MISFET中，有NMISFET和pMISFET，在该图中，只图示了形成NMISFET的区域。
在半导体衬底10中形成了掺了P型杂质而构成的P阱区11和在P阱区11的一部分中掺了N型杂质而构成的N阱区12。图7中示出的N阱区12是可变电抗器用的有源区。此外，在半导体衬底10的可变电抗器区Va、晶体管区Tr上分别设置了由氧化硅膜构成的栅绝缘膜16、掺了N型杂质的多晶硅栅电极18、由覆盖多晶硅栅电极18的侧面的氧化硅膜构成的注入偏移衬垫17a和由覆盖注入偏移衬垫17a的表面的氧化硅膜构成的侧壁17b。可变电抗器区Va、晶体管区Tr的栅绝缘膜16、多晶硅栅电极18、注入偏移衬垫17a、侧壁17b的材质和栅长方向的尺寸实质上相等。所谓「实质上相等」，是与忽略因制造工艺中的批次或晶片中的位置的差异而必然地会产生的离散性相同的意义，具体地说，意味着设计尺寸是相同的。
而且，在可变电抗器区Va中的N阱区12中位于多晶硅栅电极18的一个侧方的区域中形成了掺了较高浓度的N型杂质而构成的衬底接触用扩散区13e，而在N阱区12中位于多晶硅栅电极18的另一个侧方的区域中没有形成衬底接触用扩散区。这一点与第1实施例不同，是与本实施例有关的半导体器件的可变电抗器的特征。此外，在N阱区12中离开多晶硅栅电极18的一个端部正下方的区域的区域中形成了衬底接触用扩散区13e，在这一点上，本实施例与第3实施例不同。而且，在本实施例中，也没有形成现有的半导体器件的可变电抗器那样的延伸区(或LDD区)。
另一方面，在晶体管区Tr中的P阱区11中位于多晶硅栅电极18的两侧方的区域中，与现有的半导体器件中的晶体管同样，形成了掺了较高浓度的N型杂质而构成的高浓度源·漏区14a和掺了中等浓度的N型杂质而构成的延伸区14b。此外，在可变电抗器区Va、晶体管区Tr的任一区域中利用自对准硅化物工序，在栅上形成了硅化层15a，在扩散区上形成了硅化层15b。
而且，可变电抗器区Va中的衬底接触用扩散区13e中的N型杂质浓度与晶体管区Tr的NMISFET中的高浓度源·漏区14a的杂质浓度实质上相等。此外，如上所述，在可变电抗器区Va中没有设置具有与晶体管区Tr中的NMISFET的延伸区14b中的杂质浓度实质上相等的杂质浓度的杂质扩散区。在此，所谓「杂质浓度实质上相等」，是与忽略因制造工艺中的批次或晶片中的位置的差异而必然地会产生的离散性相同的意义，具体地说，意味着同时进行离子注入或所设定的离子注入条件是相同的。
图8(a)～(d)是示出与第4实施例有关的半导体器件的制造工序的剖面图。
首先，在图8(a)中示出的工序中，在作为半导体衬底10的一部分的掺了硼(B)等的P型杂质的P阱区11的一部分中注入磷等的N型杂质，形成可变电抗器用的N阱区12。离子注入条件是，剂量1×1013dm-2，加速电压640keV。此外，利用STI划分晶体管区Tr和可变电抗器区Va。
其次，在图8(b)中示出的工序中，在晶体管区Tr、可变电抗器区Va上淀积厚度约为2.8nm的氧化硅膜和厚度约为180nm的多晶硅膜，在多晶硅膜中注入磷等的N型杂质后，对多晶硅膜和氧化硅膜进行构图，形成栅绝缘膜16和多晶硅栅电极18。多晶硅栅电极18的栅长约为0.15μm，栅宽为1μm。其次，在衬底上淀积了厚度约为10nm的氧化硅膜后，利用各向异性刻蚀，形成覆盖多晶硅栅电极18的侧面的注入偏移衬垫17a。然后，在形成了覆盖可变电抗器区Va的抗蚀剂膜Re1后，将抗蚀剂膜Re1作为注入掩模，在形成NMISFET的晶体管区Tr中注入砷(As+)等的N型杂质离子。离子注入条件是，剂量7×1014dm-2，加速电压6keV，注入方向的倾斜角度为0°。由此，在晶体管区Tr中形成与多晶硅栅电极18和注入偏移衬垫17a进行自对准的延伸区14b，但在可变电抗器区Va中不形成延伸区。
其次，在图8(c)中示出的工序中，除去抗蚀剂膜Re1，在衬底上淀积了厚度约为75nm的氧化硅膜后，进行各向异性刻蚀，形成覆盖注入偏移衬垫17a的表面的侧壁17b。然后，以抗蚀剂膜Re4为掩模，在可变电抗器区Va和晶体管区Tr的NMISFET区域这两者中注入作为N型杂质的磷离子(P+)(或砷离子)，其中，抗蚀剂膜Re4覆盖可变电抗器区Va中的注入偏移衬垫17a、侧壁17b和多晶硅栅电极18，同时覆盖经过N阱区12中位于多晶硅栅电极18的一个侧面与STI之间的部分到达STI的一个部位的区域。离子注入条件是，剂量6×1015dm-2，加速电压50keV，注入方向的倾斜角度为7°。由此，在可变电抗器区Va中，在N阱区12中离开多晶硅栅电极18的一个端部正下方的区域的区域中形成衬底接触用扩散区13e。
其次，在图8(d)中示出的工序中，进行一般已知的自对准硅化物工序，在可变电抗器区Va和晶体管区Tr这两者中，在多晶硅栅电极18上，在栅上形成硅化层15a(硅化钴层)，在可变电抗器区Va中的N阱区12和衬底接触用扩散区13e以及晶体管区Tr中的高浓度源·漏区14a上，在扩散区上形成硅化层15b(硅化钴层)。
按照本实施例的半导体器件，可设置既能利用已有的CMOS工艺用制造工艺、又能确保电容的宽的可变范围的可变电抗器。即，在本实施例的半导体器件中的可变电抗器中不存在延伸区，而且，利用以抗蚀剂膜Re4为掩模的离子注入形成了衬底接触用扩散区13e，其中，抗蚀剂膜Re4覆盖注入偏移衬垫17a、侧壁17b和多晶硅栅电极18，同时覆盖经过N阱区12中位于多晶硅栅电极18的一个侧面与STI之间的部分到达STI的一个部位的区域，故可变电抗器区Va的位于多晶硅栅电极18的一个侧方的区域只是包含极低浓度的N型杂质的N阱区12，在该区域中不存在妨碍耗尽层的扩大的延伸区或衬底接触用扩散区。此外，在可变电抗器区Va的位于多晶硅栅电极18的另一个侧方的区域中也不存在延伸区，离开多晶硅栅电极18的正下方的区域设置了衬底接触用扩散区13e。因而，由于与第3实施例相比能确保耗尽层的宽的扩大范围，故即使实现了多晶硅栅电极18的栅长的微细化，也能确保可变电抗器的电容的更大的可变范围。
再有，在本实施例中设置了覆盖多晶硅栅电极18的侧面的注入偏移衬垫17a，但不一定需要设置注入偏移衬垫17a，即使作成利用侧壁17b直接覆盖多晶硅栅电极18的结构，也能发挥尽可能确保耗尽层的宽的扩大范围的本发明的基本的效果。但是，通过设置注入偏移衬垫17a，在CMOS器件的MISFET中，可缩短栅长以确保晶体管的高驱动力，另一方面，可得到能确保延伸区14b相互间的宽的间隔以抑制短沟道效应的效果。
(第5实施例)
图9(a)～(d)是示出与混合装载了可变电抗器(MIS电容器)和CMOS器件的第5实施例有关的半导体器件的制造工序的剖面图。本实施例的半导体器件具备将作为Si衬底的半导体衬底10的表面部分划分为多个有源区的STI(浅槽隔离)。而且，在多个有源区中，有CMOS器件中的设置了MISFET的晶体管区Tr和设置了可变电抗器的可变电抗器区Va。在CMOS器件中的MISFET中，有NMISFET和pMISFET，在图9(a)～(d)中，只图示了形成NMISFET的区域。
首先，在图9(a)中示出的工序中，在作为半导体衬底10的一部分的掺了硼(B)等的P型杂质的P阱区11的一部分中注入磷等的N型杂质，形成可变电抗器用的N阱区12。离子注入条件是，剂量1×1013dm-2，加速电压640keV。此外，利用STI划分晶体管区Tr和可变电抗器区Va。
其次，在图9(b)中示出的工序中，在晶体管区Tr、可变电抗器区Va上淀积厚度约为2.8nm的氧化硅膜和厚度约为180nm的多晶硅膜，在多晶硅膜中注入磷等的N型杂质后，对多晶硅膜和氧化硅膜进行构图，形成栅绝缘膜16和多晶硅栅电极18。多晶硅栅电极18的栅长约为0.15μm，栅宽为1μm。
在此，在本实施例中，与第1～第4实施例不同，在N阱区12(有源区)的一个端部上设置了可变电抗器区Va中的多晶硅栅电极18。即，可变电抗器区Va的多晶硅栅电极18的侧端接近于STI的端部。
其次，在衬底上淀积了厚度约为10nm的氧化硅膜后，利用各向异性刻蚀，形成覆盖多晶硅栅电极18的侧面的注入偏移衬垫17a。此时，在本实施例中，在STI上设置了注入偏移衬垫17a中的覆盖多晶硅栅电极18的一个侧面的部分的一部分。但是，也可在STI上设置注入偏移衬垫17a中的覆盖多晶硅栅电极18的一个侧面的部分的整体。然后，在形成了覆盖可变电抗器区Va的抗蚀剂膜Re1后，将抗蚀剂膜Re1作为注入掩模，在形成NMISFET的晶体管区Tr中注入砷(As+)等的N型杂质离子。离子注入条件是，剂量7×1014dm-2，加速电压6keV，注入方向的倾斜角度为0°。由此，在晶体管区Tr中形成与多晶硅栅电极18和注入偏移衬垫17a进行自对准的延伸区14b，但在可变电抗器区Va中不形成延伸区。
其次，在图9(c)中示出的工序中，除去抗蚀剂膜Re1，在衬底上淀积了厚度约为75nm的氧化硅膜后，进行各向异性刻蚀，形成覆盖注入偏移衬垫17a的表面的侧壁17b。然后，以注入偏移衬垫17a、侧壁17b和多晶硅栅电极18为掩模，在可变电抗器区Va和晶体管区Tr的NMISFET区域这两者中注入作为N型杂质的磷离子(P+)(或砷离子)。离子注入条件是，剂量6×1015dm-2，加速电压50keV，注入方向的倾斜角度为7°。由此，在可变电抗器区Va中，在N阱区12中从多晶硅栅电极18的一个端部起到STI的区域中形成衬底接触用扩散区13f。
其次，在图9(d)中示出的工序中，进行一般已知的自对准硅化物工序，在可变电抗器区Va和晶体管区Tr这两者中，在多晶硅栅电极18上，在栅上形成硅化层15a(硅化钴层)，在可变电抗器区Va中的N阱区12和衬底接触用扩散区13f以及晶体管区Tr中的高浓度源·漏区14a上，在扩散区上形成硅化层15b(硅化钴层)。
在本实施例的半导体器件中，如图9(d)中所示，在半导体衬底10中形成了掺了P型杂质而构成的P阱区11和在P阱区11的一部分中掺了N型杂质而构成的N阱区12。图9(d)中示出的N阱区12是可变电抗器用的有源区。此外，在半导体衬底10的可变电抗器区Va、晶体管区Tr上分别设置了由氧化硅膜构成的栅绝缘膜16、掺了N型杂质的多晶硅栅电极18、由覆盖多晶硅栅电极18的侧面的氧化硅膜构成的注入偏移衬垫17a和由覆盖注入偏移衬垫17a的表面的氧化硅膜构成的侧壁17b。可变电抗器区Va、晶体管区Tr的栅绝缘膜16、多晶硅栅电极18、注入偏移衬垫17a、侧壁17b的材质和栅长方向的尺寸实质上相等。所谓「实质上相等」，是与忽略因制造工艺中的批次或晶片中的位置的差异而必然地会产生的离散性相同的意义，具体地说，意味着设计尺寸是相同的。
而且，在可变电抗器区Va中，多晶硅栅电极18的一个侧部与STI接近，注入偏移衬垫17a跨过STI。因而，只在位于多晶硅栅电极18的另一个侧方的区域中形成了包含较高浓度的N型杂质的衬底接触用扩散区13f。这样，不是在有源区的中央、而是在有源区的端部上设置了可变电抗器区Va中的多晶硅栅电极18，这一点与第1～第4实施例不同，是与本实施例有关的半导体器件的可变电抗器的特征。而且，在本实施例中，也没有形成现有的半导体器件的可变电抗器那样的延伸区(或LDD区)。
另一方面，在晶体管区Tr中的P阱区11中位于多晶硅栅电极18的两侧方的区域中，与现有的半导体器件中的晶体管同样，形成了掺了较高浓度的N型杂质而构成的高浓度源·漏区14a和掺了中等浓度的N型杂质而构成的延伸区14b。此外，在可变电抗器区Va、晶体管区Tr的任一区域中利用自对准硅化物工序，在栅上形成了硅化层15a，在扩散区上形成了硅化层15b。
而且，可变电抗器区Va中的衬底接触用扩散区13f中的N型杂质浓度与晶体管区Tr的NMISFET中的高浓度源·漏区14a的杂质浓度实质上相等。此外，如上所述，在可变电抗器区Va中没有设置具有与晶体管区Tr中的NMISFET的延伸区14b中的杂质浓度实质上相等的杂质浓度的杂质扩散区。在此，所谓「杂质浓度实质上相等」，是与忽略因制造工艺中的批次或晶片中的位置的差异而必然地会产生的离散性相同的意义，具体地说，意味着同时进行离子注入或所设定的离子注入条件是相同的。
按照本实施例的半导体器件，可设置既能利用已有的CMOS工艺用制造工艺、又能确保电容的宽的可变范围的可变电抗器。即，在本实施例的半导体器件中的可变电抗器中不存在延伸区，而且，可变电抗器区Va的位于多晶硅栅电极18的一个侧方的区域只是STI，在该区域中不存在妨碍耗尽层的扩大的延伸区或衬底接触用扩散区。此外，在可变电抗器区Va的位于多晶硅栅电极18的另一个侧方的区域中也不存在延伸区。因而，由于与现有的半导体器件中的可变电抗器相比能确保耗尽层的宽的扩大范围，故即使实现了多晶硅栅电极18的栅长的微细化，也能确保可变电抗器的电容的更大的可变范围。
再有，在本实施例中设置了覆盖多晶硅栅电极18的侧面的注入偏移衬垫17a，但不一定需要设置注入偏移衬垫17a，即使作成利用侧壁17b直接覆盖多晶硅栅电极18的结构，也能发挥尽可能确保耗尽层的宽的扩大范围的本发明的基本的效果。但是，通过设置注入偏移衬垫17a，在CMOS器件的MISFET中，可缩短栅长以确保晶体管的高驱动力，另一方面，可得到能确保延伸区14b相互间的宽的间隔以抑制短沟道效应的效果，同时，在可变电抗器中，由于衬底接触用扩散区13f与STI的间隔变得更宽，故可发挥能进一步确保可变电抗器的电容的宽的可变范围那样的进一步的效果。
(第6实施例)
图10(a)～(d)是示出与混合装载了可变电抗器(MIS电容器)和CMOS器件的第6实施例有关的半导体器件的制造工序的剖面图。本实施例的半导体器件具备将作为Si衬底的半导体衬底10的表面部分划分为多个有源区的STI(浅槽隔离)。而且，在多个有源区中，有CMOS器件中的设置了MISFET的晶体管区Tr和设置了可变电抗器的可变电抗器区Va。在CMOS器件中的MISFET中，有NMISFET和pMISFET，在图10(a)～(d)中，只图示了形成NMISFET的区域。
首先，在图10(a)中示出的工序中，在作为半导体衬底10的一部分的掺了硼(B)等的P型杂质的P阱区11的一部分中注入磷等的N型杂质，形成可变电抗器用的N阱区12。离子注入条件是，剂量1×1013dm-2，加速电压640keV。此外，利用STI划分晶体管区Tr和可变电抗器区Va。
其次，在图10(b)中示出的工序中，在晶体管区Tr、可变电抗器区Va上淀积厚度约为2.8nm的氧化硅膜和厚度约为180nm的多晶硅膜，在多晶硅膜中注入磷等的N型杂质后，对多晶硅膜和氧化硅膜进行构图，形成栅绝缘膜16和多晶硅栅电极18。多晶硅栅电极18的栅长约为0.15μm，栅宽为1μm。
在此，在本实施例中，与第1～第4实施例不同，在N阱区12(有源区)的一个端部上设置了可变电抗器区Va中的多晶硅栅电极18。即，可变电抗器区Va的多晶硅栅电极18的侧端接近于STI的端部。
其次，在衬底上淀积了厚度约为10nm的氧化硅膜后，利用各向异性刻蚀，形成覆盖多晶硅栅电极18的侧面的注入偏移衬垫17a。此时，在本实施例中，在STI上设置了注入偏移衬垫17a中的覆盖多晶硅栅电极18的一个侧面的部分的一部分。但是，也可在STI上设置注入偏移衬垫17a中的覆盖多晶硅栅电极18的一个侧面的部分的整体。然后，在形成了覆盖可变电抗器区Va的抗蚀剂膜Re1后，将抗蚀剂膜Re1作为注入掩模，在形成NMISFET的晶体管区Tr中注入砷(As+)等的N型杂质离子。离子注入条件是，剂量7×1014dm-2，加速电压6keV，注入方向的倾斜角度为0°。由此，在晶体管区Tr中形成与多晶硅栅电极18和注入偏移衬垫17a进行自对准的延伸区14b，但在可变电抗器区Va中不形成延伸区。
其次，在图10(c)中示出的工序中，除去抗蚀剂膜Re1，在衬底上淀积了厚度约为75nm的氧化硅膜后，进行各向异性刻蚀，形成覆盖注入偏移衬垫17a的表面的侧壁17b。然后，以覆盖可变电抗器区Va中的多晶硅栅电极18、注入偏移衬垫17a和侧壁17b的抗蚀剂膜Re5为掩模，在可变电抗器区Va和晶体管区Tr的NMISFET区域这两者中注入作为N型杂质的磷离子(P+)(或砷离子)。离子注入条件是，剂量6×1015dm-2，加速电压50keV，注入方向的倾斜角度为7°。由此，在可变电抗器区Va中，在N阱区12中离开多晶硅栅电极18的一个端部正下方的区域的区域中形成衬底接触用扩散区13g。
其次，在图10(d)中示出的工序中，进行一般已知的自对准硅化物工序，在可变电抗器区Va和晶体管区Tr这两者中，在多晶硅栅电极18上，在栅上形成硅化层15a(硅化钴层)，在可变电抗器区Va中的N阱区12和衬底接触用扩散区13g以及晶体管区Tr中的高浓度源·漏区14a上，在扩散区上形成硅化层15b(硅化钴层)。
在本实施例的半导体器件中，如图10(d)中所示，在半导体衬底10中形成了掺了P型杂质而构成的P阱区11和在P阱区11的一部分中掺了N型杂质而构成的N阱区12。图10(d)中示出的N阱区12是可变电抗器用的有源区。此外，在半导体衬底10的可变电抗器区Va、晶体管区Tr上分别设置了由氧化硅膜构成的栅绝缘膜16、掺了N型杂质的多晶硅栅电极18、由覆盖多晶硅栅电极18的侧面的氧化硅膜构成的注入偏移衬垫17a和由覆盖注入偏移衬垫17a的表面的氧化硅膜构成的侧壁17b。可变电抗器区Va、晶体管区Tr的栅绝缘膜16、多晶硅栅电极18、注入偏移衬垫17a、侧壁17b的材质和栅长方向的尺寸实质上相等。所谓「实质上相等」，是与忽略因制造工艺中的批次或晶片中的位置的差异而必然地会产生的离散性相同的意义，具体地说，意味着设计尺寸是相同的。
而且，在可变电抗器区Va中，多晶硅栅电极18的一个侧部与STI接近，注入偏移衬垫17a跨过STI。而且，只在离开多晶硅栅电极18的另一个端部正下方的区域的区域中形成了包含较高浓度的N型杂质的衬底接触用扩散区13g。这样，不是在有源区的中央、而是在有源区的端部上设置了可变电抗器区Va中的多晶硅栅电极18，这一点与第1～第4实施例不同，是与本实施例有关的半导体器件的可变电抗器的特征。此外，在离开可变电抗器区Va的N阱区12中的多晶硅栅电极18的另一个端部下方的区域的区域中形成了衬底接触用扩散区13，这一点与第5实施例不同。而且，在本实施例中，也没有形成现有的半导体器件的可变电抗器那样的延伸区(或LDD区)。
另一方面，在晶体管区Tr中的P阱区11中位于多晶硅栅电极18的两侧方的区域中，与现有的半导体器件中的晶体管同样，形成了掺了较高浓度的N型杂质而构成的高浓度源·漏区14a和掺了中等浓度的N型杂质而构成的延伸区14b。此外，在可变电抗器区Va、晶体管区Tr的任一区域中利用自对准硅化物工序，在栅上形成了硅化层15a，在扩散区上形成了硅化层15b。
而且，可变电抗器区Va中的衬底接触用扩散区13g中的N型杂质浓度与晶体管区Tr的NMISFET中的高浓度源·漏区14a的杂质浓度实质上相等。此外，如上所述，在可变电抗器区Va中没有设置具有与晶体管区Tr中的NMISFET的延伸区14b中的杂质浓度实质上相等的杂质浓度的杂质扩散区。在此，所谓「杂质浓度实质上相等」，是与忽略因制造工艺中的批次或晶片中的位置的差异而必然地会产生的离散性相同的意义，具体地说，意味着同时进行离子注入或所设定的离子注入条件是相同的。
按照本实施例的半导体器件，可设置既能利用已有的CMOS工艺用制造工艺、又能确保电容的宽的可变范围的可变电抗器。即，在本实施例的半导体器件中的可变电抗器中不存在延伸区，而且，可变电抗器区Va的位于多晶硅栅电极18的一个侧方的区域只是STI12，在该区域中不存在妨碍耗尽层的扩大的延伸区或衬底接触用扩散区。此外，在可变电抗器区Va的位于多晶硅栅电极18的另一个侧方的区域中也不存在延伸区。此外，在离开可变电抗器区Va的N阱区12中的多晶硅栅电极18的另一个端部下方的区域的区域中设置了衬底接触用扩散区13a。因而，由于与第5实施例的半导体器件中的可变电抗器相比能确保耗尽层的宽的扩大范围，故即使实现了多晶硅栅电极18的栅长的微细化，也能确保可变电抗器的电容的更大的可变范围。
再有，在本实施例中设置了覆盖多晶硅栅电极18的侧面的注入偏移衬垫17a，但不一定需要设置注入偏移衬垫17a，即使作成利用侧壁17b直接覆盖多晶硅栅电极18的结构，也能发挥尽可能确保耗尽层的宽的扩大范围的本发明的基本的效果。但是，通过设置注入偏移衬垫17a，在CMOS器件的MISFET中，可缩短栅长以确保晶体管的高驱动力，另一方面，可得到能确保延伸区14b相互间的宽的间隔以抑制短沟道效应的效果，同时，在可变电抗器中，由于衬底接触用扩散区13g与STI的间隔变得更宽，故可发挥能进一步确保可变电抗器的电容的宽的可变范围那样的进一步的效果。
(第7实施例)
图11(a)～(d)是示出与混合装载了可变电抗器(MIS电容器)和CMOS器件的第7实施例有关的半导体器件的制造工序的剖面图。本实施例的半导体器件具备将作为Si衬底的半导体衬底10的表面部分划分为多个有源区的STI(浅槽隔离)。而且，在多个有源区中，有CMOS器件中的设置了MISFET的晶体管区Tr和设置了可变电抗器的可变电抗器区Va。在CMOS器件中的MISFET中，有NMISFET和pMISFET，在图11(a)～(d)中，只图示了形成NMISFET的区域。
首先，在图11(a)中示出的工序中，在作为半导体衬底10的一部分的掺了硼(B)等的P型杂质的P阱区11的一部分中注入磷等的N型杂质，形成可变电抗器用的N阱区12。离子注入条件是，剂量1×1013dm-2，加速电压640keV。此外，利用STI划分晶体管区Tr和可变电抗器区Va。
其次，在图11(b)中示出的工序中，在晶体管区Tr、可变电抗器区Va上淀积厚度约为2.8nm的氧化硅膜和厚度约为180nm的多晶硅膜，在多晶硅膜中注入磷等的N型杂质后，对多晶硅膜和氧化硅膜进行构图，形成栅绝缘膜16和多晶硅栅电极18。多晶硅栅电极18的栅长约为0.15μm，栅宽为1μm。
其次，在衬底上淀积了厚度约为10nm的氧化硅膜后，利用各向异性刻蚀，形成覆盖多晶硅栅电极18的侧面的注入偏移衬垫17a。然后，在形成了覆盖可变电抗器区Va的抗蚀剂膜Re1后，将抗蚀剂膜Re1作为注入掩模，在形成NMISFET的晶体管区Tr中注入砷(As+)等的N型杂质离子。离子注入条件是，剂量7×1014dm-2，加速电压6keV，注入方向的倾斜角度为0°。由此，在晶体管区Tr中形成与多晶硅栅电极18和注入偏移衬垫17a进行自对准的延伸区14b，但在可变电抗器区Va中不形成延伸区。
其次，在图11(c)中示出的工序中，除去抗蚀剂膜Re1，在衬底上淀积了厚度约为75nm的氧化硅膜后，进行各向异性刻蚀，形成覆盖注入偏移衬垫17a的表面的侧壁17b。然后，以覆盖可变电抗器区Va整体的抗蚀剂膜Re6为掩模，在可变电抗器区Va和晶体管区Tr的NMISFET区域这两者中注入作为N型杂质的磷离子(P+)(或砷离子)。离子注入条件是，剂量6×1015dm-2，加速电压50keV，注入方向的倾斜角度为7°。由此，在可变电抗器区Va中不形成衬底接触用扩散区。这一点与第1～第6实施例不同。
其次，在图11(d)中示出的工序中，进行一般已知的自对准硅化物工序，在可变电抗器区Va和晶体管区Tr这两者中，在多晶硅栅电极18上，在栅上形成硅化层15a(硅化钴层)，在可变电抗器区Va中的N阱区12和衬底接触用扩散区13g以及晶体管区Tr中的高浓度源·漏区14a上，在扩散区上形成硅化层15b(硅化钴层)。
在本实施例的半导体器件中，如图11(d)中所示，在半导体衬底10中形成了掺了P型杂质而构成的P阱区11和在P阱区11的一部分中掺了N型杂质而构成的N阱区12。图11(d)中示出的N阱区12是可变电抗器用的有源区。此外，在半导体衬底10的可变电抗器区Va、晶体管区Tr上分别设置了由氧化硅膜构成的栅绝缘膜16、掺了N型杂质的多晶硅栅电极18、由覆盖多晶硅栅电极18的侧面的氧化硅膜构成的注入偏移衬垫17a和由覆盖注入偏移衬垫17a的表面的氧化硅膜构成的侧壁17b。可变电抗器区Va、晶体管区Tr的栅绝缘膜16、多晶硅栅电极18、注入偏移衬垫17a、侧壁17b的材质和栅长方向的尺寸实质上相等。所谓「实质上相等」，是与忽略因制造工艺中的批次或晶片中的位置的差异而必然地会产生的离散性相同的意义，具体地说，意味着设计尺寸是相同的。
而且，在可变电抗器区Va中没有设置衬底接触用扩散区，在扩散层上的硅化层15b起到衬底接触区的功能，这一点与第1～第6实施例不同。而且，在本实施例中，也没有形成现有的半导体器件的可变电抗器那样的延伸区(或LDD区)。
另一方面，在晶体管区Tr中的P阱区11中位于多晶硅栅电极18的两侧方的区域中，与现有的半导体器件中的晶体管同样，形成了掺了较高浓度的N型杂质而构成的高浓度源·漏区14a和掺了中等浓度的N型杂质而构成的延伸区14b。此外，在可变电抗器区Va、晶体管区Tr的任一区域中利用自对准硅化物工序，在栅上形成了硅化层15a，在扩散区上形成了硅化层15b。
如上所述，在可变电抗器区Va中没有设置具有与晶体管区Tr中的NMISFET的延伸区14b中的杂质浓度实质上相等的杂质浓度的杂质扩散区或具有与晶体管区Tr中的NMISFET的高浓度源·漏区14a中的杂质浓度实质上相等的杂质浓度的杂质扩散区。在此，所谓「杂质浓度实质上相等」，是与忽略因制造工艺中的批次或晶片中的位置的差异而必然地会产生的离散性相同的意义，具体地说，意味着同时进行离子注入或所设定的离子注入条件是相同的。
按照本实施例的半导体器件，可设置既能利用已有的CMOS工艺用制造工艺、又能确保电容的宽的可变范围的可变电抗器。即，在本实施例的半导体器件中的可变电抗器中，不存在包含其杂质浓度比由形成N阱区12用的离子注入掺了杂的杂质的杂质浓度高的延伸区和衬底接触用扩散区，不存在妨碍耗尽层的扩大的延伸区或衬底接触用扩散区。因而，由于与第1～第6实施例的半导体器件中的可变电抗器相比能确保耗尽层的宽的扩大范围，故即使实现了多晶硅栅电极18的栅长的微细化，也能确保可变电抗器的电容的更大的可变范围。
再有，在本实施例中设置了覆盖多晶硅栅电极18的侧面的注入偏移衬垫17a，但不一定需要设置注入偏移衬垫17a，即使作成利用侧壁17b直接覆盖多晶硅栅电极18的结构，也能发挥尽可能确保耗尽层的宽的扩大范围的本发明的基本的效果。但是，通过设置注入偏移衬垫17a，在CMOS器件的MISFET中，可缩短栅长以确保晶体管的高驱动力，另一方面，可得到能确保延伸区14b相互间的宽的间隔以抑制短沟道效应的效果，同时，在可变电抗器中，由于衬底接触用扩散区13g与STI的间隔变得更宽，故可发挥能进一步确保可变电抗器的电容的宽的可变范围那样的进一步的效果。
(各实施例的变形例)
在上述第5实施例中，作成了横跨有源区(第2有源区)和STI(元件隔离)地设置了注入偏移衬垫的结构，但在不设置注入偏移衬垫的情况下，作成横跨有源区和STI地设置了侧壁的结构即可。
在上述第6实施例中，作成了横跨有源区(第2有源区)和STI(元件隔离)地设置了注入偏移衬垫的结构，但在图10(c)中示出的工序中使抗蚀剂膜Re5横跨有源区和STI即可。
(发明的效果和杂质扩散区的位置的关系)
图12(a)、(b)是按顺序分别示出为了确认本发明的效果而进行的模拟的模型的剖面图和示出模拟结果的图。
如图12(a)中所示，将形成作为可变电抗器区Va中的衬底接触用扩散区的高浓度杂质扩散区时的作为注入掩模的抗蚀剂膜的侧端与栅电极的侧端的距离定为D1。在该模型结构中，只由高浓度源·漏区构成了杂质扩散区，但L1＝0的情况，如现有的半导体器件中的可变电抗器那样，相当于形成延伸区和高浓度杂质扩散区的情况。此外L1＝100nm的情况相当于设置了下端部的横方向的厚度为100nm(或注入偏移衬垫和侧壁)且没有设置延伸区的情况，
图12(b)的横轴表示栅偏压Vg(V)，纵轴表示栅—衬底间电容Cgg(fF/μm2)。即，栅—衬底间电容(MIS电容)的最大值Cmax与最小值Cmin之比Cmax/Cmin表示电容的可变范围的大小。如图12(b)中所示，随着L1变大，电容的可变范围扩大了。因而。为了发挥本发明的效果，在图1中示出的结构中，较为理想的是，在可变电抗器区Va中具有下端部的横方向的合计厚度为100nm的注入偏移衬垫17a和侧壁17b(或单独是横方向的厚度为100nm的侧壁)，没有设置延伸区。此时，相当于多晶硅栅电极18的侧端与衬底接触用扩散区13a的侧端的距离超过了0nm，即，从平面上看，多晶硅栅电极18与衬底接触用扩散区13a彼此没有重叠。
此外，如图12(b)中所示，在L1达到了150nm后，即使L1变大，电容的可变范围也不那么扩大。因而，更为理想的是，在第2实施例中的图4(c)中示出的工序中，抗蚀剂膜Re2的侧端与多晶硅栅电极18的侧端的距离为150nm以上。此时，相当于多晶硅栅电极18的侧端与衬底接触用扩散区13c的侧端的距离为50nm以上。
具有本发明的可变电抗器的半导体器件，可用于需要电压可变电容器(可变电抗器)的压控振荡器等的无线频率(RF)电路中。

Claims (18)

1.一种半导体器件，其特征在于：具有MISFET和MIS电容器，上述MISFET具有形成在被元件隔离包围的第1有源区上的第1栅电极；上述MIS电容器形成在被元件隔离包围的第2有源区上，并具有其栅长方向的尺寸实质上与上述第1栅电极相等的第2栅电极，
上述MISFET具有：
第1栅绝缘膜，介于上述第1栅电极与上述第1有源区之间；
第1侧壁，覆盖上述第1栅电极的侧面；
源·漏区，在位于上述第1有源区内的上述第1栅电极的两侧方的区域中导入了第1导电型的杂质而构成；以及
低浓度杂质扩散区，介于上述第1有源区内的上述源·漏区与位于上述第1栅电极的正下方的区域之间，包含其浓度比上述源·漏区的浓度低的相同的导电型的杂质，
上述MIS电容器具有：
第2栅绝缘膜，介于上述第2栅电极与上述第2有源区之间；
第2侧壁，覆盖上述第2栅电极的侧面；以及
衬底接触用区域，被设置在位于上述第2有源区中的上述第2栅电极的至少一方的侧方的区域中，
在上述第2有源区内，没有形成其杂质浓度实质上与上述MISFET中的上述低浓度杂质扩散区的杂质浓度相等的杂质扩散区。
2.如权利要求1中所述的半导体器件，其特征在于：
上述MIS电容器，具有作为上述衬底接触用区域的、其杂质浓度实质上与上述MISFET中的上述源·漏区的杂质浓度相等的衬底接触用扩散区。
3.如权利要求2中所述的半导体器件，其特征在于：
从平面上看，上述衬底接触用扩散区没有与上述第2栅电极重叠。
4.如权利要求2中所述的半导体器件，其特征在于：
上述衬底接触用扩散区，离开上述第2栅电极的端部下方的区域，从平面上看没有与上述第2侧壁重叠。
5.如权利要求1～4的任一项中所述的半导体器件，其特征在于：
在上述第2有源区中的上述第2栅电极的一个侧面与上述元件隔离之间，没有形成上述MIS电容器中的上述衬底接触用区。
6.如权利要求1～4的任一项中所述的半导体器件，其特征在于：
覆盖上述MIS电容器中的第2侧壁中的上述第2栅电极的一个侧面的部分的至少一部分，设置在上述元件隔离上，
在上述第2有源区中的上述第2栅电极的一个侧面与上述元件隔离之间，没有形成上述MIS电容器中的上述衬底接触用区。
7.如权利要求1～4的任一项中所述的半导体器件，其特征在于：
上述MISFET，还具备介于上述第1栅电极与上述第1侧壁之间的第1偏移衬垫，
上述MIS电容器，还具备介于上述第2栅电极与上述第2侧壁之间的第2偏移衬垫。
8.如权利要求2中所述的半导体器件，其特征在于：
上述MISFET，还具备介于上述第1栅电极与上述第1侧壁之间的第1偏移衬垫，
上述MIS电容器，还具备介于上述第2栅电极与上述第2侧壁之间的第2偏移衬垫，
从平面上看，上述MIS电容器的上述衬底接触用扩散区没有与上述第2偏移衬垫重叠。
9.如权利要求2中所述的半导体器件，其特征在于：
上述MISFET，还具备介于上述第1栅电极与上述第1侧壁之间的第1偏移衬垫，
上述MIS电容器，还具备介于上述第2栅电极与上述第2侧壁之间的第2偏移衬垫，
覆盖上述MIS电容器中的第2偏移衬垫中的上述第2栅电极的一个侧面的部分的至少一部分，设置在上述元件隔离上
上述MIS电容器中的上述衬底接触用扩散区，只形成在上述第2有源区中的上述第2栅电极的另一个侧面与上述元件隔离之间。
10.如权利要求1中所述的半导体器件，其特征在于：
上述MIS电容器，具有作为上述衬底接触用区域的、形成在上述第2有源区的上面部分上的硅化层，
在上述第2有源区内，未形成其杂质浓度实质上与上述MISFET中的源·漏区及低浓度杂质扩散区的杂质浓度相等的杂质扩散区。
11.一种半导体器件的制造方法，其特征在于：上述半导体器件具有MISFET和MIS电容器，上述MISFET具有形成在被元件隔离包围的第1有源区上的第1栅电极；上述MIS电容器形成在被元件隔离包围的第2有源区上，并具有其栅长方向的尺寸实质上与上述第1栅电极相等的第2栅电极，该制造方法包含下述工序：
在上述第1有源区上依次形成上述MISFET的第1栅绝缘膜和第1栅电极、同时在上述第2有源区上依次形成上述MIS电容器的第2栅绝缘膜和第2栅电极的工序a；
使用覆盖上述第2有源区的掩模、且使用上述MISFET的第1栅电极作为掩模，在上述第1有源区中注入第1导电型的第1杂质的工序b；
在上述工序b之后，并在衬底上淀积了绝缘膜之后对该绝缘膜进行蚀刻，以形成覆盖上述MISFET的上述第1栅电极的侧面的第1侧壁和覆盖上述MIS电容器的上述第2栅电极的侧面的第2侧壁的工序c；以及
至少使用上述MISFET的上述第1栅电极和上述第1侧壁作为掩模，在上述第1有源区中注入其浓度比上述第1杂质的浓度高的第1导电型的第2杂质，同时至少使用上述MIS电容器的上述第2栅电极和上述第2侧壁作为掩模，在上述第2有源区中注入其浓度比上述第1杂质的浓度高的第1导电型的上述第2杂质的工序d。
12.如权利要求11中所述的半导体器件的制造方法，其特征在于：
在上述工序d中，作为上述掩模也使用覆盖了覆盖上述MIS电容器的上述第2栅电极和上述第2侧壁中的上述第2栅电极的两侧面的部分的抗蚀剂膜，进行上述第2杂质的注入。
13.如权利要求12中所述的半导体器件的制造方法，其特征在于：
在上述工序d中使用的抗蚀剂膜，也覆盖了上述第2有源区中的位于上述第2栅电极的一个侧面与上述元件隔离之间的部分。
14.如权利要求11中所述的半导体器件的制造方法，其特征在于：
在上述工序d中，作为上述掩模也使用覆盖从上述MIS电容器的上述第2栅电极的一个部位起、经过上述第2有源区中的位于上述第2栅电极的一个侧面与上述元件隔离之间的部分、到达上述元件隔离的一个部位的区域的抗蚀剂膜，进行上述第2杂质的注入。
15.如权利要求11中所述的半导体器件的制造方法，其特征在于：
在上述工序a中，在上述第2有源区的一个端部上形成了上述MIS电容器的上述第2栅绝缘膜和上述第2栅电极，
在上述工序b中，形成上述第2侧壁，并使上述第2侧壁的至少一部分位于上述元件隔离上。
16.如权利要求15中所述的半导体器件的制造方法，其特征在于：
在上述工序d中，作为上述掩模也使用覆盖了覆盖上述MIS电容器的上述第2栅电极和上述第2侧壁中的上述第2栅电极的两侧面的部分的抗蚀剂膜，进行上述第2杂质的注入。
17.如权利要求11～16的任一项中所述的半导体器件的制造方法，其特征在于：
在上述工序a之后且在上述工序b之前，还具有：在衬底上淀积了绝缘膜之后对该绝缘膜进行蚀刻，以形成覆盖上述MISFET的上述第1栅电极的侧面的第1偏移衬垫、同时形成覆盖上述MIS电容器的上述第2栅电极的侧面的第2偏移衬垫的工序，
在上述工序b中，作为掩模使用上述MISFET的上述第1栅电极和第1偏移衬垫。
18.如权利要求11～16的任一项中所述的半导体器件的制造方法，其特征在于：
在上述工序d之后，具有在上述第1、第2有源区的表面部分上形成硅化层的工序e。
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