CN1395316A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件及其制造方法，该半导体器件包括：硅衬底、在硅衬底上形成的由二氧化硅制成的隔离元件用绝缘薄膜、在硅衬底上形成的硅层、在硅层上形成的栅氧化薄膜、在栅氧化薄膜上形成的栅电极、在栅电极的侧面上形成的侧壁、在栅电极上形成的栅硅化物膜、位于栅电极的两侧形成的含有一部分硅层的源漏区域、在源漏区域上形成的硅化物薄膜。因为源漏区域重叠设置在层间绝缘薄膜上，可减小器件及元件面积。这样，在可能高速操作的同时亦可能高集成化。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别是有关已提高集成度的MIS晶体管及其制造方法。
背景技术
近年来，伴随着器件的微小化，为了能够提高MIS晶体管的操作速度，那么降低主体和源极、漏极间的寄生电容就成为了必要。另外，减小单元面积、半导体器件的高集成化也都成为了课题。
图11(a)、图11(b)分别是以前的MOS晶体管的俯视图和剖面图。
如该图所示，以前的MOS晶体管是拥有，含p型杂质的硅(Si)衬底101、在p型硅衬底101上形成的隔离元件用绝缘薄膜102、硅衬底101上形成由二氧化硅制成的栅绝缘薄膜105、在栅绝缘薄膜105上形成的由含n型杂质的多晶硅制成的栅电极103、在栅电极的侧面形成的侧壁106、在硅衬底101内的栅电极的两侧所形成的含n型杂质的源漏区域104a和104b、在栅电极103上形成的栅硅化物薄膜107、在源漏区域104a和104b上各自形成的硅化物薄膜108、在衬底形成的层间绝缘薄膜110、贯串层间的绝缘薄膜110，在源漏区域104a和104b上且到达硅化物薄膜108的插塞109。
在这儿只表示了是一般的n沟道型的MOS晶体管，而p沟道型的MOS晶体管的构造也相同。
以前的MOS晶体管主要是靠缩短栅长等来缩小单元面积。
然而，图11(a)、图11(b)所表示的是就以前的MOS晶体管，说明了为使缩小器件的面积后，细微加工成为可能，必须进行新的加工技术的开发的理由。同时也说明了，晶体管本身已经发展到微小阶段，进一步缩小其面积的余地已几乎没有，再要大幅度缩小器件的面积已是相当困难的了。
对于这个情况，已经有了因改良了MOS晶体管，通过缩小其激活区域来降低寄生电容，从而谋求实现高速操作的例子的报告(H.Kotaki etal.，“Novel Low Capacitance Sidewall Elevated Drain DynamicThreshold MOSFET(LCSED)for Ultra Low Power Dual Gate CMOSTechnology”IEDM98 Ext.Abst.P.415)。
这个例子是为减小激活区域，采用了堆积源漏的构造。这样做，能缩小激活区域的面积，从而减小寄生电容。
然而，这个例子中，在缩小激活区域面积降低寄生电容的同时，由于栅电极和堆积的源漏之间又新产生了新的电容，这样就又新生了不能充分降低寄生电容的缺点。还有，制造工序复杂也是一个缺点。
发明内容
本发明的目的是，提供缩小了激活区域面积，能够高速操作和高密度集成的半导体器件及其制造方法。
本发明的半导体器件包括：具有激活区域的半导体衬底、在上述半导体衬底上形成的围绕上述激活区域的隔离元件用绝缘薄膜、在从上述激活区域上方到上述隔离元件用绝缘薄膜上方设置的半导体层、上述半导体层内，在上述激活区域的上方的区域中形成的栅绝缘薄膜、在上述栅绝缘薄膜上形成的半导体薄膜上形成的栅电极、在上述半导体层内的上述栅电极两侧区域形成的源漏区域的半导体。其中，至少上述半导体层内的在上述隔离元件用绝缘薄膜上方的区域中有一部分形成了源漏区域。
这样，因为在隔离元件用绝缘薄膜上亦形成了源漏区域，就可以缩小激活区域及元件的面积，与以前相比，其结果就可以将器件更加高集成化。另外，因为可以减小源和主体及漏和主体的接触面积，就可以减小寄生电容。也正因为这样，和以前的半导体相比，即便是增加了衬底上所含杂质的浓度，寄生电容不会随之增加。
上述的半导体层中，因为在上述激活区域上有单结晶层，在上述隔离元件用绝缘薄膜上面有多结晶层，所以激活区域上的半导体层作为沟道，在隔离元件用绝缘薄膜的上方的半导体层作为小电阻源漏区域，可以发挥其特别显著的电气特性。
更有联接在上述源漏区域上的布线，由于上述布线和上述源漏区域的接触区域至少有一部分是设置在上述隔离元件用绝缘薄膜的上方，这与以前的在激活区域上留有接触区域的半导体器件相比，大幅度减小元件面积就成为了可能。
另外，在上述半导体层中，上述隔离元件用绝缘薄膜上方的区域，由于在上述半导体层和上述隔离元件用绝缘薄膜之间设置了基础半导体层，在隔离元件用绝缘薄膜上方也就确实可以设置半导体层了。
另外，上述半导体层内，比起在上述激活区域的上方设置部分的厚度，上述元件绝缘薄膜上方设置部分的厚度厚一些也是可以的。
由于上述半导体衬底和上述半导体层都是由硅晶体形成的，如，可以利用过去的MOS晶体管的制造设备，这样，在既能容易地制造器件的同时，又可控制制造成本。
在上述半导体层中，由于至少多包含了锗或者炭元素中的一种，如铬化硅(SiGe)、及碳铬化硅(SiGeC)等，其结晶体中的载流子迁移率比硅纯晶体高，这样的结晶体用于沟道层的器件，其高速操作就成为可能。另外，因为如铬化硅及碳铬化硅等比硅纯晶体的带隙小，所以可以降低阈值电压。
由于上述半导体衬底是SOI构造，可降低布线的寄生电容，从而器件的高速化操作就成为可能。
由于上述栅电极和上述半导体衬底中，位于上述栅电极的直下方的主体区域电联接，可降低栅偏压接通时阈值电压。另外，因为衬底表面纵方向电场小，伴随着纵方向电场的增大即可控制迁移率的降低，也可增大驱动力。
本发明的半导体器件的第一制造方法包括：在拥有激活区域的半导体衬底内围绕上述激活区域形成隔离元件用绝缘薄膜的工序(a)、从上述激活区域到上述隔离元件用绝缘薄膜上方制成半导体层的工序(b)、上述半导体层中位于上述激活区域上方的区域上方形成栅绝缘薄膜和栅电极的工序(c)、进行掺入杂质离子，在上述半导体内由上述(c)工序形成的位于上述栅电极两侧的区域上形成源漏区域的工序(d)。
根据这种方法，可以有效的制造本发明的半导体器件。另外，以前的半导体器件制造设备可以原样使用，又能控制制造成本的增加。
由上述工序(b)，上述半导体层，由于在上述激活区域上方是单晶体层，而上述隔离元件用绝缘薄膜上又是多结晶体层，在其后的形成源漏区域的区域又是由多晶体半导体形成的，所以可以将其用做源漏电极。
另外，本发明的半导体元件的第二制造方法包括：在含有激活区域的半导体衬底内，形成围绕着上述激活区域的隔离元件用绝缘薄膜的工序(a)、在衬底上沉积了第一半导体层后制作布线图案，在上述隔离元件用绝缘薄模上方形成基层半导体层的工序(b)、在衬底上形成的从上述激活区域到上述隔离元件用绝缘薄膜上方第二半导体层的工序(c)、上述第二半导体层中，在上述激活区域上方的区域上方形成栅绝缘薄膜及栅电极的工序(d)、进行掺入杂质离子，上述第一及第二半导体内，形成位于由上述工序(d)形成的上述栅电极两侧的区域，源漏区域的工序(e)。
根据这个方法，用工序(b)，在形成隔离元件用绝缘薄膜的上方的第二半导体层工序(c)之前，隔离元件用绝缘薄膜上方已经形成了基层半导体层，所以，隔离元件用绝缘薄膜的上方确实可以形成第二半导体层。正因为如此，在源漏区域上形成电极，且使其具有这个功能没有什么不合式的。
上述工序(c)中，由于第二半导体层，在上述激活区域上是单结晶层，上述隔离元件用绝缘薄膜的上方则是多结晶层，所以，在激活区域上的第二半导体层作为沟道功能的同时，降低源漏区域的阻抗也成为可能。
附图说明
图1(a)、(b)分别是表示本发明的第一实施例的MOS晶体管的俯视图和剖面图。
图2(a)、(b)、(c)、(d)是表示本发明的第一实施例的MOS晶体管的制造工序中，到形成栅电极工序为止的剖面图。
图3(a)、(b)、(c)、(d)是表示本发明的第一实施例的MOS晶体管的制造工序中，到形成层间绝缘薄膜和接触插塞工序为止的剖面图。
图4(a)、(b)、(c)、(d)是表示本发明的第二实施例的MOS晶体管的制造工序中，到形成衬底上的氧化硅膜工序为止的剖面图。
图5(a)、(b)、(c)、(d)是表示本发明的第二实施例的MOS晶体管的制造工序中，到形成层间绝缘薄膜和接触插塞工序为止的剖面图。
图6(a)、(b)、(c)、(d)是表示本发明的第二实施例的MOS晶体管的制造工序中，到形成栅电极工序为止的剖面图。
图7(a)、(b)、(c)、(d)是表示本发明的第二实施例的MOS晶体管的制造工序中，到形成层间绝缘薄膜和接触插塞工序为止的剖面图。
图8是表示本发明的第一实施例的使用MOS晶体管的SOI衬底变形例的剖面图。
图9是表示本发明的第四实施例的使用MOS晶体管的构造剖面图。
图10是表示本发明的第五实施例的DTMOS的构造剖面图。
图11(a)、(b)是表示以前的MOS晶体管的俯视图及剖面图。
具体实施例第一实施例
图1(a)、(b)分别是表示本发明的第一实施例的MOS晶体管的俯视图和剖面图。如图所示，它包括：本实施例的MOS晶体管为含p型杂质且含有激活区域的硅衬底1、在硅衬底1上形成的由二氧化硅制成的隔离元件用绝缘薄膜2、硅衬底1上从激活区域到隔离元件用绝缘薄膜2的上方用LPCVD方法沉积成的硅层11a、在硅层11a上形成的由二氧化硅制成的栅氧化薄膜5、在栅氧化薄膜5上由多晶硅制成的栅电极3、在栅电极3的侧面上形成的侧壁6、在栅电极3上形成由二锶化锑(TiSi2)制成的栅硅化物膜7、硅层11a内由位于栅电极3的两侧的区域及位于硅衬底1的上方的栅电极3的两侧的区域(除去栅电极3直下方的部分)上形成的含有高浓度n型杂质的源漏区域4、在源漏区域4上形成的由二锶化锑制成的硅化物薄膜8、在衬底上形成的由二氧化硅制成的层间绝缘薄膜10、贯穿层间绝缘薄膜10到达硅化物薄膜8的插塞9。另外，硅层11a内位于隔离元件用绝缘薄膜2上方的区域是由多晶硅形成的，在硅层11a内位于硅衬底1的激活区域上方的区域是由外延成长的单晶硅形成的。特别是在硅层11a内栅电极3的直下方形成了沟道区域11。
本实施例的MOS晶体管的特点是：在隔离元件用绝缘薄膜2上重叠了一部分源漏区域4，源漏电极是在激活区域到隔离元件区域上部形成的。也就是，布线(插塞9)和源漏区域4的接触区域中至少有一部分设置在隔离元件用绝缘薄膜2上。
若采用这样的构造，既可以控制激活区域的面积在最小的必要限度内，也可以缩小源和主体及漏和主体的接触面积。这样，因为可以降低栅电极3和源漏区域4之间的寄生电容，晶体管的高速操作就成为了可能。另外，因为还能缩小元件的尺寸，和以前的MOS晶体管相比可提高集成度。
在本实施例中只列举了n沟道型的MOS晶体管，但此实施方法同样适用于p沟道型的MOS晶体管。
接下来，根据本实施例的MOS晶体管，将缩小激活区域幅度及元件幅度的效果和以前的MOS晶体管进行比较并加以说明。
参看图1(a)及图11(a)，
以前的MOS晶体管的激活区域宽度(Lactive1)为：
               Lactive1＝Lg+2(2Ls+Lc)
本实施例的MOS晶体管的激活区域宽度(Lactive2)为：
               Lactive2＝Lg+2Ls
在这里，Lg是栅长、Ls是余量、Lc是电极接触长。同时，余量、电极接触长和栅长均与前例相同。
根据本实施例的MOS晶体管，所降低的激活区域幅度是：
         ΔLactive＝Lactive2-Lactive1＝2(Ls+Lc)
这样，本实施例的MOS晶体管中的激活区域幅度被缩小的事实就容易理解了。
其次，以前的MOS晶体管的元件幅度(Lcell1)为：
         Lcell1＝Lg+2(2Ls+Lc+Li)
本实施例的MOS晶体管的晶体管元件幅度(Lcell2)为：
         Lcell2＝Lg+2(Ls+Li)＝Lg+2(3Ls+Lc)
在这里，Li是隔离元件区域的长度。
根据本实施例的MOS晶体管，晶体管元件减小的幅度是：
                ΔLcell＝2(Ls+Lc)＝2(Li-Ls)
通常，由于Li＞Ls，所以，据本实施例的MOS晶体管的例子，可知道晶体管元件的幅度也可以缩小。
下面就本实施例的MOS晶体管的制造方法，用图加以说明。
图2(a)、(b)、(c)、(d)，图3(a)、(b)、(c)、(d)是表示本实施例的MOS晶体管的制造工序的剖面图。
首先，就图2(a)表示的工序，在硅衬底1上采用Shallow TrenchIsolation(STI)技术，形成由二氧化硅制成的隔离元件用绝缘薄膜2。接着在硅衬底1上掺入p型杂质形成主体(阱)区域。
其次，图2(b)所表示的工序中，用LPCVD法在硅衬底1上沉积非掺杂硅层。这时在硅衬底的上表面上外延成长为单晶硅层12a’，同时在隔离元件用薄膜2上分别形成多晶硅层12b’和12c’。在这里，重要的是调节多结晶硅在隔离元件用薄膜上形成的条件。也就是，在本说明书中提到的“掺杂”是表示没有实行杂质掺入工序的意思。
接下来看图2(c)表示的工序，为了隔离相邻的晶体管，干蚀刻单晶硅层12a’、多晶硅层12b’和12c’，在隔离元件用绝缘薄膜2上形成多晶硅层12b、12c，在硅衬底1上的多晶硅12b、12c之间形成单晶硅层12a。然后，用热处理方法氧化多晶硅层12b、12c及单晶硅层12a，在多晶硅层12b、12c和单晶硅层12a上面形成由二氧化硅制成的硅氧化薄膜5’。
另外，图2(d)表示的工序中，用CVD法在衬底上沉积了多晶硅后进行离子注入，随后利用抗蚀膜将这个多晶硅层图案化，在氧化硅膜5’上形成栅电极3。在这里尽管没有用图表示，以栅电极3为抗蚀膜将n型杂质注入衬底内形成栅电极的两侧的外接区域亦可。
另外，图3(a)表示的工序中，在衬底上沉积氮化硅后干蚀刻这个氮化硅层，在栅电极3的侧面形成侧壁6。接着干蚀刻氧化硅膜5’在硅衬底1和栅电极3之间形成栅氧化薄膜5。
然后，图3(b)表示的工序中，以栅电极3、侧壁6及栅氧化薄膜5为抗蚀膜，在多晶硅层12b、12c及单晶硅层12a内，栅电极3的两侧及硅衬底1上部的栅电极3的两侧离子注入n型杂质形成源漏区域4。在这里，单晶硅层12a中，栅电极3的直下方的区域是用作沟道功能的沟道区域11。也就是，多晶硅层12b、12c及单晶硅层12a共同称为硅层11a。
图3(c)表示的工序中，在衬底上沉积了锑(Ti)后进行热处理，在栅电极3上由二硅化锑(TiSi2)形成的栅硅化物薄膜7、及源漏区域上同样由二硅化锑形成的栅硅化物薄膜8。
图3(d)表示的工序中，由于TEOS(硅酸乙基)的热分解，衬底上由二氧化硅生成的层间绝缘薄膜10后，采用异向蚀刻的方法将层间绝缘薄膜10开口至硅化物膜8形成接触面。然后，用铝(Al)填埋形成插塞9。
上述图2(b)所表示的工序中，采用调节硅化物沉积条件的方法，在硅衬底1上外延生长的单晶硅层12a及隔离元件用绝缘薄膜2上的多结晶硅12b、12c是同时生成的。由于在隔离元件用绝缘薄膜2上形成多晶硅层12b、12c，可将这部分硅化后用做源漏电极。
另外，本实施例的MOS晶体管的制造方法是采用CVD法、制作布线图案等技术，组合了已为人们所熟知的以前的MOS晶体管的加工技术实现了缩小晶体管的面积。也就是，采用这种作法意味着以前的制造设备可原样使用，同时也意味着本实施例的MOS晶体管可在不提高生产成本的情况下进行生产。
图2(b)表示的工序中，包含沟道区域11部分的单晶硅层12a是在外延生长过程中，可以容易地实现提高衬底的杂质浓度的单晶硅12a做为非掺杂的反向浓度沟道杂质分布曲线。根据这种构造，沟道区域11中移动的载流子可不受杂质散乱的影响而存在，实现了既能够高速操作又可在低阈值电压条件下操作MOS晶体管。另外，通过提高衬底中的杂质的密度既可防止产生击穿，也可控制短沟道效应。
更有胜者，采用本实施例的MOS晶体管的制造方法，如图2(a)所示工序中被隔离元件用绝缘薄膜2包围的激活区域的宽度可以自由调节。
另外，图8是本实施例的MOS晶体管中，使用SOI衬底时的晶体管剖面图。作为本实施例的MOS晶体管，列举了使用硅大容量衬底的例子，如该图所示，同样可以使用SOI衬底。这样，由于和以前的MOS晶体管相比减小了激活领域，就可降低寄生电容，可进一步有效利用被誉为利于高集成化的SOI衬底的特征。
另外，本实施例中，虽只例举了n沟道型的MOS晶体管，而制造p沟道型晶体管亦可采用同样的方法。
另外，不只是MOS晶体管，含有源漏的MIS晶体管、从包含MIS晶体管的MFIS(Metal-Ferroelectric-Insulator-Semiconductor)到非易失性存储器等半导体器件中，由于将源漏区域的一部分横跨过隔离元件用绝缘薄膜上方，这样就可缩小激活区域及晶体管单元的面积。
另外本实施例中，由单晶硅生成的沟到区域11起着沟道的功能，根据条件的变化，也可起到别的区域的沟道功能。第二实施例
本实施例中，说明关于第一实施例中的MOS晶体管的另一种制造方法。
图4(a)、(b)、(c)、(d)，图5(a)、(b)、(c)、(d)表示本实施例的MOS晶体管制造工序的剖面图。
在图4(a)所表示的工序中，在硅衬底1上采用STI技术，形成由二氧化硅制成的隔离元件用绝缘薄膜2。然后，在硅衬底上离子注入p型杂质，形成主体(阱)区域。之后，用LPCVD方法，在衬底上形成由二氧化硅制成的硅氧化薄膜15a。随后，仍用LPCVD方法在硅氧化薄膜15a上沉积多晶硅形成多晶硅层16a。在这里，硅氧化薄膜15a的形成是为了防止在以后的工序，即干蚀刻多晶硅层16a时，蚀刻或损坏硅衬底1。
其后，图4(b)所表示的工序中，用干蚀刻的方法除去多晶硅层16a内的激活区域上方的部分，留下多晶硅层16b。之后，同样用干蚀刻的方法除去多晶硅层15a内激活区域上方的部分，留下多晶硅层15b。但是，多晶硅层16b及15b的端部需延伸保留到激活区域的上部。
此后，图4(c)所示工序中，采用LPCVD方法在衬底上沉积非掺杂硅。这时，在硅衬底1上形成由外延生长制成的单晶硅层18a、在多晶硅层16b上形成多晶硅层17a。另外，这以后的工序与第一实施例相同。
此后，图4(d)所示工序中，利用抗蚀膜蚀刻多晶硅层17a及16b，除去两层外侧的端部，各自留下多晶硅层17b和16c(均未在图中显示)。这个加工过程是为了隔离相邻的晶体管而进行的。随后，热处理多晶硅层16c、17b及单晶硅层18a的裸露面，在各层裸露面上形成硅氧化薄膜19。各层上未氧化的部分就成为多晶硅层16d、17c及单晶硅层18b。
此后，图5(a)所示工序中，在衬底上用CVD方法沉积多晶硅后，在其上制作布线图案，在硅氧化薄膜19上形成栅电极3。
其后，图5(b)所示工序中，与第一实施例相同，在衬底上沉积氮化硅(SiN)后，回蚀这个氮化硅层，然后由蚀刻硅氧化薄膜19在栅电极3的侧面形成由氮化硅制成的侧壁6。
此后，图5(c)所表示的工序中，以栅电极3、侧壁6及栅氧化薄膜5为膜离子注入n型杂质，形成包括硅衬底1内位于栅电极3两侧的区域、单晶硅层18b内位于栅电极3两侧的区域和多晶硅层16d、17c且含有高浓度杂质的源漏区域4。这时，单晶硅层18b内栅电极3直下方的区域制成具有沟道功能的沟道区域11。随后，在衬底上沉积锑膜后进行衬底热处理，形成栅电极3上的由二硅化锑制成的栅氮化物薄膜7和源漏区域上的氮化物薄膜8。
此后，图5(d)所示工序中，用TEOS热分解的方法，在衬底上形成由二氧化硅制成的层间绝缘薄膜10后，采用异向蚀刻将层间绝缘薄膜10开口至氮化物薄膜8而形成接触孔。随后用铝填埋这个接触孔形成插塞9。
根据以上的方法也可制造第一实施例的MOS晶体管。
本实施例的MOS晶体管制造方法中，明显的，图4(b)所表示的工序中的在沉积多晶硅层17a前，先在隔离元件用绝缘薄膜2上形成多晶硅层16b的作法与第一实施例不同。
采用这个方法，在外延成长制成沟道区域11的层的同时，确实可以在隔离元件用绝缘薄膜2上形成多晶硅层17a。
一般的讲，因为在露出二氧化硅的表面较难形成硅层，在同时形成单晶硅层和多晶硅层时，在二氧化硅膜上形成多晶硅层时恐怕会薄于必要厚度。制成源漏电极的多晶硅层太薄，源漏的接触区域电阻的上升就成为担心的问题。本实施例的MOS晶体管制造方法中，因为在先形成的多晶硅层16b的上面沉积多晶硅层，如上所述，确实可以形成多晶硅层17a。这样，据本实施例的制造方法，可提高第一实施例的MOS晶体管的制造成品率。
据本实施例的方法制造的半导体器件，具有和第一实施例几乎相同的构造，而其特征是，位于源漏区域内隔离元件用绝缘薄膜2上方的区域的厚度比沟道区域11的厚度要厚。还有一个特征是，在隔离元件用绝缘薄膜2上还另外形成一个硅氧化薄膜15b。然而，这些特征与半导体器件的功能无关。
另外，本实施例的制造方法和第一实施例的制造方法相同，可制作p沟道型MOS晶体管、SOI衬底等、以及使用硅衬底以外的其他衬底的MOS晶体管。第三实施例
本实施例的MOS晶体管的制造方法是一种使用SAC(Self AlignContact)工序形成半导体器件的方法。
图6(a)、(b)、(c)、(d)，图7(a)、(b)、(c)、(d)是表示本实施例的MOS晶体管的制造工序的剖面图。
首先，就图6(a)表示的工序，在硅衬底1上采用STI(Shallow TrenchIsolation)技术，形成围绕激活区域且由二氧化硅制成的隔离元件用绝缘薄膜2。随后在硅衬底1上离子掺入p型杂质，形成主体(阱)区域。
此后，图6(b)表示的工序中，用LPCVD法在硅衬底上沉积硅层。这时，在硅衬底的上表面上外延成长为单晶硅层，同时在隔离元件用薄膜2上形成多晶硅层。在这里，重要的是调节在隔离元件用薄膜2上形成多结晶硅的条件。随后，为了隔离相邻的晶体管，干蚀刻单晶硅层和多晶硅层，在隔离元件用绝缘薄膜2上形成多晶硅层12b、12c，在硅衬底1上的多晶硅12b、12c之间形成单晶硅层12a。
图6(c)表示的工序是，用热处理方法氧化多晶硅层12b、12c及单晶硅层12a，在多晶硅层12b、12c和单晶硅层12a上面形成由二氧化硅制成的硅氧化薄膜5’。用CVD法在衬底上沉积了多晶硅层3a后离子注入n型杂质，随后在多晶硅层3a上沉积锑。随后，热处理衬底，在多晶硅层3a上由二硅化锑制成的硅化物薄膜7a后，在硅化物薄膜7a上沉积氮化硅形成氮化硅层13a。
图6(d)表示的工序是，利用抗蚀膜，将硅氧化薄膜5’、多晶硅层3a、氮化物层7a及氮化硅层13a各自制作布线图案后各自形成单晶硅层上的由二氧化硅制成的栅氧化薄膜5、栅氧化薄膜5上由多晶硅制成的栅电极3、栅电极3上由二硅化锑制成的栅氮化物膜7、栅氮化物膜7上的由氮化硅制成的栅间隙膜13。
此后，图7(a)所表示的工序是，利用CVD方法在衬底上沉积了二氧化硅后再沉积氮化硅，然后回蚀这个氮化硅层。随后干蚀刻先沉积的二氧化硅膜形成在栅氧化薄膜5、栅电极3、栅氮化物膜7及栅间隙膜13的侧面及其单晶硅层12a的上方，由二氧化硅制成的L状的第1侧壁14，也形成在第1侧壁14上由氮化硅制成的第2侧壁26。
此后，图7(b)所表示的工序中，以栅电极3、侧壁26为膜离子注入n型杂质，形成包括硅衬底1内位于栅电极3两侧的区域、单晶硅层12a内位于栅电极3两侧的区域及由多晶硅层12b、12c制成的区域上含有高浓度杂质的源漏区域4。这时，单晶硅层12a内栅电极3直下方的区域就形成具有沟道功能的沟道区域11。
此后，图7(c)所表示的工序中，采用CVD方法在衬底上沉积锑后热处理衬底，形成源漏区域4上的由二硅化锑制成的氮化物薄膜8。
随后，图7(d)所示工序中，用TEOS热分解的方法，在衬底上形成由二氧化硅制成的层间绝缘薄膜10后，采用异向蚀刻的方法将层间绝缘薄膜10开口至氮化物薄膜8而形成接触孔。这时，因为在栅电极3上形成了栅间隙13，用SAC工序可形成接触孔。随后用铝填埋这个接触孔形成插塞9。
本实施例的半导体器件的制造方法，由于使用了SAC工序，在制作抗蚀膜时已不必留出误差容限，这样就可以减小元件的尺寸，而可使晶体管更加微型化。
另外，与本实施例相同，以下的实施例中由于同样在栅电极上形成氮化硅薄膜，也就一样可以使用SAC工序。第四实施例
图9是表示本发明的第四实施例的使用MOS晶体管构造的剖面图。本实施例的MOS晶体管因采用了作为沟道区域的铬化硅层，它的构造与第一事实例的MOS晶体管基本上相同。
如该图所示，本实施例的晶体管拥有：含有激活区域的n型硅衬底31、在硅衬底31上形成的由二氧化硅制成的隔离元件用绝缘薄膜2、在硅衬底31和隔离元件用绝缘薄膜2上用CVD方法形成的硅层32、在硅层32上采用CVD方法外延成长成的铬化硅层33、在铬化硅层33上沉积的硅层34、在硅层34上形成的由二氧化硅制成的栅氧化薄膜5、在栅氧化薄膜5上形成的由含有p型杂质的多晶硅制成的栅电极3、在栅电极3的侧面上形成的由氮化硅制成的侧壁6、在栅电极3上形成的由二硅化锑制成的栅氮化物薄膜7、在栅电极3两侧形成的含有高浓度p型杂质的源漏区域40、在源漏区域40上形成的由二硅化锑制成的氮化物薄膜8、在衬底上形成的由二氧化硅制成的层间绝缘薄膜10、贯通层间绝缘薄膜10到达氮化物薄膜8插塞9。在这里，源漏区域40是由硅衬底31的表面，位于硅层32、铬化硅层33及硅层34内的栅电极两侧的区域形成的。另外，硅层32、铬化硅层33及硅层34内的栅电极3直下方区域作为特别的硅缓冲层35、铬化硅沟道层36及硅间隙层37。另外、硅层32及硅层34内位于隔离元件用绝缘薄膜2上的部分构成了源漏区域40，且为多晶状态。
本实施例的MOS晶体管中，由于采用了如铬化硅一样，和硅相比带隙小的材料作为沟道区域，降低阈值电压就成为了可能。另外，即便是提高主体区域(硅衬底31上部、栅电极直下方的部分)的杂质浓度，也可以维持低阈值电压。在这里，又因为可以提高衬底的杂质浓度，亦就可以控制击穿等的短沟道效应。
在提高了衬底内的杂质的浓度的情况下，以铬化硅层作为沟道的MOS晶体管有伴随着寄生电容增大操作速度降低的情况，但是，若选择本实施例的MOS晶体管，由于在隔离元件用绝缘薄膜上形成源漏电极，缩小了源和主体的接触面积及漏和主体的接触面积，也就减小了寄生电容。因此，若采用本实施例的MOS晶体管，利用铬化硅的特性可实现高速操作。
另外，本实施例中只例举了p沟道型MOS晶体管的例子，同样，n沟道型MOS晶体管同样适用。
再有，本实施例中采用铬化硅作为沟道，而碳铬化硅、碳化硅等材料构成沟道同样可以，采用其他半导体材料也同样可以。另外，采用任意的铬、碳含有率的材料均可。第五实施例
本实施例中，说明关于MOS晶体管的栅和主体电接DTOMOS(Dynamic Threshold Voltage MOSFET)的例子。
图10是表示本实施例DTMOS晶体管构造的剖面图。如图所示，本实施例的DTMOS晶体管是：被预埋了二氧化硅层的SOI衬底41、在SOI衬底41上形成的，与SOI衬底41中二氧化硅层相连且被激活区域所围的，由二氧化硅制成的隔离元件用绝缘薄膜42、在SOI衬底41的激活区域及隔离元件用绝缘薄膜42上用CVD方法外延成长形成的硅层43、在硅层43上形成的由二氧化硅制成的栅氧化薄膜48、在栅氧化薄膜48上形成的由多晶硅制成的栅电极45、在栅电极45的侧面上形成的侧壁46、在栅电极45上形成的由二硅化锑制成的栅氮化物薄膜49、在硅层43及SOI衬底上部内位于栅电极45两侧区域(除去栅电极45直下方的部分)形成的含有高浓度n型杂质的源漏区域53、在源漏区域53上形成的由二硅化锑制成的氮化物薄膜50、在衬底上形成的由二氧化硅制成的层间绝缘薄膜51、贯通层间绝缘薄膜51到达氮化物薄膜50插塞52。另外，SOI衬底内位于栅电极45直下方的主体区域44是电连介于接触插塞54与栅电极45。另外，硅层43内隔离元件用绝缘薄膜42的上方区域是由多晶硅制成，这以外的区域的硅层43是由单晶硅制成，特别是栅电极下方为沟道区域47。
一般情况下，栅和主体区域电联的DTMOS晶体管和在SOI衬底上形成的通常的MOS晶体管相比较，尽管栅间隙关闭时的漏泄电流相同，却有着栅间隙接通时阈值电压变低的特征。因此，DTMOS晶体管就具有在栅间隙接通时比以前的MOS晶体管显著增大的驱动力的特征。另外，在DYMOS晶体管中，因为栅和主体区域之间基本上没有电位差，与以前的MOS晶体管相比衬底表面上的纵方向电场明显变小，其结果，由于可以控制伴随纵方向电场增大而退化的迁移率则增大驱动力成为可能。
可是，由于以前的MOS晶体管栅电极和主体区域相互联接，伴随主体区域的电容作为栅电容而被附加，与MOS晶体管相比就存在增大栅电容的缺点。
本实施例中，由于在隔离元件区域上形成源漏电极，源和主体及漏和主体的接合面积减小，也就降低了寄生电容。因而选择本实施例的DTMOS晶体管就可以明显提高操作速度。
即使对主体区域44掺杂高浓度杂质，与通常的MOS晶体管，或者是DTMOS晶体管相比可控制寄生电容。这样做，本实施例中的DTMOS晶体管中，因为提高包含在主体区域44内的杂质浓度，所以可以得到导通电流增大，控制主体电流和操作电压范围的扩大，由于降低了主体电压而缩短CR的迟延时间等效果。另外，由于提高了主体区域44中所含的杂质浓度而控制了源漏之间的击穿，这样使栅长较短的电路组合元件正常操作就成为可能。
另外，本实施例的DTMOS晶体管中，在掺杂了高浓度杂质的主体区域44上，沟道区域47由于是采用外延成长方式形成的，所以就可形成拥有陡峭杂质分布曲线的反向浓度沟道分布曲线。其结果，由于即使是增大主体偏系数也可降低阈值电压，所以在低阈值情况下也同样可以得到高速栅操作效果，这样就可以得到大的导通电流。
进一步，采用本实施例的DTMOS晶体管，因为可以减小在源区域和主体区域之间形成的PN节面积，这样不仅可降低节电容，也可降低主体电流。
另外，在激活区域中不必再保留形成源漏电极的区域，这样，既可以缩小晶体管的元件尺寸，也可以谋求增大集成度。
因而，本实施例的DTMOS晶体管与以前的MOS晶体管及DTMOS晶体管相比，具有大驱动电流、可能高速操作、且元件面积小的特点。
另外，在本实施例中只说明了以硅层为沟道区域的DTMOS晶体管，然而，以铬化硅、碳铬化硅为沟道区域的零差DTMOS晶体管同样可以得到本实施例说明的效果。

Claims (14)

1.一种半导体器件及其制造方法，它包括：具有激活区域的半导体衬板、在上述半导体衬板上形成的围绕上述激活区域的隔离元件用绝缘薄膜、在从上述激活区域上方到上述隔离元件用绝缘薄膜上方设置的半导体层、上述半导体层内，在上述激活区域的上方的区域中形成的栅绝缘薄膜、在上述栅绝缘薄膜上形成的半导体薄膜上形成的栅电极、在上述半导体层内的上述栅电极两侧区域形成的源漏区域的半导体，其中：
至少上述半导体层内的在上述隔离元件用绝缘薄膜上方的区域中有一部分形成了源漏区域。
2.根据权利要求第1项所述半导体器件，其中：
上述的半导体层中，因为在上述激活区域上有单结晶层，在上述隔离元件用绝缘薄膜上面有多结晶层。
3.根据权利要求第1项所述半导体器件，其中：
还有联接在上述源漏区域上的布线，上述布线和上述源漏区域的接触区域至少有一部分是设置在上述隔离元件用绝缘薄膜的上方。
4.根据权利要求第2项所述半导体器件，其中：
上述半导体层中，上述隔离元件用绝缘薄膜上方的区域，在上述半导体层和上述隔离元件用绝缘薄膜之间设置了基础半导体层。
5.根据权利要求第4项所述半导体器件，其中：
上述半导体层内，比起在上述激活区域的上方设置部分的厚度，上述元件绝缘薄膜上方设置部分的厚度厚。
6.根据权利要求第1至5项所述任何一个半导体器件，其中：
上述半导体衬板和上述半导体层都是由硅晶体形成的。
7.根据权利要求第6项所述半导体器件，其中：
上述半导体层中，至少包含了锗或者炭元素中的一种。
8.根据权利要求第1至5项所述任何一个半导体器件，其中：
上述半导体衬板是SOI构造的。
9.根据权利要求第1至5项所述任何一个半导体器件，其中：
上述栅电极和上述半导体衬板中，位于上述栅电极的直下方的主体区域电联接。
10.一种含有以下制作工序的半导体制造方法，它包括：
在拥有激活区域的半导体衬板内围绕上述激活区域形成隔离元件用绝缘薄膜的工序(a)、从上述激活区域到上述隔离元件用绝缘薄膜上方制成半导体层的工序(b)、上述半导体层中位于上述激活区域上方的区域上方形成栅绝缘薄膜和栅电极的工序(c)、进行掺入杂质离子，在上述半导体内由上述(c)工序形成的位于上述栅电极两侧的区域上形成源漏区域的工序(d)。
11.根据权利要求第10项所述半导体器件的制造方法，其中：
上述工序(b)，上述半导体层，在上述激活区域上方是单晶体层，而上述隔离元件用绝缘薄膜上又是多结晶体层。
12.一种含有以下制作工序的半导体制造方法，它包括：
在含有激活区域的半导体衬板内，形成围绕着上述激活区域的隔离元件用绝缘薄膜的工序(a)、在衬板上沉积了第一半导体层后制作布线图案，在上述隔离元件用绝缘薄模上方形成基层半导体层的工序(b)、在衬板上形成的从上述激活区域到上述隔离元件用绝缘薄膜上方第二半导体层的工序(c)、上述第二半导体层中，在上述激活区域上方的区域上方形成栅绝缘薄膜及栅电极的工序(d)、进行掺入杂质离子，上述第一及第二半导体内，形成位于由上述工序(d)形成的上述栅电极两侧的区域，源漏区域的工序(e)。
13.根据权利要求第12项所述半导体器件，其中：
上述工序(c)中，第二半导体层，在上述激活区域上是单结晶层，上述隔离元件用绝缘薄膜的上方则是多结晶层。
14.根据权利要求第12或者13项所述半导体器件的制造方法，其中：
上述基础半导体层是由多晶体半导体制成的。
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