CN1855542A - 类平面及类鳍式场效电晶体的电晶体元件及其制造方法 - Google Patents

Abstract

本发明是有关于一种类平面及类鳍式场效电晶体的电晶体元件，本发明揭露了于块状硅材上的类平面互补金氧半导体及鳍式场效电晶体的电晶体元件。第一电晶体具有掺杂且凹陷的通道区，此通道区是形成于浅沟隔离区的侧壁上。第二电晶体则具有掺杂且凹陷的通道区，且其具有复数个边鳍并列于元件的主动区的边界上。第三电晶体具有未掺杂且凹陷的通道区于浅沟隔离区的侧壁上，其中通道区具有复数个边鳍于其上。此外，上述的每一元件均可附加额外的罩幕，以让传统电晶体及本发明的类鳍式场效电晶体的电晶体元件共同制造于块状硅材上。另外，数个用以制造以上各个元件的方法亦将在本发明中揭露。

Description

类平面及类鳍式场效电晶体的电晶体元件及其制造方法

技术领域

本发明是有关于一种鳍式场效电晶体(Fin Field-effect transistor；FinFET)，且特别是有关于一种类平面互补金氧半导体，与一种具有加强驱动电流与抑制短通道效应特性，并位于块状硅材上的类鳍式场效电晶体的电晶体元件(被称为块状鳍式场效电晶体或块状硅材上覆鳍式场效电晶体)，及其制造方法。

背景技术

一般而言，不论是块状硅材或绝缘层上覆硅结构上的电晶体，各个世代间的互补金氧半导体集成电路的效能强化通常是藉由让电晶体的闸极长度变短，并让其闸极氧化层的厚度变薄而达成。这通常被称为金氧半导体电晶体的缩放(Scaling)。

应用于集成电路元件的金氧半导体场效电晶体(Metal-Oxide-Semiconductor-Field-Effect-transistors；MOSFETs)一般具有源极、汲极及具有闸极氧化层的闸极电极。随着闸极氧化层的厚度变薄，电晶体即可以较低的电压驱动，进而避免电崩溃及穿透闸极氧化层的漏电流。

此外，随着制造于块状硅材上的互补金氧半导体电晶体的通道长度已经缩小至100nm以下，应用习知的互补金氧半导体电晶体结构将使得通道区、接合区及闸介电层产生漏电流，此将使电晶体的效能下降。特别是在于互补金氧半导体元件的源极与汲极间的交互作用，这种交互作用一般会导致临界电压下降，并造成不佳的次临界电压震荡，进而让电晶体无论在开启或关闭状态的闸极控制能力下降。这种现象通常被称为短通道效应。

为了克服制造互补金氧半导体于块状硅材上的缺点，互补金氧半导体现在也可制造于绝缘层上覆硅结构上。

在产生布局的过程中，金氧半导体场效电晶体通常会定义出一个硅主动区，此硅主动区中穿插有单一或多条由多晶硅组成的线图案。此外，主动区通常是由硅组成的二维平面层。

于绝缘层上覆硅结构上的金氧半导体场效电晶体，其元件主动区下方通常具有绝缘层(通常是氧化硅，并被称为埋入氧化物层)；此与习知的块状金氧半导体场效电晶体不同，习知的块状金氧半导体场效电晶体是直接制造于硅基材上，因此其主动区下方是为硅材质。由于在绝缘层上覆硅结构上的金氧半导体场效电晶体具有较于块状硅材上的互补金氧半导体更小的次临界电压震荡(换言之，较佳关闭效能)，因此在绝缘层上覆硅结构上的金氧半导体场效电晶体将具有较快的元件速度。此外，由于通道区及源/汲极下的埋入氧化物层的阻挡，因此在绝缘层上覆硅结构上的金氧半导体场效电晶体的源极与汲极间的电耦合将降低。然而随着元件尺寸的缩小，这种理想情况也变得日益艰难；由于源极与汲极间的尺寸缩小，源/汲极与通道区的作用将会增加，因此使得控制闸极的能力下降，并使短通道效应增强。

请参阅图1及图2所示，位于绝缘层上覆硅结构10上的鳍式场效电晶体，其具有薄通道区或鳍状区域于绝缘层上覆硅结构上。鳍12是由硅所制成，并形成于绝缘层上覆硅结构10上，此绝缘层上覆硅结构10具有埋入氧化物层16及硅基材14，上述的鳍12是垂直地延展于基材的平面上。鳍沿着垂直方向的两端(连同顶平面部分)是可应用来形成场效电晶体的通道区。这些具有鳍状结构的场效电晶体也被称为鳍式场效电晶体(通常也被称为双闸鳍式场效电晶体或三闸电晶体)。请参阅美国专利6,413,802 B1号，露许多有关于在绝缘层上覆硅结构上制造鳍式场效电晶体的实施例被。

位于绝缘层上覆硅结构10上的鳍式场效电晶体具有至少一垂直走向的鳍12以及包裹或覆盖鳍两侧及顶面的自动对准闸极18。此垂直走向的薄鳍可导致众所周知的薄体效应(thin-body effect)，例如增强迁移率及反转体积。由于闸极18是完全或几乎完全包裹着鳍12或通道区，其将提供绝佳的闸极开关控制能力，并同时具有已知薄体效应所具备的优点。此外，短通道效应也将因元件主动区下的埋入氧化物层削除了源极与汲极间的静电耦合效应而改善。

如图3所绘示，较理想的状况为藉由多个彼此平行的鳍21与单一共同闸极23来构成具有较宽通道区的电晶体19。

不论是图1、图2A-2E或图3所绘示的互补金氧半导体场效电晶体及绝缘层上覆硅结构上的鳍式场效电晶体均已证实其具有较于块状硅材上的平面互补金氧半导体更好的效能，特别是在于抑制短通道效应及降低漏电流方面的功效。

于绝缘层上覆硅结构上制造鳍式场效电晶体的习知方法与在块状硅材上制造平面互补金氧半导体的方法类似。图1是绘示位于绝缘层上覆硅结构上的鳍式场效电晶体，其具有由硅制成的鳍。此鳍12的厚度(或宽度)W是约10nm，并可藉由一些已知的技术来制造，例如电子束曝光。

一般而言，每一个由硅所制成的鳍的厚度W是介于10nm-40nm之间。此外，鳍的高度H是介于30-100nm之间。而鳍的高宽比值或外观比值是介于1-3之间，此数值是高于一般平面互补金氧半导体。

一般来说，所有鳍的高度及厚度(或宽度)均应一致。而较宽的电晶体可藉由多个彼此平行的鳍与单一共同闸极来构成(如图3所绘示)。

如图2A-2E所绘示，于绝缘层上覆硅结构上制造鳍式场效电晶体的方法与习知在块状硅材上制造平面互补金氧半导体的方法类似。

图2A-2E是绘示于绝缘层上覆硅结构上制造鳍式场效电晶体的流程。

图2A是绘示制造鳍的部分步骤，其包括图案化、蚀刻及临界电压掺杂制程而形成。由硅所制成的鳍12是首先藉由良好的曝光(例如电子束曝光)，然后再对硅进行蚀刻，并选择性地实施临界电压掺杂制程。如图2A所绘示，于对硅进行蚀刻后可选择性地实施临界电压植入24，此临界电压植入24是可根据组成闸极的材料来调整临界电压。

与在块状硅材上制造平面互补金氧半导体不同的是，由于绝缘层上覆硅结构中的埋入氧化物层已经提供了良好的绝缘，故形成浅沟隔离(Shallow Trench Isolation；STI)的制程也就不再需要。

如图2B所绘示，于图案化制程后，鳍12的表面将氧化以形成闸极氧化层。接着在闸极氧化层形成后，闸极导体薄膜亦将沉积于鳍12上，并图案化为闸极18，此闸极导体薄膜的材料较佳包括多晶硅、钼及氮化钛其中至少一者。闸极最好是利用蚀刻制程来形成对准良好，并跨坐于鳍的两侧壁的闸极。藉由上述制程所产生的通道区的宽度约为每一鳍的鳍高的两倍，其中鳍高是恰为于绝缘层上覆硅结构上的鳍式场效电晶体的硅层厚度。

元件的临界电压可藉由使用不同的闸极材料来调整，利如使用耐火材料、化合物(如氮化钛)或合金(如硅锗合金)来制成闸极。临界电压是可由闸极材料及开启状态时鳍中的载体密度来决定，其中的机制为公知的知识，在此不再赘述。

图2C是绘示用以形成轻掺杂汲极的具有选择能力的植入制程，其针对基材的选定表面实施大倾角的植入28，以提供均匀的轻掺杂汲极。于图2C中所绘示的不同角度的箭头是表示于此植入制程的大角度倾斜。光阻图案20是利用一般罩幕制程而形成。具有选择性的轻掺杂汲极植入物将分别形成N型通道及P型通道。

如图2D所绘示，间隙壁30是利用沉积及化学移除制程(如回蚀技巧)而形成于闸极18的侧壁及鳍(不隶属于闸极)上。此间隙壁的材料一般为二氧化硅或氮化硅。

于间隙壁形成后，鳍的含硅部分将暴露出来，以利用罩幕来进行重剂量的N型或P型掺杂物的植入，进而形成源极及汲极(如图1所绘示的源极22与汲极25)。

如图2E所绘示，薄薄的一层金属硅化物32将藉由习知的自动对准金属硅化技术来形成。此金属硅化制程将于源极及汲极消耗少量的硅。可行的金属硅化物包括硅化镍及硅化钯，然在此并不限于习知常用的金属硅化物，例如硅化钛及硅化钴。

或者制造者亦可实施另外一种具选择性的导体沉积制程，以取代图2E所绘示的金属硅化物32，此导体沉积制程是可为具选择性的金属沉积、多晶硅沉积或单晶硅沉积。

绝缘层上覆硅技术进一步地改善电路的速度，并降低电路的操作电压。埋入氧化物层不仅仅是降低源/汲极接合区的电容，以加速其操作速度，时也消除源/汲极间的电耦合；在块状硅材上的互补金氧半导体中，源/汲极间的电耦合将使得电晶体的效能降低(例如导致临界电压下降、次临界电压震荡较差及漏电流变高的短通道效应)。

于绝缘层上覆硅结构上制造鳍式场效电晶体的技术一般是优于平面互补金氧半导体，然于绝缘层上覆硅结构上制造具有类平面表面的鳍式场效电晶体将遭遇以下数个严峻的挑战，包括：如何提供一个适合的绝缘层上覆硅基材；如何实施一个良好的微影制程；如何实施一个具高度外观比值的蚀刻制程；如何利用大倾角植入制程来产生一个均匀掺杂的源/汲极及轻掺杂汲极。事实上，鳍式场效电晶体的源极与汲极均位于通道区的最低处上方，因此鳍式场效电晶体的源极与汲极是属于升高的源极与汲极，升高的源极与汲极具有一些公知的优点，如降低源/汲之间穿透通道区的电耦合。

此外，如同其他金氧半导体电晶体一般，当鳍式场效电晶体制造于绝缘层上覆硅结构时将遭受浮体效应的影响。当电晶体启动或关闭时，浮动通道区将可依电压的不同而带有电荷，浮体效应也就因此而发生。浮体效应将使电晶体行为的再现性较差。反的，由于块状硅材上的金氧半导体电晶体，其通道区是电性连接基材，故浮体效应将不会发生。

因此，本发明的一方面就在于克服制造平面互补金氧半导体及鳍式场效电晶体于绝缘层上覆硅结构上所遭遇的缺点。

由此可见，上述现有的电晶体元件显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决电晶体元件存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的类平面及类鳍式场效电晶体的电晶体元件及其制造方法，便成了当前业界极需改进的目标。

有鉴于上述现有的电晶体元件存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的类平面及类鳍式场效电晶体的电晶体元件，能够改进一般现有的电晶体元件，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的电晶体元件存在的缺陷，而提供一种新型结构的类平面及类鳍式场效电晶体的电晶体元件，使其结合类平面互补金氧半导体及类鳍式场效电晶体的电晶体元件的技术，并使其制造于块状硅材上，用以克服目前平面互补金氧半导体在元件尺寸缩小时所遭遇的短通道效应的问题，以及未来于绝缘层上覆硅结构上制造鳍式场效电晶体所遭遇的浮体效应的问题，从而更加适于实用。

本发明的另一目的在于，而提供一种新的类平面及类鳍式场效电晶体的电晶体元件的制造方法所要解决的技术问题是使其于绝缘层上覆硅结构上制造鳍式场效电晶体，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种类平面鳍式场效电晶体元件的电晶体元件，其包括：半导体基材，具有一顶壁及至少一凹陷区，中该凹陷区具有一侧壁及一底部；绝缘层的一部分，形成于该凹陷区中；一掺杂区，位于该凹陷区的该侧壁；闸介电层，位于该半导体基材的该顶壁及该凹陷区的该侧壁上，其中该闸介电层的介电常数约大于4；以及一闸极电极，位于该半导体基材的该顶壁及该凹陷区的该侧壁上。

本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。

前述的类平面鳍式场效电晶体元件的电晶体元件，其更包括一第二凹陷区。

前述的类平面鳍式场效电晶体元件的电晶体元件，其中该侧壁包括一含氮层。

一种类平面鳍式场效电晶体的电晶体元件，其包括：一半导体基材，有一顶壁及至少一第一凹陷区，其中该第一凹陷区具有一侧壁及一底部；绝缘层，部分地位于该第一凹陷区中；至少一第二凹陷区，与该第一凹陷区的该侧壁的一顶边并列，其中该第二凹陷区的深度小于该第一凹陷区；一闸介电层，位于该半导体基材的该顶壁、该第一凹陷区的该侧壁与该第二凹陷区上，其中该闸介电层的介电常数约大于4；以及一闸极电极，位于该半导体基材的该顶壁、该第一凹陷区的该侧壁与该第二凹陷区上。

本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。

其更包括：一硅化金属层，形成于该第二凹陷区上方。

前述的类平面鳍式场效电晶体的电晶体元件，其更包括：一掺杂区，于该第一凹陷区及该第二凹陷区上。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种形成类平面的集成电路的方法，其包括下列步骤：提供一硅基材，其中该硅基材具有一顶表面；于该硅基材中形成至少一凹陷区，中该凹陷区具有一侧壁及一底部，而该底部具有一底部，该凹陷区的深度是指该底部至该硅基材的该顶表面的距离；于该凹陷区的该底部形成一绝缘层；及于该凹陷区的该侧壁形成一掺杂区。

前述的形成类平面的集成电路的方法，其更包括：部蚀刻该绝缘层，暴露出该凹陷区的一顶部，进而在位于该顶部的该侧壁上定义出一通道区；及将一临界电压掺杂物植入位于该顶部的该侧壁。

前述的形成类平面的集成电路的方法，其更包括：于该硅基材的该顶表面及该凹陷区的该侧壁上形成一闸介电层，其中该闸介电层的厚度是介于约10～70，而该闸介电层的介电常数约大于4。

前述的形成类平面的集成电路的方法，更包括：于该硅基材的该顶表面及该凹陷区的该侧壁上形成厚度约400～800的一第一含硅闸极电极沉积层。

前述的形成类平面的集成电路的方法，其更包括：依照一最小化设计准则于该凹陷区内沉积厚度约400～800的一第二含硅闸极电极沉积层。

前述的形成类平面的集成电路的方法，其更包括：藉由一化学移除制程以于该凹陷区中局部移除该绝缘层。

前述的形成类平面的集成电路的方法，其更包括：于该凹陷区的该侧壁上提供一含氮掺杂物，以抑制一氧化物生长速率，其中该含氮掺杂物的剂量范围是介于1E14-1E15atoms/cm²。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种制造类平面电晶体的电晶体元件的方法，其包括以下步骤：提供一硅基材，其中该硅基材具有一顶表面；于该硅基材中形成至少一第一凹陷区，其中该第一凹陷区具一顶壁、一侧壁及一底部，而该底部具有一底部，该第一凹陷区的深度是指该底部至该第一凹陷区的一顶端的距离；于该第一凹陷区的该底部形成一绝缘层；以及于该硅基材中形成一间隔凹陷区，该间隔凹陷区具有并列于该间隔凹陷区两边的至少两边鳍。

前述的制造类平面电晶体的电晶体元件的方法，其更包括：局部移除该绝缘层，以暴露出该第一凹陷区的一顶部，进而在位于该顶部的该侧壁上定义出一通道区；以及将一临界电压掺杂物植入位于该顶部的该侧壁。

前述的制造类平面电晶体的电晶体元件的方法，其更包括：沿着该电晶体元件的一主动区的至少二边界提供至少二间隙壁，其中每一间隙壁的宽度是介于10nm～40nm之间。

前述的制造类平面电晶体的电晶体元件的方法，其更包括：利用非等向性的一干蚀刻制程形成该些间隙壁；以及对该间隔凹陷区实施回火制程。

前述的制造类平面电晶体的电晶体元件的方法，其更包括：沿着该硅基材的该顶表面及该第一凹陷区的该侧壁上形成一闸介电层，其中该闸介电层的介电常数约大于4。

前述的制造类平面电晶体的电晶体元件的方法，其更包括：于该硅基材及该第一凹陷区的该侧壁上沉积厚度约400～800的一第一含硅闸极电极沉积层。

前述的制造类平面电晶体的电晶体元件的方法，其更包括：依照一最小化设计准则于该第一凹陷区内沉积厚度约400～800的一第二含硅闸极电极沉积层。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：

本发明一方面就是在提供一种结合类平面互补金氧半导体及类鳍式场效电晶体的电晶体元件的技术，并使其制造于块状硅材上，用以克服目前平面互补金氧半导体在元件尺寸缩小时所遭遇的短通道效应的问题，以及未来于绝缘层上覆硅结构上制造鳍式场效电晶体所遭遇的浮体效应的问题。

依照本发明的一较佳实施例，本发明的元件是提供具有顶表面或顶壁，及至少一凹陷区(通常被称为浅沟隔离区)的半导体基材，其中凹陷区具有侧壁及底部；部分的绝缘层是形成于凹陷区(或浅沟隔离区)的底部中；及位于凹陷区的侧壁的掺杂区。

依照本发明的另一较佳实施例，用以制造类平面电晶体的电晶体元件的方法包括：首先提供一半导体基材；以及于部分深度的浅沟隔离区中填充氧化物(被称为浅沟隔离氧化物)，如此即暴露出浅沟隔离区中含硅的侧壁，定义了电晶体的通道区，此通道区将具有适当的临界电压掺杂物。

或者，在形成浅沟隔离区并填充氧化物后，接着是可对半导体基材实施化学移除制程(例如反应离子蚀刻或化学性的湿式蚀刻)，以于主动区的两边上形成小型的含硅间隙壁；以及蚀刻部分深度的位于浅沟隔离区中的氧化物，以暴露出含硅的侧壁，其中侧壁及含硅间隙壁将定义出电晶体的通道区，并将接受临界电压植入制程。

在本发明的另一实施例中，类平面电晶体的电晶体元件，其通道区是形成于两浅沟隔离区间狭窄且未掺杂的含硅区，如此将让类平面电晶体的电晶体元件如同鳍式场效电晶体一般具有薄体效应。升高的源极与汲极结构所提供的优点包括降低源极与汲极间的电耦合效应，但源极与汲极通往块状硅材的路径上仍具有额外的漏电流。也就是说，应用本发明将不会如绝缘层上覆硅结构上的鳍式场效电晶体一般发生浮体效应。

此外，若有需要得话，在本发明的又一实施例中，额外的罩幕亦可应用来让传统的电晶体与类鳍式场效电晶体的电晶体元件一同制造于块状硅材上。

借由上述技术方案，本发明类平面及类鳍式场效电晶体的电晶体元件至少具有下列优点：

本发明提供了多种类平面电晶体的电晶体元件，其具有加宽的掺杂通道宽度，且不会增加接合漏电流。跨坐于边鳍及浅沟隔离区的侧壁上的闸极将可提供绝佳的通道控制。

另外，由于本发明的电晶体的源极与汲极较浅沟隔离区的侧壁(换言之，通道区)高，故可让于源极与汲极穿透块状硅材的电耦合效应减弱，进而有效地改善短通道效应。

综上所述，本发明特殊的类平面及类鳍式场效电晶体的电晶体元件具有上述诸多的优点及实用价值，并在同类产品及制造方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的类平面及类鳍式场效电晶体的电晶体元件具有增进的多项功效，而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是绘示位于绝缘层上覆硅结构上的习知鳍式场效电晶体，其具有由硅制成的鳍。

图2A是绘示习知技术的鳍图案化、蚀刻及临界电压植入制程。

图2B是绘示习知技术的闸极图案化制程。

图2C是绘示习知技术的大倾角的植入制程，其用以于选定区(如N型通道或P型通道)形成轻掺杂汲。

图2D是绘示习知技术的形成间隙壁的制程。

图2E是绘示在习知技术中，于源极与汲极上实施金属硅化制程或导体层沉积制程。

图3是绘示习知技术的于绝缘层上覆硅结构上的鳍式场效电晶体，其具有一对含硅的鳍，以及一共同闸极。

图4是绘示依照本发明于块状基材上的类鳍式场效电晶体的电晶体的部分透视图，其中电晶体具有掺杂的通道区。

图5是绘示依照本发明的类鳍式场效电晶体的电晶体的部分透视图，其中电晶体具有掺杂的通道区及边鳍。

图6是绘示依照本发明的类鳍式场效电晶体的电晶体的部分透视图，其中电晶体具有未掺杂的通道区及边鳍。

图7是绘示依照本发明的类鳍式场效电晶体的电晶体的部分透视图，其中电晶体具有未掺杂的通道区，以及顶层为金属硅化物的升高的源极与汲极。

图8A是绘示于硅基材上形成浅沟隔离区。

图8B是绘示选择性场掺杂制程，其目的在于加强绝缘。

图8C是绘示凹陷的浅沟隔离氧化物。

图8D是绘示于浅沟隔离区的侧壁上实施大倾角的植入制程。

图8E是绘示第一含硅层的沉积制程。

图8F是绘示第二含硅层的沉积制程。

图9A是绘示在浅沟隔离区形成并填充氧化物后可选择性地加入场掺杂物以加强绝缘。

图9B是绘示移除于硅基材的主动区上的氮化物与氧化物衬垫层。

图9C是绘示形成含硅之间隔凹陷区及边鳍。

图9D是绘示令浅沟隔离氧化物凹陷以暴露出浅沟隔离区的侧壁。

图9E是绘示第一多晶硅层的沉积制程。

图9F是绘示第二多晶硅层的沉积制程。

W：厚度                 H：高度

10：绝缘层上覆硅结构    12：鳍

14：硅基材              16：埋入氧化物层

18：闸极                19：电晶体

20：光阻图案            21：鳍

22：源极                23：闸极

24：临界电压植入        25：汲极

28：大倾角的植入        30：间隙壁

32：金属硅化物          34：类平面电晶体的电晶体元件

36：硅基材              38：顶表面

40：浅沟隔离区          42：浅沟隔离区

44：侧壁                46：侧壁

48：底部                50：底部

52：汲极                54：源极

56：闸极电极            58：绝缘层

60：金属硅化物层        62：第二含硅层

66：电晶体              67：硅基材

68：边界                69：顶表面

70：间隔凹陷区          72：边界

74：浅沟隔离区          76：浅沟隔离区

77：边鳍                78：边鳍

80：侧壁                82：侧壁

84：底部                86：底部

88：浅沟隔离氧化物      90：源极

92：汲极                94：闸极电极

96：金属硅化物层        100：第一多晶硅层

102：第二多晶硅层       104：硬式罩幕层

108：场掺杂物

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的类平面及类鳍式场效电晶体的电晶体元件其具体实施方式、结构、制造方法、步骤、特征及其功效，详细说明如后。

本发明一方面就是在提供一种结合类平面互补金氧半导体及鳍式场效电晶体的电晶体元件的技术，并令其制造于块状硅材上，用以一并改善平面互补金氧半导体，以及绝缘层上覆硅结构上的鳍式场效电晶体的特性与效能。

一般而言，首先需提供半导体基材。此半导体基材的材料较佳为硅。基材具有至少一凹陷区或浅沟隔离区，而凹陷区或浅沟隔离区的数量较佳为二；其中每一凹陷区或浅沟隔离区具有侧壁及底部，而每一凹陷区或浅沟隔离区的底部具有底部。两浅沟隔离区之间是藉由半导体基材的顶表面(或顶壁)来区隔，其中半导体基材的顶表面及每一浅沟隔离区的两侧壁将定义出主动区的通道区，其中每一浅沟隔离区的两侧壁是并列于电晶体的主动区的一边。

电晶体元件的源极与汲极是位于半导体基材的顶表面上，且位于两浅沟隔离区之间。闸极导体层是沿着半导体基材的顶表面形成，并与定义出通道区的每一浅沟隔离区部分重迭。浅沟隔离区的侧壁的形成方法与在金氧半导体电晶体技术领域中所使用的形成方法相同。

此外，具有间隙壁或鳍的含硅凹陷区亦可选择性地沉积于两浅沟隔离区之间。

另外，在本发明的一实施例中，本发明的类平面电晶体的电晶体元件所提供的源极与汲极是凸起于浅沟隔离区的侧壁上方。

参照图4，其绘示本发明的一较佳实施例。更具体地说，图4所绘示的类平面电晶体的电晶体元件34包括：

块状硅基材36，其具有定义出电晶体元件的主动区的顶表面38；定义出浅沟隔离区40的第一凹陷区，其具有至少一侧壁44及底部48，如此侧壁44即座落在硅基材36的顶表面38之间，并自顶表面38延伸至底部48，其中浅沟隔离区40的侧壁44将定义出电晶体的通道区。

较佳的情况是再提供一个具有侧壁46及底部50的浅沟隔离区42(也称为第二凹陷区)，此第二凹陷区是可距第一凹陷区一预定距离。

如图4所绘示，于本发明的一实施例中，类平面电晶体的电晶体元件是可藉由以下步骤形成：

提供一块状半导体基材；形成具有侧壁的至少一凹陷区或浅沟隔离区；以及于部分深度的浅沟隔离区中填入浅沟隔离氧化物，如此浅沟隔离区的含硅侧壁将定义出电晶体的通道区，其中电晶体的通道区具有适当的临界电压掺杂物。

图4所绘示的类平面互补金氧半导体的电晶体元件具有掺杂通道区，且此掺杂通道区是由浅沟隔离区的侧壁所组成。

参照图4，首先形成至少一浅沟隔离区，其使用的方法包括：首先形成氧化物衬垫层(未绘示)，此氧化物衬垫层的较佳厚度是介于约50～150；接着于基材表面上形成图案化的光阻；之后再蚀穿氧化物衬垫层并进入到基材的表面里。

于每一浅沟隔离区中形成绝缘层58，此绝缘层仅位于每一浅沟隔离区40、42的底部，因此每一浅沟隔离区40、42的顶部的侧壁将暴露出来。此绝缘层可填满浅沟隔离区80％的深度。然而，在本发明的一较佳实施例中，绝缘层仅填满浅沟隔离区20％的深度。或者在本发明的另一较佳实施例中，绝缘层将填满浅沟隔离区10％～30％的深度；此外在本发明的再一较佳实施例中，绝缘层将填满浅沟隔离区10％～50％的深度。绝缘层的材料较佳为氧化物。由氧化物组成的绝缘层是可藉由热成长制程或沉积制程以形成，其中热成长制程是可为热炉管或快速热制程(Rapid Thermal Process；RTP)，例如：应用现场蒸汽产生技术的快速热制程或快速热氧化制程(Rapid ThermalOxidation；RTO)，而沉积制程是可为化学气相沉积或次大气压化学气相沉积。此外，沟渠填充技术如高密度电浆亦可应用来形成绝缘层。习知技艺者当知，高密度电浆沉积制程的填沟能力较佳，故可提供具有厚度较均匀的绝缘层。在高密度电浆沉积制程后可利用湿式蚀刻来回蚀。若利用高密度电浆沉积制程来沉积氧化物至浅沟隔离区中，将使得氧化物于浅沟隔离区的底部48、50上的沉积速度较侧壁44、46快，因此于侧壁44、46上的氧化物可在随后完全清除，且不会因此而耗尽垂直方向的氧化物。

如图4所绘示，绝缘层58是填满浅沟隔离区约50％的深度。而通道区的临界电压是可藉由大倾角的植入制程来调整以植入适当的掺杂物。

浅沟隔离区40、42的侧壁44、46及顶表面将构成电流通过的通道区。因此，本发明的金氧半导体电晶体的通道宽度是为两侧壁的通道宽度外加顶表面的通道宽度(在某些文献中也被称为三闸电晶体)。而传统平面金氧半导体电晶体的通道宽度仅为顶表面的通道宽度。填充于浅沟隔离区中的氧化物的量将决定侧壁的通道宽度。沿着顶表面及两侧壁形成的闸极将对电晶体通道具有绝佳的闸极控制，在相关文献中已将类似的控制方法应用于绝缘层上覆硅结构上的双闸电晶体。

参照图4及图8A-8F，根据本发明的一较佳实施例，互补金氧半导体电晶体是可利用结点尺寸为90nm的互补金氧半导体布局的制程技术来形成。对于结点尺寸为90nm的互补金氧半导体而言，浅沟隔离区的深度约为0.35μm。当绝缘层填满浅沟隔离区50％的深度时，与两侧壁相关的通道宽度亦约等于0.35μm。因此，假设应用本发明的结构制作顶表面的通道宽度为0.35μm的静态随机存取记忆体，其记忆体单元的通道宽度可较应用习知结构的记忆体单元的通道宽度宽三倍。具有相同闸极长度但通道宽度更宽的电晶体将可导通更多的电流，且这样的电晶体将较其他电晶体的反应速度更快。

本发明的一较佳实施例所揭露的制造方法将在以下描述，请一并参照图8。图8A是绘示于浅沟隔离区形成后的剖面图。残留的氮化物及氧化物衬垫层(未绘示)仍覆盖于由硅组成的主动区上。如图8B所绘示，在浅沟隔离区形成后，制造者可选择性地加入场掺杂物108以加强绝缘。如图8C所绘示，浅沟隔离氧化物是可填入浅沟隔离区内，较佳地是填满浅沟隔离区50％的深度，此浅沟隔离氧化物是可利用自对准氧化物沉积或利用氮化物形成的硬式罩幕层104来填充至浅沟隔离区内。氮化物所形成的硬式罩幕层104的厚度是介于100～500。如图8D所绘示，于浅沟隔离区的侧壁上是可实施大倾角的植入制程，此大倾角的植入制程将定义通道区，以允许对临界电压进行调整。

制造者可选择性地于浅沟隔离区的侧壁上植入含氮掺杂物，以抑制氧化物于侧壁上的生长速率，如此即可让后续于浅沟隔离区的侧壁及硅基材的顶表面沉积的闸介电层具有相同的厚度，其中含氮掺杂物的植入能量是约10Kev，而植入剂量是介于1E14-1E15atoms/cm2。

接着，氮化物所形成的硬式罩幕层较佳地是藉由湿磷酸来移除。紧接着将氧化物衬垫层移除，然后再对半导体基材进行氧化制程，以具体地在主动区上形成氧化物牺牲层，此氧化物牺牲层的厚度是介于约50～100。上述的氧化制程通常在植入制程前实施。

在氧化物牺牲层形成后，P型井及N型井亦将藉由掺杂制程形成。在P型井及N型井形成后，氧化物牺牲层将被移除。接着形成闸介电层，此闸介电层的介电常数是约大于4，且其厚度是介于约10～70。

如图8E所绘示，紧接着沉积一层厚度约400～800的第一含硅层(例如：掺杂多晶硅层或金属硅化物闸极电极层)或金属硅化物层60，以减少对浅沟隔离区的侧壁的消耗。对于金氧半导体而言，多晶硅是理想的闸极电极材料。

如图8F所绘示，接着将沉积一层厚度约400～800的第二含硅层62(例如未掺杂的多晶硅层)。

然后闸极电极56(多晶硅)将藉由图案化罩幕及电浆蚀刻制程以形成。在此亦将定义出源极54及汲极52。

参照图7，在本发明的另一实施例中，一个较窄且未掺杂的硅通道将使类平面电晶体的电晶体元件如同类鳍式场效电晶体的电晶体元件一般具有薄体效应的优点。此外，升高的源极与汲极将使额外的漏电流自源极与汲极流向块状硅材，故本发明将没有绝缘层上覆硅结构上的鳍式场效电晶体所具有的浮体效应。

图7所绘示的元件结构上与图4所绘示的元件结构类似，惟图7所绘示的硅通道较窄且未掺杂。此外，图7所绘示的源极54与汲极52是升高至浅沟隔离区的侧壁44与46上方(与图4类似)，且图7所绘示的元件结构包括应用金属硅化制程所形成的金属硅化物层96。

随着元件尺寸不断地缩小，在结点尺寸65nm的互补金氧半导体技术中，主动区的最小宽度可能缩小至80nm，这样的尺寸已经足以产生薄体效应来强化迁移率及反转体积。图7是绘示于块状硅材上制造的类鳍式场效电晶体的电晶体元件，其浅沟隔离区具有未掺杂的侧壁，以及最小宽度的硅通道区(在结点尺寸65nm的互补金氧半导体技术中，硅通道区的宽度可小至约80nm)，如此即可享有薄体效应的优点及其他类平面电晶体的电晶体元件所拥有的优点(例如减少短通道效应，以及肇因于良好闸极控制能力的绝佳开关特性)。

图7是绘示在金属硅化制程后的类鳍式场效电晶体的电晶体元件，其是位于块状硅材上。如图7所绘示，金属硅化后的源极与汲极(图7所绘示的金属硅化物层96)是位于侧壁上方，以减少源极与汲极间穿透块状硅材的电耦合效应。

从概念上来说，本发明于块状硅材上的类鳍式场效电晶体的电晶体元件是可由绝缘层上覆硅结构上的鳍式场效电晶体推知，只要将其埋入氧化物层的厚度降为零即可。然而本发明所揭示的结构仍具有自源极与汲极接合区通往块状硅材的漏电流，但此漏电流的量远小于习知平面互补金氧半导体中的漏电流。漏电流会减少的主因为闸极引发的汲极漏电流较少，而闸极引发的汲极漏电流较少的原因为最佳化临界电压降(Vt roll-off)所需的口袋掺杂物较少。

此外，大部分的源极与汲极是高于浅沟隔离区的侧壁(换言之，通道区)，也就是说部分的源极与汲极是升高以抑制源极与汲极间穿透块状硅材的电耦合效应，进而抑制了短通道效应。本发明所揭示的类鳍式场效电晶体的电晶体，由于其位于块状硅材上，故不像位于绝缘层上覆硅结构上的鳍式场效电晶体一般具有浮体效应，这是因为本发明的类鳍式场效电晶体的电晶体元件，其通道区或主体是电性连接硅基材。

本发明的另一实施例所揭示的类平面电晶体的电晶体元件是绘示于第5-6图。

参照图5-图6，其绘示应用本发明所揭露的方法而形成的另一类平面电晶体的电晶体元件，此方法包括：首先针对部分的硅基材实施非等向性蚀刻以于主动区的边界上形成由硅构成之间隙壁，并接着填充浅沟隔离氧化物。窄或者说是薄之间隙壁是类似绝缘层上覆硅结构上的鳍式场效电晶体的鳍，其功能是提供一个导体通道。依照本实施例所制造的类平面电晶体的电晶体元件可增强窄电晶体的驱动电流，但不会增加接合漏电流。窄电晶体技术常用来制造静态记忆体的记忆单元，用以最小化记忆单元的尺寸。

更具体地说，图5是绘示本发明的一类平面电晶体的电晶体元件66，其具有块状硅基材67；定义出电晶体的主动区的顶表面69；定义出浅沟隔离区74的第一凹陷区，此浅沟隔离区74具有至少一侧壁80及底部84，如此侧壁80即可座落于硅基材67的顶表面69之间，并自顶表面69延伸至底部84，其中浅沟隔离区74的侧壁80将定义出电晶体元件66的通道区。

较佳的情况是再提供一个具有侧壁82及底部86的浅沟隔离区76(也称为第二凹陷区)，此第二凹陷区是可距第一凹陷区一预定距离。

此外，电晶体具有由硅所组成之间隔凹陷区70，此间隔凹陷区70是座落于浅沟隔离区74与浅沟隔离区76之间。间隔凹陷区具有至少两边鳍77、78，且此二边鳍77、78之间隔距离是可至少小于100nm、80nm、60nm、40nm、20nm或10nm。每一边鳍77、78具有狭窄的宽幅，并与元件主动区的边界68、72对齐。

根据本发明的一较佳实施例，类平面电晶体的电晶体元件是可藉由在部分深度的浅沟隔离区中填充浅沟隔离氧化物来形成，如此浅沟隔离区中由硅组成的侧壁即可扮演导体通道的角色。

另外，多晶硅闸极是可沿着由硅组成的顶表面及浅沟隔离区的侧壁形成，以让电晶体的通道区具有绝佳的控制力，类似的机制也在绝缘层上覆硅结构上的鳍式场效电晶体发生。

随着元件尺寸不断地缩小，应用本发明所揭示的类平面电晶体的电晶体元件将可在单一基材上结合更多数量的元件，并可同时具备绝缘层上覆硅结构上的鳍式场效电晶体所拥有的优点；此外，本发明所揭示的类平面电晶体的电晶体元件亦可具有薄体效应及升高的源汲极结构所具备的优点。

另外，由本发明所揭示的类平面电晶体的电晶体元件是设置于块状硅材上，故源/汲极与块状硅材间将具有漏电流，因此于绝缘层上覆硅结构上的鳍式场效电晶体中所发生的浮体效应将不会在本发明所揭示的类平面电晶体的电晶体元件中发生。

图6所绘示的类平面电晶体的电晶体元件具有一个未掺杂且狭窄的通道；在结点尺寸为90nm的互补金氧半导体技术领域中，此通道的宽度是约120nm(如图5所绘示)；而在结点尺寸为65nm的互补金氧半导体技术领域中，此通道的宽度是约80nm(如图5所绘示)。此狭窄的通道具有边鳍及侧壁。边鳍属于简单且小型的硅间隔凹陷区。在结点尺寸为90nm的互补金氧半导体技术领域中，未掺杂的边鳍的宽度为40nm，而在结点尺寸为65nm的互补金氧半导体技术领域中，未掺杂的边鳍的宽度为30nm。所有的鳍最好都具有一样的宽度。制造者可藉由设置复数个彼此平行的鳍，并于鳍上设置一个共通闸极来制造通道宽度更宽的电晶体。制造图5-6所绘示的电晶体的方法类似于图4及图8A-8F所绘示的方法，惟图5-6所绘示的通道区并未掺杂。因此，在本实施例中并不需要实施临界电压掺杂制程。

制造图6所绘示的电晶体的方法类似于图4及图8A-8F所绘示的方法，惟在图6所绘示的电晶体具有未掺杂之间隔凹陷区及浅沟隔离区74、76。如图6所绘示，于浅沟隔离区74、76形成后，硅基材将些微凹陷，凹陷的深度约为浅沟隔离区深度的25％。这些凹陷的硅基材将最好形成两间隙壁78、77，其分别代表电晶体主动区的两个边界68、72。接着，部分深度的浅沟隔离区将填充浅沟隔离氧化物，较佳是填满浅沟隔离区10％～50％的深度。由硅组成之间隙壁或边鳍是沿着电晶体主动区的两边形成。狭窄的边鳍是可用以做为电晶体的通道区。此电晶体的通道区的通道宽度较佳为0.4μm，其可能藉由复数个狭窄的边鳍组成，而每一边鳍的宽度小于0.2μm。

理想之间隙壁是为窄或者薄的，其类似绝缘层上覆硅结构上的鳍式场效电晶体的鳍，如此电晶体即可拥有薄体效应的优点。

多晶硅金属闸极是与边鳍与浅沟隔离区的侧壁部分重迭，以对电晶体的通道区提供绝佳的控制，此机制类似于绝缘层上覆硅结构上的双闸电晶体所提供的控制。而源极与汲极亦高于每一浅沟隔离区的侧壁，如此即可改善短通道效应，这是因为源极与汲极间透过块状硅材的电耦合效应减弱的缘故。

图9A-9F是绘示图5-6图所绘示的电晶体的制造流程图，其具有含边鳍与侧壁的类平面通道。图9A-9F所绘示的制程是与图8A-8F所绘示的制程类似，首先形成浅沟隔离区，然后在其中填充氧化物。如图9A所绘示，在浅沟隔离区形成后，制造者可选择性地加入场掺杂物以加强绝缘。

接着，移除于硅基材的主动区上的氮化物与氧化物衬垫层。于氧化物衬垫层移除后，硅基材将凹陷以形成间隔凹陷区70。如图9C所绘示，凹陷的深度是约浅沟隔离区深度的25％。另外，制造者可额外实施热回火制程(如快速热回火制程)，以修复间隙壁凹陷区域及浅沟隔离区的伤害与缺陷。

接着如图9D所绘示，浅沟隔离氧化物88将藉由干蚀刻而凹陷于浅沟隔离区中。浅沟隔离氧化物88的凹陷深度较佳为浅沟隔离区深度的50％。但此并不限制本发明，浅沟隔离氧化物的凹陷深度是可介于浅沟隔离区深度的20％-80％之间。接着，于基材上藉由热成长制程来形成薄薄的一层氧化物牺牲层，用以去除由电浆干蚀刻氧化物及硅所造成的缺陷。

在氧化物牺牲层形成后，P型井及N型井亦将藉由掺杂制程形成。在P型井及N型井形成后，氧化物牺牲层将被移除。接着形成闸介电层(例如氧化硅)，此闸介电层的厚度是介于约10～70。

如图9E所绘示，紧接着沉积一层厚度约400～800的第一多晶硅层100，此多晶硅层是预先掺杂过，以减少消耗浅沟隔离区的侧壁的多晶硅。对于金氧半导体而言，多晶硅是理想的闸极电极材料。

如图9F所绘示，接着将依照最小化设计准则沉积一层厚度约400～800的第二多晶硅层102，以填满每一浅沟隔离区。

然后闸极电极94(多晶硅)将藉由图案化罩幕及电浆蚀刻制程来形成(如图9F所绘示)。紧接着将进行一些习知的互补金氧半导体制程，例如定义源极90及汲极92、植入制程、金属硅化制程及其他制程。

另外，在本发明的另一实施例中，额外的罩幕亦可应用来打开部分类鳍式场效电晶体的电晶体元件，进而让以上的制程结合至类鳍式场效电晶体的电晶体元件，例如浅沟隔离氧化物的蚀刻制程，及用以形成间隙壁的硅蚀刻制程。如此一来，传统的电晶体与类鳍式场效电晶体的电晶体元件是可一同制造于块状硅材上。

此额外的罩幕亦可应用来保护类鳍式电晶体的电晶体元件的源极与汲极，使其免受后续对硅基材进行的蚀刻制程的影响。同样地，此将使得源极与汲极相对于通道区的高度进一步地抬高，进而让升高的源极与汲极结构所拥有的优点更佳地显著。

如以上所述，本发明已揭露数个类平面并类鳍式场效电晶体的元件及其制造方法。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (20)

1.一种类平面鳍式场效电晶体元件的电晶体元件，其特征在于其包括：

一半导体基材，具有一顶壁及至少一凹陷区，其中该凹陷区具有一侧壁及一底部；

一绝缘层的一部分，形成于该凹陷区中；

一掺杂区，位于该凹陷区的该侧壁；

一闸介电层，位于该半导体基材的该顶壁及该凹陷区的该侧壁上，其中该闸介电层的介电常数约大于4；以及

一闸极电极，位于该半导体基材的该顶壁及该凹陷区的该侧壁上。

2.根据权利要求1所述的类平面鳍式场效电晶体元件的电晶体元件，其特征在于其更包括一第二凹陷区。

3.根据权利要求1所述的类平面鳍式场效电晶体元件的电晶体元件，其特征在于其中该侧壁包括一含氮层。

4.一种类平面鳍式场效电晶体的电晶体元件，其特征在于其包括：

一半导体基材，具有一顶壁及至少一第一凹陷区，其中该第一凹陷区具有一侧壁及一底部；

一绝缘层，部分地位于该第一凹陷区中；

至少一第二凹陷区，与该第一凹陷区的该侧壁的一顶边并列，其中该第二凹陷区的深度小于该第一凹陷区；

一闸介电层，位于该半导体基材的该顶壁、该第一凹陷区的该侧壁与该第二凹陷区上，其中该闸介电层的介电常数约大于4；以及

一闸极电极，位于该半导体基材的该顶壁、该第一凹陷区的该侧壁与该第二凹陷区上。

5.根据权利要求4所述的类平面鳍式场效电晶体的电晶体元件，其特征在于其更包括：

一硅化金属层，形成于该第二凹陷区上方。

6.根据权利要求4所述的类平面鳍式场效电晶体的电晶体元件，其特征在于其更包括：

一掺杂区，位于该第一凹陷区及该第二凹陷区上。

7.一种形成类平面的集成电路的方法，其特征在于其包括下列步骤：

提供一硅基材，其中该硅基材具有一顶表面；

于该硅基材中形成至少一凹陷区，其中该凹陷区具有一侧壁及一底部，而该底部具有一底部，该凹陷区的深度是指该底部至该硅基材的该顶表面的距离；

于该凹陷区的该底部形成一绝缘层；以及

于该凹陷区的该侧壁形成一掺杂区。

8.根据权利要求7项所述形成类平面的集成电路的方法，其特征在于其更包括：

局部蚀刻该绝缘层，以暴露出该凹陷区的一顶部，进而在位于该顶部的该侧壁上定义出一通道区；以及

将一临界电压掺杂物植入位于该顶部的该侧壁。

9.根据权利要求7所述的形成类平面的集成电路的方法，其特征在于其更包括：

于该硅基材的该顶表面及该凹陷区的该侧壁上形成一闸介电层，其中该闸介电层的厚度是介于约10～70，而该闸介电层的介电常数约大于4。

10.根据权利要求7所述的形成类平面的集成电路的方法，更包括：

于该硅基材的该顶表面及该凹陷区的该侧壁上形成厚度约400～800的一第一含硅闸极电极沉积层。

11.根据权利要求7项所述形成类平面的集成电路的方法，其特征在于其更包括：

依照一最小化设计准则于该凹陷区内沉积厚度约400～800的一第二含硅闸极电极沉积层。

12.根据权利要求7所述的形成类平面的集成电路的方法，其特征在于其更包括：

藉由一化学移除制程以于该凹陷区中局部移除该绝缘层。

13.根据权利要求7所述的形成类平面的集成电路的方法，其特征在于其更包括：

于该凹陷区的该侧壁上提供一含氮掺杂物，以抑制一氧化物生长速率，其中该含氮掺杂物的剂量范围是介于1E14-1E15atoms/cm²。

14.一种制造类平面电晶体的电晶体元件的方法，其特征在于其包括以下步骤：

提供一硅基材，其中该硅基材具有一顶表面；

于该硅基材中形成至少一第一凹陷区，其中该第一凹陷区具一顶壁、一侧壁及一底部，而该底部具有一底部，该第一凹陷区的深度是指该底部至该第一凹陷区的一顶端的距离；

于该第一凹陷区的该底部形成一绝缘层；以及

于该硅基材中形成一间隔凹陷区，该间隔凹陷区具有并列于该间隔凹陷区两边的至少两边鳍。

15.根据权利要求14所述的制造类平面电晶体的电晶体元件的方法，其特征在于其更包括：

局部移除该绝缘层，以暴露出该第一凹陷区的一顶部，进而在位于该顶部的该侧壁上定义出一通道区；以及

将一临界电压掺杂物植入位于该顶部的该侧壁。

16.根据权利要求15所述的制造类平面电晶体的电晶体元件的方法，其特征在于其更包括：

沿着该电晶体元件的一主动区的至少二边界提供至少二间隙壁，其中每一间隙壁的宽度是介于10nm～40nm之间。

17.根据权利要求16所述的制造类平面电晶体的电晶体元件的方法，其特征在于其更包括：

利用非等向性的一干蚀刻制程形成该些间隙壁；以及

对该间隔凹陷区实施回火制程。

18.根据权利要求15所述的制造类平面电晶体的电晶体元件的方法，其特征在于其更包括：

沿着该硅基材的该顶表面及该第一凹陷区的该侧壁上形成一闸介电层，其中该闸介电层的介电常数约大于4。

19.根据权利要求15所述的制造类平面电晶体的电晶体元件的方法，其特征在于其更包括：

于该硅基材及该第一凹陷区的该侧壁上沉积厚度约400～800的一第一含硅闸极电极沉积层。

20.根据权利要求14所述的制造类平面电晶体的电晶体元件的方法，其特征在于其更包括：

依照一最小化设计准则于该第一凹陷区内沉积厚度约400～800的一第二含硅闸极电极沉积层。

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