TWI809806B - 半導體結構及其製造方法 - Google Patents

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Abstract

一種半導體結構的製造方法包括：在絕緣層上形成介電層；蝕刻絕緣層及介電層，使絕緣層及介電層中具有開口，其中絕緣層的內側壁與底部以及介電層的內側壁從開口中裸露；佈植複數個摻雜物於絕緣層的內側壁與底部以及介電層的內側壁上；以及在開口中及介電層上形成半導體層，其中半導體層形成在絕緣層上的第一生長速率不同於半導體層形成在介電層上的第二生長速率。

Description

半導體結構及其製造方法
本揭露係關於一種半導體結構及一種半導體結構的製造方法。
一般而言，半導體結構的基板上通常具有絕緣層與位於絕緣層上的介電層。然而，半導體結構的半導體層通常在絕緣層上形成的速率與在介電層上形成的速率相同。舉例來說，在絕緣層與介電層中的開口形成半導體層時，由於沉積特性的關係，半導體層無法完全填滿開口，使得形成在開口中的半導體層具有長條狀的縫隙。由於縫隙的產生，造成半導體層產生漏電及效能不佳等問題，因此降低了半導體結構的整體效能。
本揭露之一技術態樣為一種半導體結構的製造方法。
根據本揭露一實施方式，一種半導體結構的製造方法包括：在絕緣層上形成介電層；蝕刻絕緣層及介電層，使絕緣層及介電層中具有開口，其中絕緣層的內側壁與底部以及介電層的內側壁從開口中裸露；佈植複數個摻雜物於絕緣層的內側壁與底部以及介電層的內側壁上；以及在開口中及介電層上形成半導體層，其中半導體層形成在絕緣層上的第一生長速率不同於半導體層形成在介電層上的第二生長速率。
在本揭露一實施方式中，上述形成半導體層係使用平衡控制沉積(Balance control deposition, BCD)法。
在本揭露一實施方式中，上述第一生長速率快於第二生長速率。
在本揭露一實施方式中，上述半導體層的第一生長速率快於半導體層直接形成於絕緣層的生長速率。
在本揭露一實施方式中，上述半導體層的第二生長速率慢於半導體層直接形成於介電層的生長速率。
在本揭露一實施方式中，上述佈植摻雜物於絕緣層的內側壁與底部以及介電層的內側壁上係使用硼、磷、砷或鍺。
本揭露之另一技術態樣為一種半導體結構。
根據本揭露一實施方式，一種半導體結構包括絕緣層、介電層以及半導體層。絕緣層具有底部及鄰接底部的內側壁。介電層位於絕緣層上。介電層的內側壁以及絕緣層的底部與內側壁被佈植複數個摻雜物。半導體層覆蓋介電層以及絕緣層的底部與內側壁。摻雜物配置以使半導體層形成在絕緣層上的第一生長速率不同於半導體層形成在介電層上的第二生長速率。
在本揭露一實施方式中，上述半導體結構更包括基板。絕緣層位於基板與介電層之間。
在本揭露一實施方式中，上述絕緣層與介電層具有不同材質。
在本揭露一實施方式中，上述介電層的內側壁與絕緣層的內側壁在垂直方向上大致對齊。
在本揭露上述實施方式中，半導體結構具有絕緣層、介電層以及半導體層，並且半導體結構的摻雜物配置以使半導體層形成在絕緣層上的第一生長速率不同於半導體層形成在介電層上的第二生長速率。因此，當半導體層形成在開口中時，半導體層將不具有長條狀的縫隙，可改善半導體層漏電及效能不佳等問題，因此提高了半導體結構的整體效能。
以下揭示之實施方式內容提供了用於實施所提供的標的之不同特徵的許多不同實施方式，或實例。下文描述了元件和佈置之特定實例以簡化本案。當然，該等實例僅為實例且並不意欲作為限制。此外，本案可在各個實例中重複元件符號及/或字母。此重複係用於簡便和清晰的目的，且其本身不指定所論述的各個實施方式及/或配置之間的關係。
諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)並且本文所使用的空間相對描述詞可同樣相應地解釋。
第1圖繪示根據本揭露一實施方式之半導體結構100的剖面圖。半導體結構100包括基板110、絕緣層120、介電層130以及半導體層140。在一些實施方式中，半導體結構100的基板110的材質可包括矽。舉例來說，基板110具有易加工以及良好的導電性、導熱性以及熱穩定性等優點。半導體結構100的絕緣層120位於基板110與介電層130之間。舉例來說，絕緣層120的材質可包括絕緣材料，例如氮化物、低k介電材料或上述材料之組合。絕緣層120具有底部124及鄰接底部124的內側壁122。半導體結構100的介電層130位於絕緣層120上。舉例來說，介電層130的材質可包括介電材料，例如氧化矽、氮化矽、氮氧化矽、高k介電材料或上述材料之組合。
值得注意的是，介電層130的內側壁132以及絕緣層120的內側壁122與底部124被佈植複數個摻雜物I。在一些實施方式中，佈植摻雜物I於絕緣層120的內側壁122與底部124以及介電層130的內側壁132上係使用硼、磷、砷或鍺。半導體結構100的半導體層140覆蓋介電層130以及絕緣層120的內側壁122與底部124。舉例來說，半導體結構100的半導體層140可包括摻雜的多晶矽、金屬、導電金屬氮化物以及上述材料之組合，但並不用以限制本揭露。
由於介電層130的內側壁132以及絕緣層120的內側壁122與底部124被佈植摻雜物I，摻雜物I配置以使半導體層140形成在絕緣層120上的第一生長速率不同於半導體層140形成在介電層130上的第二生長速率。詳細來說，第一生長速率快於第二生長速率。半導體層140的第一生長速率快於半導體層140直接形成於絕緣層120的生長速率，並且半導體層140的第二生長速率慢於半導體層140直接形成於介電層130的生長速率。舉例來說，使用硼佈植絕緣層120的內側壁122與底部124時，半導體層140的第一生長速率較半導體層140直接形成於絕緣層120的生長速率快約1.55%。使用硼佈植介電層130的內側壁132時，半導體層140的第二生長速率較半導體層140直接形成於介電層130的生長速率慢約0.43%。
在一些實施方式中，半導體結構100的絕緣層120與介電層130具有不同材質。舉例來說，絕緣層120的材質可包括絕緣材料，例如氮化物或低k介電材料。介電層130的材質可包括介電材料，例如氧化矽、氮化矽、氮氧化矽或高k介電材料。此外，介電層130的內側壁132與絕緣層120的內側壁122在垂直方向V上大致對齊，並且介電層130的頂面134、內側壁132以及絕緣層120的內側壁122與底部124形成階梯狀結構。
具體而言，半導體結構100具有基板110、絕緣層120、介電層130以及半導體層140，並且半導體結構100的半導體層140形成在絕緣層120上的第一生長速率不同於半導體層140形成在介電層130上的第二生長速率。因此，當半導體層140形成在開口O(將於第4圖詳細說明)中時，半導體層140將不具有長條狀的縫隙，可改善半導體層140漏電及效能不佳等問題，因此提高了半導體結構100的整體效能。
在以下敘述中，將說明半導體結構100的形成方法。已敘述的元件連接關係與材料將不重覆贅述，合先敘明。
第2圖繪示根據本揭露一實施方式之半導體結構的製造方法的流程圖。半導體結構的形成方法包括下列步驟。首先在步驟S1中，在絕緣層上形成介電層。接著在步驟S2中，蝕刻絕緣層及介電層，使絕緣層及介電層中具有開口，其中絕緣層的內側壁與底部以及介電層的內側壁從開口中裸露。之後在步驟S3中，佈植複數個摻雜物於絕緣層的內側壁與底部以及介電層的內側壁上。接著在步驟S4中，在開口中及介電層上形成半導體層，其中半導體層形成在絕緣層上的第一生長速率不同於半導體層形成在介電層上的第二生長速率。在以下敘述中，將詳細說明上述各步驟。
第3圖至第5圖繪示根據本揭露一實施方式之半導體結構的製造方法在不同階段的剖面圖。請參照第3圖，首先，在基板110上形成絕緣層120，並在絕緣層120上形成介電層130，使絕緣層120位於基板110與介電層130之間。舉例來說，基板110具有易加工以及良好的導電性、導熱性以及熱穩定性等優點。在一些實施方式中，半導體結構100的絕緣層120與介電層130具有不同材質。絕緣層120的材質可包括絕緣材料，例如氮化物或低k介電材料。介電層130的材質可包括介電材料，例如氧化矽、氮化矽、氮氧化矽或高k介電材料。
請參照第4圖，在絕緣層120上形成介電層130後，蝕刻基板110上的絕緣層120及介電層130，使絕緣層120及介電層130中具有開口O。絕緣層120的內側壁122與底部124以及介電層130的內側壁132從開口O中裸露。在一些實施方式中，可從介電層130正上方往下蝕刻，以在絕緣層120及介電層130中形成開口O。介電層130的內側壁132與絕緣層120的內側壁122在垂直方向V上大致對齊，並且介電層130的頂面134、內側壁132以及絕緣層120的內側壁122與底部124形成階梯狀結構。
同時參照第1圖與第5圖，蝕刻基板110上的絕緣層120及介電層130，使絕緣層120及介電層130中具有開口O後，佈植複數個摻雜物I於絕緣層120的內側壁122與底部124以及介電層130的內側壁132上。在一些實施方式中，佈植摻雜物I於絕緣層120的內側壁122與底部124以及介電層130的內側壁132上係使用硼、磷、砷或鍺。
在佈植絕緣層120的內側壁122與底部124以及介電層130的內側壁132後，在開口O中及介電層130上形成半導體層140。在一些實施方式中，形成半導體層140係使用平衡控制沉積(Balance control deposition, BCD)法。舉例來說，平衡控制沉積法可在380度時進行晶種製程，接著，可在470度時進行第一次沉積半導體層140。此外，半導體結構100的半導體層140可包括摻雜的多晶矽、金屬、導電金屬氮化物以及上述材料之組合，但並不用以限制本揭露。
值得注意的是，半導體結構100的摻雜物I配置以使半導體層140形成在絕緣層120上的第一生長速率不同於半導體層140形成在介電層130上的第二生長速率。在一些實施方式中，第一生長速率快於第二生長速率。也就是說，半導體層140形成在絕緣層120上的速度快於半導體層140形成在介電層130上的速度。這樣的設計，可使形成在開口O中的半導體層140不具有長條狀的縫隙。不具有長條狀的縫隙的半導體層140可改善漏電及效能不佳等問題，可提高半導體結構100的整體效能。
在一些實施方式中，半導體層140的第一生長速率快於半導體層140直接形成於的絕緣層120的生長速率。舉例來說，使用硼佈植絕緣層120的內側壁122與底部124時，半導體層140的第一生長速率較半導體層140直接形成於絕緣層120的生長速率快約1.55%。使用磷佈植絕緣層120的內側壁122與底部124時，半導體層140的第一生長速率較半導體層140直接形成於絕緣層120的生長速率快約1.54%。使用砷佈植絕緣層120的內側壁122與底部124時，半導體層140的第一生長速率較半導體層140直接形成於絕緣層120的生長速率快約0.99%。使用鍺佈植絕緣層120的內側壁122與底部124時，半導體層140的第一生長速率較半導體層140直接形成於絕緣層120的生長速率快約1.13%。
在一些實施方式中，半導體層140的第二生長速率慢於半導體層140直接形成於介電層130的生長速率。舉例來說，使用硼佈植介電層130的內側壁132時，半導體層140的第二生長速率較半導體層140直接形成於介電層130的生長速率慢約0.43%。使用砷佈植介電層130的內側壁132時，半導體層140的第二生長速率較半導體層140直接形成於介電層130的生長速率慢約4.11%。使用鍺佈植介電層130的內側壁132時，半導體層140的第二生長速率較半導體層140直接形成於介電層130的生長速率慢約0.53%。
綜上所述，半導體結構100具有基板110、絕緣層120、介電層130以及半導體層140，並且半導體結構100的摻雜物I配置以使半導體層140形成在絕緣層120上的第一生長速率不同於半導體層140形成在介電層130上的第二生長速率。因此，當半導體層140形成在開口O(將於第4圖詳細說明)中時，半導體層140將不具有長條狀的縫隙，可改善半導體層140漏電及效能不佳等問題，因此提高了半導體結構100的整體效能。
前述概述了幾個實施方式的特徵，使得本領域技術人員可以更好地理解本揭露的態樣。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施方式相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變，替換和變更。
100:半導體結構 110:基板 120:絕緣層 122:內側壁 124:底部 130:介電層 132:內側壁 134:頂面 140:半導體層 I:摻雜物 O:開口 S1:步驟 S2:步驟 S3:步驟 S4:步驟 V:垂直方向
當結合隨附諸圖閱讀時，得自以下詳細描述最佳地理解本揭露之一實施方式。應強調，根據工業上之標準實務，各種特徵並未按比例繪製且僅用於說明目的。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。 第1圖繪示根據本揭露一實施方式之半導體結構的剖面圖。 第2圖繪示根據本揭露一實施方式之半導體結構的製造方法的流程圖。 第3圖至第5圖繪示根據本揭露一實施方式之半導體結構的製造方法在不同階段的剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:半導體結構
110:基板
120:絕緣層
122:內側壁
124:底部
130:介電層
132:內側壁
134:頂面
140:半導體層
I:摻雜物
V:垂直方向

Claims (10)

  1. 一種半導體結構的製造方法，包含： 在一絕緣層上形成一介電層； 蝕刻該絕緣層及該介電層，使該絕緣層及該介電層中具有一開口，其中該絕緣層的一內側壁與一底部以及該介電層的一內側壁從該開口中裸露； 佈植複數個摻雜物於該絕緣層的該內側壁與該底部以及該介電層的該內側壁上；以及 在該開口中及該介電層上形成一半導體層，其中該半導體層形成在該絕緣層上的一第一生長速率不同於該半導體層形成在該介電層上的一第二生長速率。
  2. 如請求項1所述之方法，其中形成該半導體層係使用平衡控制沉積(Balance control deposition, BCD)法。
  3. 如請求項1所述之方法，其中該第一生長速率快於該第二生長速率。
  4. 如請求項1所述之方法，其中該半導體層的該第一生長速率快於該半導體層直接形成於該絕緣層的生長速率。
  5. 如請求項1所述之方法，其中該半導體層的該第二生長速率慢於該半導體層直接形成於該介電層的生長速率。
  6. 如請求項1所述之方法，其中佈植該些摻雜物於該絕緣層的該內側壁與該底部以及該介電層的該內側壁上係使用硼、磷、砷或鍺。
  7. 一種半導體結構，包含： 一絕緣層，具有一底部與鄰接該底部的一內側壁； 一介電層，位於該絕緣層上，其中該介電層的一內側壁以及該絕緣層的該底部與該內側壁被佈植複數個摻雜物；以及 一半導體層，覆蓋該介電層以及該絕緣層的該底部與該內側壁，其中該些摻雜物配置以使該半導體層形成在該絕緣層上的第一生長速率不同於該半導體層形成在該介電層上的第二生長速率。
  8. 如請求項7所述之半導體結構，更包含： 一基板，其中該絕緣層位於該基板與該介電層之間。
  9. 如請求項7所述之半導體結構，其中該絕緣層與該介電層具有不同材質。
  10. 如請求項7所述之半導體結構，其中該介電層的該內側壁與該絕緣層的該內側壁在垂直方向上大致對齊。
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