TW202141581A - 半導體元件及其製造方法 - Google Patents

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layer
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drain
silicon
semiconductor
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TW109141660A
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Inventor
蔡仲恩
鍾嘉哲
劉致為
呂芳諒
黃郁翔
葉泓佑
杜建德
劉亦浚
Original Assignee
台灣積體電路製造股份有限公司
國立臺灣大學
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Abstract

一種方法，包括形成具有交替的第一半導體層和第二半導體層的堆疊的鰭片​​結構於基板上；形成虛設閘極結構橫跨於鰭片結構上；蝕刻鰭片結構的複數個部分以暴露基板的複數個部分；形成源極/汲極應力源於基板之暴露的複數個部分上；在形成源極/汲極應力源之後，去除虛設閘極結構；在去除虛設閘極結構之後，去除第一半導體層，使得第二半導體層懸浮在源極/汲極應力源之間；以及形成閘極結構以包圍每個懸浮的第二半導體層。每個源極/汲極應力源均包括第一源極/汲極層和在第一源極/汲極層上方的第二源極/汲極層。第二源極/汲極層中的IV族元素或V族元素的原子濃度大於第一源極/汲極層中的IV族元素或V族元素的原子濃度。

Description

半導體元件及其製造方法
隨著半導體工業為了追求更高的裝置密度、更高的性能和更低的成本而向奈米技術製程節點發展，來自製造和設計問題的挑戰催生了三維設計（例如，多閘極場效應電晶體（field effect transistor, FET），其包括鰭式場效應電晶體（Fin FET）和閘極全環場效應電晶體（gate-all-around FET））的發展。在鰭式場效應電晶體中，閘極與通道區域的三個側表面相鄰，並且閘極介電層介於它們之間。因為閘極結構在三個表面上圍繞（包裹）鰭片，所以電晶體實質上有三個閘極來控制流過鰭片或通道區域的電流。不幸的是，在第四側，通道的底部遠離閘極，因此沒有受到精準的閘極控制。相較之下，在閘極全環場效應電晶體中，通道區域的所有側面都被閘極包圍，這將允許在通道區域中產生更全面的空乏區，並且由於更陡的次臨界電流擺幅（sub-threshold current swing, SS）而導致較少的短通道效應和較小的汲極引致能障下降（drain induced barrier lowering, DIBL）。
以下公開提供了用於實現所提供的主題的不同特徵的許多不同的實施例或示例。以下描述元件和配置的特定示例以簡化本揭露。當然，這些僅僅是示例，而無意於進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵直接接觸的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各個示例中重複參考數字和/或文字。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
更甚者，空間相對的詞彙（例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙）於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同的轉向。再者，這些裝置可旋轉（旋轉90度或其他角度），且在此使用的空間相對的描述語可作對應的解讀。
第1圖繪示根據本揭露實施例的製造過程之一個階段中的閘極全環場效應電晶體半導體元件的立體透視圖。一個或多個閘極結構120在X方向上延伸並設置於在Y方向上延伸的一個或多個鰭片結構FS上。X方向實質上垂直於Y方向。鰭片結構FS形成在半導體基板100上方。鰭片結構FS的下部嵌入隔離絕緣層111中，並且閘極結構120圍繞垂直地配置在鰭片結構FS上方的半導體奈米片102、104、106和108。源極/汲極應力源117形成在閘極結構120的相對側上。每個源極/汲極應力源117均包括兩個或更多個再生長的源極/汲極層（例如，第1圖所示的層113、114、115和116）。每個再生長的源極/汲極層均具有第一化學元素（例如，矽）和第二化學元素（例如，鍺），然而第二化學元素與第一化學元素的原子比不同。以此方式，可以調整再生長的源極/汲極層之間的原子比（例如，鍺與矽的原子比）差異，以減少在半導體奈米片102、104、106和108之間的應變失配（strain mismatch）（其將在下面更詳細地解釋）。
第2A圖至第13B圖繪示根據本揭露的部分實施例之用於製造閘極全環場效應電晶體的示例性順序過程。應該理解，可以在第2A圖至第13B圖所示的製程之前、期間和之後提供附加的操作，並且下面描述的一些操作可以被替換或消除以作為此方法之另外的實施例。操作/過程的順序可以互換。在第2A圖至第11B圖、第12A圖、第13A圖和第13B圖中，「A」圖（例如，第2A圖）繪示對應於第1圖所示之線A-A沿著Y方向的剖面圖，第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第11B圖和第13B圖繪示對應於第1圖所示之線B-B沿著X方向的剖面圖。第7B圖、第8B圖、第9B圖和第10B圖繪示對應於第1圖所示之線C-C沿著X方向的剖面圖。第12B圖繪示對應於第12A 圖的剖面圖的中間階段的立體圖。
如第2A圖和第2B圖所示，提供半導體基板100。在部分實施例中，基板100可以是半導體基板（例如，塊狀半導體基板（bulk semiconductor substrate）、絕緣體上半導體（semiconductor-on-insulator, SOI）基板、多層或梯度基板等）。基板100可以包括半導體材料（例如，包括矽（Si）和鍺（Ge）的元素半導體；包括矽碳（SiC）、矽鍺（SiGe）、鍺錫（GeSn）、砷化鎵（GaAs）、磷化鎵（GaP）、磷砷化鎵（GaAsP）、砷銦化鋁（AlInAs）、砷鎵化鋁（AlGaAs）、砷銦化鎵（GaInAs）、砷化銦（InAs）、磷銦化鎵（GaInP）、磷化銦（InP）、銻化銦（InSb）、磷砷銦化鎵（GaInAsP）的化合物或合金半導體；以及它們的組合等）。基板100可以是摻雜的或實質上未摻雜的。在特定示例中，基板100是塊狀矽基板，其可以是晶片。
基板100可以在其表面區域中包括一個或多個緩衝層（未繪示）。緩衝層可以用來使晶格常數從基板的晶格常數逐漸改變為源極/汲極區域的晶格常數。緩衝層可以由磊晶生長的單晶半導體材料（例如，但不限於矽（Si）、鍺（Ge）、鍺錫（GeSn）、矽鍺（SiGe）、鎵砷（GaAs）、銦鍗（InSb）、鎵磷（GaP）、鎵鍗（GaSb）、砷鋁化銦（InAlAs）、砷鎵化銦（InGaAs）、磷鍗化鎵（GaSbP）、鍗砷化鎵（GaAsSb）、鎵氮（GaN）、鎵磷（GaP）和銦磷（InP））形成 。
將雜質離子（可互換地稱為摻雜劑）佈植到矽基板100中以形成井區（未繪示）。進行離子佈植以防止貫穿效應（punch-through effect）。基板100可以包括已經適當地摻雜有雜質（例如，p型或n型導電性）的各種區域。例如，對於n型閘極全環場效應電晶體，摻雜劑是硼（二氟化硼（BF2 ）），而對於p型閘極全環場效應電晶體，摻雜劑是磷。
在本揭露的部分實施例中，如第2A圖和第2B圖所示，製備了層堆疊(layer stack)。在基板100上形成第一半導體層（第一緩衝層）101。在第一半導體層101上形成第二半導體層（第一通道層）102。在第二半導體層102上形成另一個第一半導體層（第二緩衝層）103。在另一個第一半導體層103上形成另一個第二半導體層（第二通道層）104。在第二半導體層104上形成另一個第一半導體層（第三緩衝層）105。在第一半導體層105上形成另一第二半導體層（第三通道層）106。在第二半導體層106上形成另一個第一半導體層（第四緩衝層）107。在第一半導體層107上形成另一個第二半導體層（第四通道層）108。在第二半導體層108上形成另一個第一半導體層（第五緩衝層）109。
在部分實施例中，第一半導體層和第二半導體層交替地堆疊，使得第一半導體層和第二半導體層中的每一個均具有多於兩層。在部分實施例中，成為奈米片或通道層的每個第二半導體層可以由不同的材料形成。根據它們的幾何形狀，奈米片可以互換地稱為奈米線（nanowire）、奈米平板（nanoslab）和奈米環（nanoring）。在部分實施例中，第二半導體層的晶格常數大於第一半導體層的晶格常數。在其他實施例中，第二半導體層的晶格常數小於第一半導體層的晶格常數。
在部分實施例中，第一半導體層和第二半導體層由選自於矽（Si）、鍺（Ge）、矽鍺（SiGe）、鍺錫（GeSn）、矽/矽鍺/鍺/鍺錫（Si/SiGe/Ge/GeSn）、矽鍺錫（SiGeSn）及其組合所組成的群組的不同材料製成。在部分實施例中，第一半導體層和第二半導體層透過磊晶形成。在部分實施例中，矽鍺（SiGe）是Si1-x Gex ，其中0.1≤x≤0.9。
在部分實施例中，第一半導體層101、103、105、107和109由第一半導體材料形成。在部分實施例中，第一半導體材料包括第一IV族元素和第二IV族元素。IV族元素選自於由碳（C）、矽（Si）、鍺（Ge）、錫（Sn）以及鉛（Pb）所組成的群組。在部分實施例中，第一IV族元素是矽（Si），第二IV族元素是鍺（Ge）。在部分實施例中，第一半導體材料是Si1-x Gex ，其中0.2≤x≤0.9。例如，第一半導體材料是Si0.8 Ge0.2 。在部分實施例中，第一半導體層101、103、105、107和109具有實質上相同的矽與鍺的原子比（例如，Si0.8 Ge0.2 ）。
在部分實施例中，第二半導體層102、104、106和108由第二半導體材料形成。在部分實施例中，第二半導體材料包括第一IV族元素和第二IV族元素。在部分實施例中，第一IV族元素是矽（Si），而第二IV族元素是鍺（Ge）。在部分實施例中，第二半導體材料中第一IV族元素和第二IV族元素的量與第一半導體材料中第一IV族元素和第二IV族元素的量不同。在部分實施例中，第一半導體材料中鍺（Ge）的量大於第二半導體材料中鍺（Ge）的量。例如，第二半導體材料是Si1-y Gey ，其中0.1≤y≤0.8，並且x＞y。在部分實施例中，第二半導體材料包括III族元素和V族元素。在部分實施例中，第二半導體材料是矽。換句話說，第二半導體材料實質上不含鍺。
第一半導體層101、103、105、107、109和第二半導體層102、104、106和108可以透過一個或多個磊晶製程形成。磊晶製程包括化學氣相沉積（chemical vapor deposition, CVD）沉積技術（例如，氣相磊晶（vapor-phase epitaxy, VPE）和/或超高真空化學氣相沉積（ultra-high vacuum chemical vapor deposition, UHV-CVD））、分子束磊晶（molecular beam epitaxy, MBE）和/或其他合適的製程。
在部分實施例中，沿Z方向測量的第二半導體層（例如，通道層）102、104、106和108的厚度t2在大約5奈米（nm）至大約10奈米的範圍內。第一半導體層101、103、105、107和109不比第二半導體層102、104、106和108薄。例如，第一半導體層的厚度t1和第二半導體層的厚度t2的關係為t1/t2=1至t1/t2=8。在部分實施例中，沿Z方向測量之第一半導體層的厚度t1在約10奈米至約40奈米的範圍內。
在完成層堆疊的磊晶生長製程之後，在最上面的第一半導體層109上形成圖案化的遮罩110。圖案化的遮罩110的形成可以透過在最上面的第一半導體層109上沉積遮罩層，接著使用適當的微影和蝕刻技術將遮罩層圖案化成圖案化的遮罩110。圖案化的遮罩110包括氮化矽（Si3 N4 ）、氧化矽等或其組合。
在形成圖案化的遮罩110之後，對層堆疊執行圖案化製程以形成鰭片結構FS（如第3A圖和第3B圖所示）。在部分實施例中，圖案化製程包括一個或多個蝕刻製程，其中圖案化的遮罩層110作為蝕刻遮罩。一個或多個蝕刻製程可以包括濕式蝕刻製程、非等向性乾式蝕刻製程或其組合，並且可以使用一種或多種蝕刻劑，其以比其蝕刻圖案化的遮罩層110更快的蝕刻速率來蝕刻第一半導體層和第二半導體層（101至109）。在部分其他實施例中，儘管第3B圖所示的鰭片結構FS具有垂直的側壁，然而蝕刻製程可能導致錐形的側壁（如虛線DL1所示）。
一旦形成了鰭片結構FS，就在鰭片結構FS的下部周圍形成淺溝槽隔離區域111（可互換地稱為隔離絕緣層）（如第4A圖和第4B圖所示）。可以透過沉積一種或多種介電材料（例如，氧化矽）以完全地填充鰭片結構FS周圍的溝槽，然後使介電材料的頂表面下陷來形成淺溝槽隔離區域111。淺溝槽隔離區域111的介電材料的沉積可以使用高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、低壓化學氣相沉積（low-pressure chemical vapor deposition, LPCVD）、次大氣壓化學氣相沉積（sub-atmospheric chemical vapor deposition SACVD）、可流動化學氣相沉積（flowable chemical vapor deposition, FCVD）、旋轉塗佈和/或類似物或其組合。在沉積之後，可以執行退火製程或固化製程。在部份情況下，淺溝槽隔離區域111可以包括襯墊（例如，透過氧化鰭片結構FS和基板100的矽表面或矽鍺表面而生長的熱氧化物襯墊）。下陷製程可以使用諸如平坦化製程（例如，化學機械平坦化（chemical mechanical polish, CMP）），接著進行選擇性蝕刻製程（例如，濕式蝕刻或乾式蝕刻或其組合），以使淺溝槽隔離區域111中的介電材料的上表面下陷，使得鰭片結構FS的上部從周圍的絕緣淺溝槽隔離區域111中突出。
在形成淺溝槽隔離區域111之後，在鰭片結構FS上方形成虛設閘極結構112（如第5A圖和第5B圖所示）。虛設閘極結構112具有與鰭片結構FS的長度方向垂直的長度方向。虛設閘極結構112包括虛設閘極介電層112d、在虛設閘極介電層112d上方的虛設閘極層112g和硬遮罩層112m。虛設閘極介電層112d可以是例如氧化矽、氮化矽或其組合等，並且可以根據可接受的技術沉積或熱生長。虛設閘極層112g可以沉積在虛設閘極介電層112d上方，然後例如透過化學機械平坦化製程被平坦化。硬遮罩層112m可以沉積在虛設閘極層112g上方。虛設閘極層112g可以是導電材料或非導電材料，並且可以選自由非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物以及金屬所組成的群組。可以透過物理氣相沉積（physical vapor deposition, PVD）、化學氣相沉積、濺鍍沉積等來沉積虛設閘極層112g。硬遮罩層112m可以包括例如氮化矽、氮氧化矽等。
一旦沉積了虛設閘極介電層112d、虛設閘極層112g和硬遮罩層112m之後，便可使用可接受的微影和蝕刻技術將硬遮罩層112m圖案化成硬遮罩。然後透過可接受的蝕刻技術將硬遮罩的圖案轉移到下面的虛設閘極層112g和虛設閘極介電層112d，以形成虛設閘極結構112，此虛設閘極結構112具有在X方向上延伸的長軸，此長軸垂直於在Y方向上延伸之鰭片結構FS的長軸。
在隨後的步驟中，例如，在非等向性蝕刻步驟中，去除沿著Y方向橫向地延伸超出虛設閘極結構112之暴露的鰭片遮罩110和下面的鰭片結構FS，直到暴露出基板100為止。所得到的結構繪示於第6A圖和第6B圖中。使用蝕刻遮罩110和鰭片結構FS並且幾乎不蝕刻閘極硬遮罩112m的蝕刻劑進行蝕刻。換句話說，閘極硬遮罩112m對蝕刻製程的蝕刻抵抗力比鰭片遮罩110和鰭片結構FS的蝕刻抵抗力高。因此，在蝕刻步驟中，閘極結構112的高度實質上沒有減小。儘管在第6A圖中繪示之所得的鰭片結構FS具有垂直的側壁，但是在部分其他實施例中，蝕刻製程可能導致錐形的側壁（如虛線DL2所示）。
在部分實施例中，可以透過使用電漿源和蝕刻劑氣體的乾式化學蝕刻來蝕刻鰭片結構FS。電漿源可以是感應耦合電漿（inductively coupled plasma, ICR）蝕刻、變壓器耦合電漿（transformer coupled plasma, TCP）蝕刻、電子迴旋共振（electron cyclotron resonance, ECR）蝕刻、反應離子蝕刻（reactive ion etch, RIE）等，並且蝕刻劑氣體可以是氟、氯、溴或其組合等，其以比其蝕刻閘極硬遮罩112m更快的蝕刻速率來蝕刻鰭片結構FS。在蝕刻完鰭片結構FS之後，選擇性地在暴露的基板100上執行清潔製程，以透過使用例如稀釋氫氟酸（diluted hydrofluoric acid, HF）溶液去除在矽表面上的任何可能的氧化物的形成。
在隨後的步驟中，執行矽鍺磊晶製程以在暴露的基板100上磊晶生長具有多個磊晶矽鍺層（例如，層113、114、115和116）的源極/汲極應力源117（如在第7A 圖至第10B圖中所示）。矽鍺層（可互換地稱為再生長的源極/汲極層）113、114、115和116的形成是「原位」進行的，而不會中斷磊晶製程。矽鍺層113至116具有不同的鍺與矽原子比（即，不同的鍺原子濃度），這將減小半導體奈米片之間的應變失配。
可以透過在連續磊晶生長期間改變鍺前驅物氣體與矽前驅物之間的流量比來實現層113至116之間的鍺（Ge）與矽（Si）原子比的差異。例如，在連續磊晶生長的初始階段，在第一製程條件下形成矽鍺層113（如第7A圖和第7B 圖所示）。然後，在第二製程條件下繼續原位磊晶製程，並且在矽鍺層113上方形成下一個矽鍺層114（如第8A 圖和第8B圖所示）。然後，在第三製程條件下繼續原位磊晶製程，並且在矽鍺層114上方形成下一個矽鍺層115（如第9A圖和第9B圖所示）。然後，在第四製程條件下繼續原位磊晶製程，並且在矽鍺層115上方形成下一個矽鍺層116（如第10A圖和第10B圖所示）。第一製程條件、第二製程條件、第三製程條件和第四製程條件至少在鍺（Ge）前驅物氣體與矽（Si）前驅物氣體的流量比方面是不同的，從而使層113至116具有不同的鍺（Ge）與矽（Si）原子比。
這些矽鍺層113至116以自下而上的方式生長。例如，可以透過磊晶沉積/部分蝕刻製程來生長矽鍺層113至116，其至少重複一次磊晶沉積/部分蝕刻製程。這種重複的沉積/部分蝕刻製程也稱為循環沉積蝕刻（cyclic deposition-etch, CDE）製程。在部分實施例中，透過選擇性磊晶生長（selective epitaxial growth, SEG）來生長這些矽鍺層113至116，其中添加蝕刻氣體以促進矽鍺的選擇性地生長，使矽鍺從與（100）晶面平行的基板100之暴露的頂表面生長，但幾乎不從與（110）晶面平行的鰭片結構FS的側壁生長。例如，使用反應氣體磊晶生長矽鍺層113至116（例如，使用鹽酸（HCl）作為蝕刻氣體、使用甲鍺烷（GeH4 ）作為鍺（Ge）前驅物氣體、使用二氯矽烷（DCS）和/或矽烷（SiH4 ）作為矽（Si）前驅物氣體、使用乙硼烷（B2 H6 ）作為硼（B）摻雜劑（p型摻雜劑）前驅物、使用氫氣（H2 ）和/或氮氣（N2 ））。在部分實施例中，蝕刻氣體可以是其他含氯氣體或含溴氣體（例如，氯氣（Cl2 ）、三氯化硼（BCl3 ）、三氯化鉍（BiCl3 ）、三溴化鉍（BiBr3 ）等）。
由於不同的晶面取向，基板100的水平表面上的生長速率與鰭片結構FS的垂直側壁上的生長速率不同。例如，在（100）晶面（例如，基板100的水平表面）上的矽鍺生長比在（110）晶面（例如，鰭片結構FS的側壁）上的矽鍺生長至少快三倍（3X）。因此，自底向上生長製程結合蝕刻氣體透過防止矽鍺在鰭片結構FS的側壁上生長來促進自底向上的矽鍺生長。例如，從基板100的水平表面生長的矽鍺的生長速率比從鰭片結構FS的側壁生長的矽鍺的生長速率高。蝕刻氣體以相似的蝕刻速率去除了從鰭片結構FS的側壁生長的矽鍺以及從基板100的水平表面生長的一些矽鍺。然而，由於從基板100的水平表面生長之矽鍺的生長速度比從鰭片結構FS的側壁生長之矽鍺的生長速度快，所以綜合的結果是矽鍺將實質上自下而上生長。作為示例而非限制，在循環沉積蝕刻製程的每個沉積蝕刻循環中，一旦暴露鰭片結構FS的側壁就停止蝕刻步驟，而在蝕刻停止後，從基板100的水平表面生長的矽鍺仍會保留在基板100上，因為它比從鰭片結構FS的側壁生長的矽鍺厚。以這樣的方式便可以實現自下而上的增長。
為了在這些層113至116中獲得鍺與矽的不同原子比，針對其各自的生長過程，改變鍺（Ge）前驅物氣體（例如，鍺甲烷（GeH4 ））與矽（Si）前驅物氣體（例如，矽甲烷（SiH4 ））的流量比(Ge-to-Si precursor flow rate ratio)。例如，在層114的磊晶生長期間之鍺（Ge）與矽（Si）前驅物的流量比大於在層113的磊晶生長期間之鍺（Ge）與矽（Si）前驅物的流量比，在層115的磊晶生長期間之鍺（Ge）與矽（Si）前驅物的流量比大於在層114的磊晶生長期間之鍺（Ge）與矽（Si）前驅物的流量比，並且在層116的磊晶生長期間之鍺（Ge）與矽（Si）前驅物的流量比大於在層115的磊晶生長期間之鍺（Ge）與矽（Si）前驅物的流量比。以這種方式，層116的鍺（Ge）與矽（Si）原子比116大於層115的鍺（Ge）與矽（Si）原子比，層115的鍺（Ge）與矽（Si）原子比大於層114的鍺（Ge）與矽（Si）原子比，並且層114的鍺（Ge）與矽（Si）原子比大於層113的鍺（Ge）與矽（Si）原子比。作為示例而非限制，層113是Si0.45 Ge0.55 ，層114是Si0.44 Ge0.56 ，層115是Si0.43 Ge0.57 ，並且層116是Si0.40 Ge0.60 。
通道層102（例如，矽層）與矽鍺層113接觸，因此矽鍺層113可以在通道層102中引起壓縮應變。這是因為鍺的本質晶格常數（intrinsic lattice constant）比矽大。出於類似的原因，與矽鍺層114接觸的通道層104、與矽鍺層115接觸的通道層106以及與矽鍺層116接觸的通道層108均經歷壓縮應變。
在部分實施例中，通道層102與矽鍺層114、115和116間隔開，使得矽鍺層113主導通道層102中的壓縮應變。類似地，通道層104與矽鍺層113、115和116間隔開，因此矽鍺層114主導通道層104中的壓縮應變。通道層106與矽鍺層113、114和116間隔開，因此經受由矽鍺層115主導的壓縮應變。通道層108與矽鍺層113、114和115間隔開，因此經受由矽鍺層116主導的壓縮應變。
藉由觀察可知，如果將閘極全環場效應電晶體的通道層設置在具有均勻的鍺（Ge）與矽（Si）原子比的矽鍺（SiGe）應力源之間，則較高的通道層將經歷較低的壓縮應變，從而導致在通道層之間的壓縮應變失配。然而，因為層116具有比下面的層115更大的鍺（Ge）與矽（Si）原子比，層115具有比下面的層114更大的鍺（Ge）與矽（Si）原子比，並且層114具有比下面的層113更大的鍺（Ge）與矽（Si）原子比，因此可以減輕通道層102、104、106和108之間的壓縮應變失配，這將進而改善通道層102、104、106和108之間的載子遷移率的均勻性。
在部分實施例中，每個矽鍺層中的合金成分實質上是均勻的。例如，在層113中的每個位置，層113是Si0.45 Ge0.55 ；在層114中每個位置，層114是Si0.44 Ge0.56 ；在層115中每個位置，層115是Si0.43 Ge0.57 ；在層116中的每個位置，層116是Si0.40 Ge0.60 。在其他部分實施例中，在每個矽鍺層中的合金成分是漸變的。在部分實施例中，可以透過同時進行原位摻雜和磊晶生長、在磊晶生長之後佈植離子或兩者來使至少一個矽鍺層不被摻雜或被p型摻雜劑（例如，硼或鎵）摻雜。在部分實施例中，每個矽鍺中的摻雜劑分佈（例如，硼濃度分佈）可以是箱形分佈、高斯分佈、誤差函數（erf）分佈等。在部分實施例中，每個矽鍺層可以是應變的或部分鬆弛的。
在部分實施例中，矽鍺層113至116的厚度各自在約5奈米至約500奈米的範圍內。在部分實施例中，矽鍺層113至116的厚度相同或不同。在部分實施例中，當從沿著垂直於鰭片結構FS長軸的方向截取的剖面（例如，如第10B圖所示的剖面圖）中觀察時，底部矽鍺層113的幾何形狀可以是菱形、圓形、多邊形等。在部分實施例中，當從沿著垂直於鰭片結構FS的長軸的方向截取的剖面中觀察時，上部矽鍺層114、115和116可以是Ʌ形、圓形、多邊形或類似的形狀。
由於在不同的表面平面上之不同的生長速率，可以形成晶面。例如，具有（111）表面取向之表面的生長速率低於其他平面（例如，（110）和（100）平面）的生長速率。因此，當在如第10B圖所示的剖面中觀察時，所得的源極/汲極應力源117具有晶面117u和117d，其具有（111）表面取向（換言之，在（111）平面上）。在整個說明書中，背向基板100的晶面117u被稱為向上傾斜的晶面，而朝向基板100的晶面117d被稱為向下傾斜的晶面。向下傾斜的晶面117d和淺溝槽隔離區域111之各自的頂表面可以具有角度α，此角度α可以從大約50度到大約60度。儘管所描繪的源極/汲極應力源有具有（111）表面取向的晶面，但是在部分其他實施例中，根據磊晶生長的製程條件，源極/汲極應力源的晶面可以具有{311}、{100}、{911}晶面或圓形的表面。
在通道層102、104、106和108由矽製成的部分實施例中，再生長的源極/汲極層113是Si1-a Gea ，再生長的源極/汲極層114是Si1-b Geb ，再生長的源極/汲極層115是Si1-c Gec ，並且再生長的源極/汲極層116是Si1-d Ged ，其中0.3≤a＜b＜c＜d≤0.8。
在通道層102、104、106和108由矽鍺製成的部分實施例中，與再生長的源極/汲極層113至116相比，通道層102、104、106和108可具有較低的鍺原子濃度（或較低的鍺與矽原子比），因此再生長的源極/汲極層113至116可以在相應的通道層102、104、106和108中引起壓縮應變，這將增加在通道層102、104、106和108中的電洞遷移率（hole mobility），從而改善了所得的p型閘極全環場效應電晶體的裝置性能。作為示例而非限制，通道層102、104、106和108是Si1-x Gex ，其中0＜x＜1，並且再生長的源極/汲極層113/114/115/116分別是Si1-a Gea /Si1-b Geb /Si1-c Gec /Si1-d Ged ，其中0.3≤a＜b＜c＜d≤l，x＜a＜b＜c＜d。
儘管以上討論的源極/汲極層113至116是矽鍺，但是在一些其他實施例中，源極/汲極層113至116可以是其他材料。例如，在通道層102、104、106和108由鍺錫（GeSn）製成的部分實施例中，再生長的源極/汲極層113至116也由鍺錫製成，但是相較於通道層102、104、106和108具有更高的錫原子濃度（或較高的錫與鍺原子比），從而對各個通道層102、104、106和108產生壓縮應變，因此提高了所得之p型閘極全環場效應電晶體的電洞遷移率。作為示例而非限制，通道層102、104、106和108是Ge1-x Snx ，其中0＜x＜0.3，並且再生長的源極/汲極層113/114/115/116分別是Ge1-a Sna /Ge1-b Snb /Ge1-c Snc /Ge1-d Snd ，其中0＜a＜b＜c＜d≤0.3，x＜a＜b＜c＜d。在這樣的實施例中，源極/汲極層113以錫前驅物氣體（例如，四氯化錫（SnCl4 ））與鍺前驅物氣體（例如，鍺甲烷（GeH4 ））的第一流量比磊晶生長，源極/汲極層114以大於此第一錫（Sn）與鍺（Ge）前驅物流量比(Sn-to-Ge precursor flow rate ratio)的第二錫（Sn）與鍺（Ge）前驅物流量比磊晶生長，源極/汲極層115以大於第二錫（Sn）與鍺（Ge）前驅物流量比的第三錫（Sn）與鍺（Ge）前驅物流量比磊晶生長，並且源極/汲極層116以大於第三錫（Sn）與鍺（Ge）前驅物流量比的第四錫（Sn）與鍺（Ge）前驅物流量比磊晶生長。
在其他部分實施例中，通道層102、104、106和108由矽製成，源極/汲極層113至116由矽磷製成。因此，再生長的源極/汲極層113至116可在相應的通道層102、104、106和108中引起拉伸應變，這將增加通道層102、104、106和108中的電子遷移率，從而改善了所得之n型閘極全環場效應電晶體的裝置性能。作為示例而非限制，通道層102、104、106和108是矽，並且再生長的源極/汲極層113/114/115/116分別是Si1-a Pa /Si1-b Pb /Si1-c Pc /Si1-d Pd ，其中0.002≤a＜b＜c＜d≤0.2。在這樣的實施例中，源極/汲極層113以磷前驅物氣體（例如，磷化氫（PH3 ））與矽前驅物氣體（例如，矽甲烷（SiH4 ））的第一流量比磊晶生長，而源極/汲極層114以大於第一磷（P）與矽（Si）前驅物流量比的第二磷（P）與矽（Si）前驅物流量比磊晶生長，源極/汲極層115以大於第二磷（P）與矽（Si）前驅物流量比的第三磷（P）與矽（Si）前驅物流量比磊晶生長，並且源極/汲極層116以大於第三磷（P）與矽（Si）前驅物流量比的第四磷（P）與矽（Si）前驅物流量比磊晶生長。在n型閘極全環場效應電晶體的部分其他實施例中，源極/汲極層113至116可以由摻雜砷的矽製成。
一旦形成了源極/汲極應力源117，便去除虛設閘極結構112和遮罩110以暴露鰭片結構FS。所得到的結構繪示於第11A圖至第11B圖。例如，可以使用選擇性蝕刻製程來去除虛設閘極結構112，此選擇性蝕刻製程以比其蝕刻基板100上的其他材料更快的蝕刻速率蝕刻虛設閘極結構112。在去除虛設閘極結構112以暴露出遮罩110之後，例如，使用另一種選擇性蝕刻製程去除遮罩110，此蝕刻製程以比其蝕刻基板100上的其他材料更快的蝕刻速率蝕刻遮罩110。
在部分實施例中，可以在蝕刻虛設閘極結構112之前，在源極/汲極應力源117上方選擇性地形成另一個遮罩118。如此，可以保護源極/汲極應力源117免受在去除虛設閘極結構112和遮罩110中使用的蝕刻劑的影響。可以透過在基板100上沉積遮罩層，然後使用適當的微影和蝕刻技術將遮罩層圖案化成圖案化的遮罩118。圖案化的遮罩118包括氮化矽（Si3 N4 ）、氧化矽等或其組合。
之後，使用遮罩118作為蝕刻遮罩，透過選擇性蝕刻製程去除緩衝層101、103，105、107和109，從而在相鄰的通道層102、104、106和108之間形成開口119。所得的結構繪示在第12A圖和第12B圖中。以此方式，通道層102、104、106和108變成懸浮在基板100上方並在源極/汲極應力源117之間。此步驟可以互換地稱為通道釋放製程（channel release process）。在此中間處理步驟中，開口119可以充滿周圍環境條件（例如，空氣、氮氣等）。選擇性蝕刻製程以比其去除通道層102的材料（例如，矽）更快的速率去除緩衝層101、103、105、107和109的材料（例如，Si0.8 Ge0.2 ）（或者，通道層102的材料（例如，矽）也可能未被去除）。作為示例而非限制，蝕刻製程可以包括使用諸如過氧化氫（H2 O2 ）、氫氧化銨（NH4 OH）、氫氧化四甲銨（tetramethyalammonium hydroxide, TMAH）的蝕刻劑或另一種蝕刻劑的濕式蝕刻製程。在部分實施例中，蝕刻製程可以包括使用高溫鹽酸（HCl）氣體的化學氣相蝕刻製程。在另外的實施例中，蝕刻製程可以包括使用由四氟化碳（CF4 ）氣體產生的電漿的反應離子蝕刻製程。在通道釋放製程完成之後，可以使用選擇性蝕刻製程去除圖案化的遮罩118（例如，如果遮罩118由氮化矽製成，則使用熱磷酸（H3 PO4 ）的濕式蝕刻製程）。
此後，如第13A圖和第13B圖所示，形成閘極結構。此閘極結構可以是閘極全環場效應電晶體的最終閘極。最終的閘極結構可以是高介電常數/金屬閘極堆疊，然而其它組成也是可能的。在部分實施例中，閘極結構形成與由通道區域中的多個奈米片（現在在它們之間具有開口）提供的多通道相關聯的閘極。例如，高介電常數/金屬閘極結構120形成在由釋放奈米片102、104、106和108提供的開口119內。在各種實施例中，高介電常數/金屬閘極結構120包括圍繞奈米片102、104、106和108形成的閘極介電層121，形成在閘極介電層121上方的功函數金屬層122和形成在功函數金屬層122上方的填充金屬123。閘極介電層121包括界面層（例如，氧化矽層）和在界面層上的高介電常數閘極介電層。如本文所使用和描述的，高介電常數閘極介電質包括具有高介電常數的介電質材料（例如，介電常數大於熱氧化矽的介電常數（約3.9）的介電質材料）。在高介電常數/金屬閘極堆疊中使用的功函數金屬層和/或填充金屬層可以包括金屬、金屬合金或金屬矽化物。另外，高介電常數/金屬閘極堆疊的形成可包括形成各種閘極材料、一個或多個襯墊層的沉積製程，以及去除多餘的閘極材料的一個或多個化學機械平坦化製程。如第13B圖所示，所得到的高介電常數/金屬閘極堆疊120圍繞每個奈米片102、104、106和108，因此被稱為閘極全環場效應電晶體。
在部分實施例中，閘極介電層121的界面層可以包括介電材料（例如，氧化矽（SiO2 ）、矽氧化鉿（HfSiO）或氮氧化矽（SiON））。界面層可以透過化學氧化、熱氧化、原子層沉積（atomic layer deposition, ALD）、化學氣相沉積（chemical vapor deposition, CVD）和/或其他合適的方法形成。閘極介電層121的高介電常數介電層可以包括氧化鉿（HfO2 ）。選擇性地，閘極堆疊120的閘極介電層121可以包括其他高介電常數介電質（例如，氧化矽鉿（HfSiO）、氧氮化鉿（HfON）、氮氧矽化鉿（HfSiON）、氧化鉭鉿（HfTaO）、氧化鈦鉿（HfTiO）、氧化鋯鉿（HfZrO）、氧化鑭（La2 O3 ）、氧化鋯（ZrO2 ）、氧化鈦（TiO2 ）、氧化鉭（Ta2 O5 ）、氧化釔（Y2 O3 ）、鈦酸鍶（SrTiO3 （STO））、鈦酸鋇（BaTiO3 （BTO））、氧化鋯鋇（BaZrO）、氧化鑭鉿（HfLaO）、氧化矽鑭（LaSiO）、氧化矽鋁（AlSiO）、氧化鋁（Al2 O3 ）、氮化矽（Si3 N4 ） 、氮氧化矽（SiON）及其組合）。
功函數金屬層122可以包括功函數金屬，以替高介電常數/金屬閘極堆疊120提供合適的功函數。對於n型閘極全環場效應電晶體，功函數金屬層122可以包括一個或多個n型功函數金屬（N-metal）。n型功函數金屬可以示例性地包括但不限於鋁化鈦（TiAl）、氮化鋁鈦（TiAlN）、碳氮化鉭（TaCN）、鉿（Hf）、鋯（Zr）、鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）、金屬碳化物（例如，碳化鉿（HfC）、碳化鋯（ZrC）、碳化鈦（TiC）、碳化鋁（AlC）、碳化鎢（WC））、鋁化物和/或其他合適的材料。另一方面，對於p型閘極全環場效應電晶體，功函數金屬層122可以包括一種或多種p型功函數金屬（P-metal）。p型功函數金屬可示例性地包括但不限於氮化鈦（TiN）、氮化鎢（WN）、鎢（W）、釕（Ru）、鈀（Pd）、鉑（Pt）、鈷（Co）、鎳（Ni）、導電金屬氧化物和/或其他合適的材料。
填充金屬123可以示例性地包括但不限於鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、氮化鎢、矽化鎳、矽化鈷、碳化鉭（TaC）、氮化矽鉭（TaSiN）、氮化碳鉭（TaCN）、鋁化鈦（TiAl）、氮鋁化鈦（TiAlN）或其他合適的材料。
儘管以上討論之實施例中的源極/汲極應力源包括四個磊晶源極/汲極層，但是在一些其他實施例中的源極/汲極應力源可以包括多於四個或少於四個磊晶源極/汲極層。例如，第14圖繪示根據本揭露之部分其他實施例的閘極全環場效應電晶體的透視圖。第14圖繪示與第1圖實質上相同的結構，除了源極/汲極應力源117'包括兩個再生長的源極/汲極層113'和114'而不是如第1圖所示的四個源極/汲極層之外。再生長的源極/汲極層113'和114'是矽鍺，但鍺與矽的原子比不同。例如，再生長的源極/汲極層113'是Si0.45 Ge0.55 ，而再生長的源極/汲極層114'是Si0.40 Ge0.60 。因為上部的再生長層114'具有比下部的再生長層113'更大的鍺與矽原子比，因此可以減少奈米片102、104、106和108之間的壓縮應變失配。
第15圖繪示在p型閘極全環場效應電晶體之不同奈米片中的壓縮應變的模擬結果，其中在第15圖的縱軸上繪示壓縮應變，並且在第15圖的橫軸上繪示與基板的垂直距離。在條件＃1中，垂直配置的奈米片102a、104a、106a和108a橫向地配置在兩個源極/汲極應力源之間，其中每個源極/汲極應力源均由實質上均勻的Si0.45 Ge0.55 組成。在條件＃2中，垂直配置的奈米片102b、104b、106b和108b橫向地設置在兩個源極/汲極應力源之間，其中每個源極/汲極應力源均由再生長的Si0.45 Ge0.55 層和在再生長的Si0.45 Ge0.55 層上方之再生長的Si0.40 Ge0.60 層組成（例如，第14圖中所示的源極/汲極應力源117'）。在條件＃3中，垂直配置的奈米片102c、104c、106c和108c橫向地配置在兩個源極/汲極應力源之間，其中每個源極/汲極應力源均由再生長的Si0.45 Ge0.55 層，在再生長的Si0.45 Ge0.55 層上方之再生長的Si0.44 Ge0.56 層，在再生長的Si0.44 Ge0.56 層上方之再生長的Si0.43 Ge0.57 層，以及在再生長的Si0.43 Ge0.57 層上方之再生長的Si0.40 Ge0.60 層組成（例如，第1圖所示的源極/汲極應力源117）。
在條件＃1中，奈米片104a的壓縮應變低於奈米片102a的壓縮應變，奈米片106a的壓縮應變低於奈米片104a的壓縮應變，並且奈米片108a的壓縮應變低於奈米片106a的壓縮應變。這證明如果源極/汲極應力源由均勻的Si0.45 Ge0.55 製成，則較高的奈米片（即，距基板較遠的奈米片）會經受較低的壓縮應變。
將條件＃2與條件＃1進行比較，條件＃2中的頂部奈米片108b具有比條件＃1中的頂部奈米片108a更大的壓縮應變。這證明與均由均勻的Si0.45 Ge0.55 組成的源極/汲極應力源相比，由再生長的Si0.45 Ge0.55 層和在Si0.45 Ge0.55 層上方之再生長的Si0.40 Ge0.60 層組成的源極/汲極應力源在頂部奈米片中產生了增加的壓縮應變。此外，在條件＃2中的奈米片102b、104b、106b和108b之間的最大壓縮應變差（例如，奈米片108b和104b之間的壓縮應變差）低於在條件＃1中的奈米片102a、104a、106a和108a之間的最大壓縮應變差（例如，奈米片108a和102a之間的壓縮應變差）。這證明透過由再生長的Si0.45 Ge0.55 層和在再生長的Si0.45 Ge0.55 層上之再生長的Si0.40 Ge0.60 層所組成的源極/汲極應力源可減少在閘極全環場效應電晶體中奈米片之間的壓縮應變失配。
比較條件＃3與條件＃1，條件＃3的奈米片104c的壓縮應變大於條件＃1的奈米片104a的壓縮應變，條件＃3的奈米片106c的壓縮應變大於條件＃1的奈米片106c的壓縮應變，並且條件＃3的奈米片108c的壓縮應變大於條件＃1的奈米片108a的壓縮應變。這證明了與均由均勻的Si0.45 Ge0.55 組成的源極/汲極應力源相比，由包括再生長的Si0.45 Ge0.55 層，在Si0.45 Ge0.55 層上之再生長的Si0.44 Ge0.56 層，在Si0.44 Ge0.56 上之再生長的Si0.43 Ge0.57 層，以及在Si0.43 Ge0.57 層上之再生長的Si0.40 Ge0.60 層的源極/汲極應力源會在奈米片104、106和108中產生增加的壓縮應變。此外，在條件＃3中的奈米片102c、104c、106c和108c之間的最大壓縮應變差（例如，奈米片108c和102c之間的壓縮應變差）低於在條件＃1中的奈米片102a、104a、106a和108a之間的最大壓縮應變差（例如，奈米片108a和102a之間的壓縮應變差）。這證明了，閘極全環場效應電晶體中的奈米片之間的壓縮應變失配可以透過包括再生長的Si0.45 Ge0.55 層、在Si0.45 Ge0.55 層上之再生長的Si0.44 Ge0.56 層、在Si0.44 Ge0.56 層上之再生長的Si0.43 Ge0.57 層、以及在Si0.43 Ge0.57 層上之再生長的Si0.40 Ge0.60 層的源極/汲極應力源而減少。
第15圖所示的模擬結果是透過執行其中將奈米片的長度（如第1圖所示在Y方向上測量的距離）設置在大約25 奈米至大約30 奈米之間（例如，大約28 奈米），將奈米片的寬度（如第1圖所示在X方向上測量的距離）設置在大約23奈米至大約27奈米之間（例如，大約25奈米），將奈米片的厚度（如第1圖所示在Z方向上測量的距離）設置在大約3奈米至大約7 奈米之間（例如，大約5 奈米），並且將奈米片的間距（即，如第1圖所示之相鄰的奈米片之間的Z方向距離）設置為在大約20 奈米至大約24奈米之間（例如，大約22奈米）的模擬所獲得的。然而，這些尺寸僅旨用於說明而不旨在限制本揭露的實施例。更確切地說，具有任何其他合適尺寸和/或任何數量的奈米片均可經歷類似的應變失配改善。例如，奈米片間距可以小於約22奈米（例如，大約11奈米或16奈米）或在約10奈米至約40奈米的範圍內。奈米片的厚度可以大於約5奈米（例如，約10奈米）或在約5奈米至約10奈米的範圍內。奈米片的寬度可以在約5奈米至約100奈米的範圍內。奈米片的數量可以在約2至約10的範圍內。
第16圖繪示根據部分實施例之形成閘極全環場效應電晶體的方法M1。儘管將方法M1繪示和/或描述為一系列步驟或事件，但是應當理解，此方法不限於所繪示的順序或步驟。因此，在部分實施例中，可以使用與所繪示之順序不同的順序執行這些步驟，和/或可以同時執行這些步驟。此外，在部分實施例中，可以將所繪示的步驟或事件細分為多個步驟或事件，其可以在不同的時間執行或與其他步驟或子步驟同時地執行。在部分實施例中，可以省略一些繪示的步驟或事件，並且可以包括其他未繪示的步驟或事件。
在方框S101中，在基板上形成鰭片結構。鰭片結構具有交替的第一半導體層和第二半導體層的堆疊。第2A圖至第2B圖和第3A圖至第3B圖繪示對應於方框S101的步驟之部分實施例的剖面圖。
在方框S102中，在鰭片結構的下部周圍形成淺溝槽隔離區域。第4A圖至第4B圖繪示與方框S102中的步驟相對應之部分實施例的剖面圖。
在方框S103中，形成橫跨鰭片結構延伸的虛設閘極結構。第5A圖至第5B圖繪示對應於方框S103中的步驟之部分實施例的剖面圖。
在方框S104中，蝕刻鰭片結構之橫向地延伸超過虛設閘極結構的部分，直到暴露出基板為止。第6A圖至第6B圖繪示對應於方框S104中的步驟之部分實施例的剖面圖。
在方框S105中，以第一鍺（Ge）與矽（Si）前驅物流量比磊晶生長第一源極/汲極層。第7A圖至第7B圖繪示對應於方框S105中的步驟之部分實施例的剖面圖。
在方框S106中，以高於第一鍺（Ge）與矽（Si）前驅物流量比的第二鍺（Ge）與矽（Si）前驅物流量比磊晶生長第二源極/汲極層。第8A圖至第8B圖繪示對應於方框S106中的步驟之部分實施例的剖面圖。
在方框S107中，以高於第二鍺（Ge）與矽（Si）前驅物流量比的第三鍺（Ge）與矽（Si）前驅物流量比磊晶生長第三源極/汲極層。第9A圖至第9B圖繪示對應於方框S107中的步驟之部分實施例的剖面圖。
在方框S108中，以高於第三鍺（Ge）與矽（Si）前驅物流量比的第四鍺（Ge）與矽（Si）前驅物流量比磊晶生長第四源極/汲極層。第10A圖至第10B圖繪示對應於方框S108中的步驟之部分實施例的剖面圖。
在方框S109中，去除虛設閘極結構以暴露鰭片結構。第11A圖至第11B圖繪示對應於方框S109中之部分實施例的剖面圖。
在方框S110中，去除剩餘的第一半導體層以釋放由剩餘的第二半導體層形成的奈米片。第12A圖和第12B圖繪示對應於方框S110中的步驟之部分實施例的剖面圖和透視圖。
在方框S111中，在由剩餘的第二半導體層形成的奈米片周圍形成高介電常數/金屬閘極堆疊。第13A圖和第13B圖繪示對應於方框S111中的步驟之部分實施例的剖面圖。
第17圖至第30圖繪示根據本揭露的部分實施例之用於製造閘極全環場效應電晶體的示例性順序過程。應該理解，可以在第17圖至第30圖所示的製程之前、期間和之後提供附加的操作，並且下面描述的一些操作可以被替換或消除以作為對於此方法之另外的實施例。操作/製程的順序可以互換。第17圖至第30圖繪示沿著Y方向之與第1圖所示的線A-A相對應的剖面圖。
如第17圖所示，提供半導體基板300。在部分實施例中，基板300可以是半導體基板（例如，塊狀半導體基板、絕緣體上半導體基板、多層或梯度基板等）。基板300可以包括半導體材料（例如，包括矽（Si）和鍺（Ge）的元素半導體；包括矽碳（SiC）、矽鍺（SiGe）、鍺錫（GeSn）、砷化鎵（GaAs）、磷化鎵（GaP）、磷砷化鎵（GaAsP）、砷銦化鋁（AlInAs）、砷鎵化鋁（AlGaAs）、砷銦化鎵（GaInAs）、砷化銦（InAs）、磷銦化鎵（GaInP）、磷化銦（InP）、銻化銦（InSb）、磷砷銦化鎵（GaInAsP）的化合物或合金半導體；它們的組合等）。基板300可以是摻雜的或實質上未摻雜的。在特定示例中，基板300是絕緣體上半導體基板，其具有在塊狀矽基板301上方的埋入氧化層（buried oxide layer）302以及在埋入氧化層302上方之摻雜的半導體（例如，矽）層303。摻雜的矽層303比埋入氧化層302薄。例如，摻雜的矽層303的厚度在大約5奈米至大約15奈米的範圍內（例如，大約10奈米），而埋入氧化層302的厚度在大約130奈米至大約160奈米的範圍內（例如，大約145奈米）。摻雜的矽層303可以摻雜有n型摻雜劑（例如，磷）或p型摻雜劑（例如，硼）。基板300包括第一裝置區域310和第二裝置區域320。第一裝置區域310是n型電晶體區域，其中將形成一個或多個n型電晶體（例如，一個或多個n型閘極全環場效應電晶體）。第二裝置區域320是p型電晶體區域，其中將形成一個或多個p型電晶體（例如，一個或多個p型閘極全環場效應電晶體）。因此，裝置區域310可以被稱為N型場效應電晶體區域，並且裝置區域320可以被稱為P型場效應電晶體區域。
在基板300是絕緣體上半導體基板的部分實施例中，N型場效應電晶體區域310中的矽層303可以選擇性地摻雜有p型雜質（例如，硼），並且P型場效應電晶體 320區域中的矽層303可以選擇性地摻雜有n型雜質（例如，磷或砷）。 絕緣體上半導體基板300之摻雜的表面層有助於電隔離不同的電晶體和/或不同的裝置區域，因為摻雜的表面層所摻雜之雜質的導電類型與隨後將形成之源極/汲極區域的導電類型相反。在部分實施例中，N型場效應電晶體區域310中的矽層303的p型雜質濃度（例如，硼濃度）在大約1x1014 cm-3 至大約1x1020 cm-3 的範圍內（例如，大約1x1015 cm-3 ）， 而P型場效應電晶體區域320中的矽層303的n型雜質濃度（例如，磷濃度）在大約1x1014 cm-3 至大約1x1020 cm-3 （例如，大約1x1015 cm-3 ）的範圍內。在部分實施例中，透過使用不同的離子佈植製程來摻雜N型場效應電晶體區域310和P型場效應電晶體區域320，其中在將n型雜質佈植到P型場效應電晶體區域中的過程中，N型場效應電晶體區域310被遮罩（例如，光阻遮罩）覆蓋，而在將n型雜質佈植到P型場效應電晶體區域320中的過程中，P型場效應電晶體區域320被遮罩（例如，光阻遮罩）覆蓋。
透過使用一個或多個磊晶製程在半導體基板300上形成應變鬆弛緩衝層（strain-relaxed buffer layer）400。磊晶製程包括化學氣相沉積技術（例如，氣相磊晶和/或超高真空化學氣相沉積）、分子束磊晶和/或其他合適的製程。形成應變鬆弛緩衝層400的磊晶持續時間足夠長，使得應變鬆弛緩衝層400具有足以形成實質上零應變值之鬆弛層的最小厚度（例如，在大約2奈米至大約500奈米的範圍內）。應變鬆弛緩衝層400可以是IV族材料（例如，矽（Si）、鍺（Ge）、矽鍺（SiGe）、矽鍺錫（SiGeSn）、錫（Sn）等）；III族-Ⅴ族化合物材料（例如，砷化鎵（GaAs）、磷化鎵（GaP）、磷砷化鎵（GaAsP）、砷銦化鋁（AlInAs）、砷鎵化鋁（AlGaAs）、砷銦化鎵（GaInAs）、砷化銦（InAs）、磷銦化鎵（GaInP）、磷化銦（InP）、銻化銦（InSb）、磷砷銦化鎵（GaInAsP）等）；矽磷（SiP）、其組合等。應變鬆弛緩衝層400可以是摻雜的或實質上未摻雜的。在特定實施例中，應變鬆弛緩衝層400可以由摻雜或實質上未摻雜的鍺形成。
在部分實施例中，N型場效應電晶體區域310中的應變鬆弛緩衝層400可以摻雜有p型雜質（例如，硼），並且P型場效應電晶體 320區域中的應變鬆弛緩衝層400可以摻雜有n型雜質（例如，磷或砷）。摻雜的應變鬆弛緩衝層有助於電隔離不同的電晶體和/或不同的裝置區域，因為摻雜的應變鬆弛緩衝層所摻雜之雜質的導電類型與隨後將形成的源極/汲極區域的導電類型相反。
一旦形成了應變鬆弛緩衝層400，就在約攝氏600度至約攝氏1000度（例如，約攝氏800度）的溫度下對應變鬆弛緩衝層400執行退火製程AL1（如第18圖所示）。退火製程AL1有助於在所得緩衝層401和基板300之間的界面中限制晶體學缺陷（crystallographic defects）（例如，貫穿式插排（threading dislocation defects）、點缺陷、反相邊界（antiphase boundaries）等）。在退火製程AL1完成後，緩衝層401冷卻到預定溫度（例如，諸如大約攝氏25度的室溫）。在緩衝層401的材料（例如，鍺）與基板300最上層303的材料（例如，矽）不同的情況下，緩衝層401可以在冷卻完成之後獲得拉伸應變（例如，拉伸應變大約為0.05%至0.30%）。這是因為矽的熱膨脹係數與鍺的熱膨脹係數不匹配。
之後，在N型場效應電晶體區域310上方形成圖案化的遮罩ML1，同時使P型場效應電晶體區域320暴露。可以透過在基板300上毯覆式沉積遮罩層，然後使用適當的微影和蝕刻技術將遮罩層圖案化成圖案化的遮罩ML1。圖案化的遮罩ML1包括氧化矽、氮化矽（Si3 N4 ）等或其組合。
如第19圖所示，在N型場效應電晶體區域310被圖案化的遮罩ML1覆蓋之後，在P型場效應電晶體區域320上形成層堆疊。第一半導體層（第一犧牲層）422磊晶生長在P型場效應電晶體區域320上，第二半導體層（第一通道層）423磊晶生長在第一半導體層422上，另一第一半導體層（第二犧牲層）424磊晶生長在第二半導體層423上，另一第二半導體層（第二通道層）425磊晶生長在第一半導體層424上，並且另一第一半導體層（第三犧牲層）426磊晶生長在第二半導體層425上。磊晶製程包括化學氣相沉積沉積技術（例如，氣相磊晶和/或超高真空化學氣相沉積）、分子束磊晶和/或其他合適的製程。
在部分實施例中，第一半導體層和第二半導體層交替地堆疊，使得第一半導體層和第二半導體層中的每一個均具有多於兩層。在部分實施例中，成為奈米片或通道層的每個第二半導體層均可以由相同材料或不同材料形成。根據它們的幾何形狀，奈米片可以互換地稱為奈米線、奈米平板和奈米環。在部分實施例中，第一半導體層和第二半導體層選自於由矽（Si）、鍺（Ge）、矽鍺（SiGe）、鍺錫（GeSn）、矽/矽鍺/鍺/鍺錫（Si/SiGe/Ge/GeSn）、矽鍺錫（SiGeSn）以及其組合所組成之群組的不同材料製成。
通道層423和425的晶格常數大於犧牲層422、424和426的晶格常數，使得一旦磊晶生長完成，通道層423和425就會處於壓縮應變的狀態下，這將會增加通道層423和425中的電洞遷移率，從而改善在P型場效應電晶體區域320中形成之p型閘極全環場效應電晶體的裝置性能。透過這種方式，可以在不形成再生長的源極/汲極應力源的情況下實現具有壓縮應變的通道。此外，在整個裝置製造過程（例如，包括整個前段（front-end-of-line, FEOL）製程和整個後段（back-end-of-line, BEOL）製程）之後，由緩衝層401引起之通道中的應變得以保留。
在如第19圖所示的中間階段，通道層423和425實質上未被摻雜以減少雜質散射和隨機的摻雜劑擾動，並且犧牲層422、424和426被高度摻雜p型雜質（例如，硼），其在後續步驟中將擴散到通道層423和425中的源極/汲極區域中。犧牲層422、424和426在磊晶生長期間被原位摻雜。
在用於p型閘極全環場效應電晶體的一些特定實施例中，犧牲層422、424和426是高度p摻雜的矽層（即，p+ Si），而通道層423和425是實質上未摻雜的矽鍺層（即，未摻雜的矽鍺（SiGe））。高度p摻雜的矽犧牲層422、424和426的p型雜質濃度可以比絕緣體上半導體基板300之最上層303的P型場效應電晶體區域320中的n型雜質濃度高4個、5個甚至9個數量級。作為示例而非限制，矽犧牲層422、424和426的硼濃度可以在大約1x1019 cm-3 到大約1x1023 cm-3 的範圍內（例如，2.7x1020 cm-3 ），而基板300的P型場效應電晶體區域320中的磷濃度可以在大約1x1014 cm-3 至大約1x1020 cm-3 （例如，1x1015 cm-3 ）的範圍內。在p型閘極全環場效應電晶體的一些其他特定實施例中，犧牲層422、424和426是高度p摻雜的鍺層（即，p+ Ge），並且通道層423和425是實質上未摻雜的鍺錫層（即，未摻雜的鍺錫（GeSn））。
一旦在P型場效應電晶體區域320上形成了磊晶層堆疊，就去除遮罩ML1。然後在N型場效應電晶體區域310上方形成磊晶層堆疊。在第20圖中繪示所得的結構。在一些具體實施例中，在N型場效應電晶體區域310中的應變鬆弛緩衝層401上磊晶生長第三半導體層（第一犧牲層）412，在第三半導體層412上磊晶生長第四半導體層（第一通道層）413，在第四半導體層413上磊晶生長另一第三半導體層（第二犧牲層）414，在第三半導體層414上磊晶生長另一第四半導體層（第二通道層）415，並且在第四半導體層415上磊晶生長另一第三半導體層（第三犧牲層）416。磊晶製程包括化學氣相沉積技術（例如，氣相磊晶和/或超高真空化學氣相沉積）、分子束磊晶和/或其他合適的製程。
在部分實施例中，第三半導體層和第四半導體層交替地堆疊，使得第三半導體層和第四半導體層中的每一個均具有多於兩層。在部分實施例中，成為奈米片或通道層的每個第四半導體層均可以由相同材料或不同材料形成。
在部分實施例中，第三半導體層和第四半導體層由選自於由矽（Si）、鍺（Ge）、矽鍺（SiGe）、鍺錫（GeSn）、矽/矽鍺/鍺/鍺錫（Si/SiGe/Ge/GeSn）、矽鍺錫（SiGeSn）及其組合所組成的不同材料製成。在部分實施例中，矽鍺（SiGe）是Si1-x Gex ，其中0.02≤x≤0.98。
通道層413和415的晶格常數小於犧牲層412、414和416的晶格常數，使得一旦磊晶生長完成，通道層413和415便處於拉伸應變的狀態，其將增加通道層413和415中的電子遷移率，從而改善了形成在N型場效應電晶體區域310中之n型閘極全環場效應電晶體的裝置性能。如此，可以在不形成再生長的源極/汲極應力源的情況下實現具有拉伸應變的通道。此外，在整個裝置製造過程（例如，包括整個前段製程和整個後段製程）之後，由緩衝層401引起之通道中的應變得以保留。
在如第20圖所示之中間階段，通道層413和415實質上未被摻雜以減少雜質散射和隨機摻雜劑擾動，並且犧牲層412、414和416被高度摻雜n型雜質（例如，磷），其在後續步驟中將擴散到通道層413和415中的源極/汲極區域中。磊晶生長期間，犧牲層412、414和416被原位摻雜。
在用於n型閘極全環場效應電晶體的部分特定實施例中，犧牲層412、414和416是高度n摻雜的鍺層（例如，n+ Ge），而通道層413和415是實質上未摻雜的矽鍺層（例如，未摻雜的Si0.02 Ge0.98 ）。在這樣的實施例中，通道層413和415具有比犧牲層412、414和416更大的矽原子濃度。因此，通道層413和415具有比犧牲層412、414和416以及緩衝層401更大的拉伸應變。例如，鍺緩衝層401以及鍺犧牲層412、414和416具有由退火製程AL1（如先前關於第18圖所討論的）引起之約0.10%至約0.14%（例如，約0.12%）的拉伸應變值，而通道層413和415具有大約0.18%至大約0.22%（例如，大約0.20%）之更大的拉伸應變值。犧牲層412、414和414以及緩衝層401改善了在通道層413和415中的拉伸應變。在n型閘極全環場效應電晶體的一些其他實施例中，犧牲層412、414和416是高度n摻雜的矽鍺層（即，n+ SiGe），而通道層413和415是實質上未摻雜的矽層（即，未摻雜的矽（Si））。
高度n摻雜的犧牲層（例如，n+ Ge層）412、414和416可以具有比在絕緣體上半導體基板的最上層303中N型場效應電晶體區域310的p型雜質濃度高4個、5個甚至9個數量級的n型雜質濃度。作為示例而非限制，犧牲層412、414和416的磷濃度可以在大約1x1019 cm-3 到大約1x1023 cm-3 的範圍內（例如，約2.7x1020 cm-3 ），而絕緣體上半導體基板的最上層303中N型場效應電晶體區域310的硼濃度可以在大約1x1014 cm-3 到大約1x1020 cm-3 （例如，1x1015 cm-3 ）的範圍內。
第36圖是繪示實驗結果的曲線圖，此實驗結果繪示在N型場效應電晶體區域310上形成層堆疊之後透過二次離子質譜（Secondary ion mass spectroscopy, SIMS）測量觀察到的N型場效應電晶體區域310中各種化學元素的原子濃度，其中在第36圖的垂直軸上繪示原子濃度，在第36圖的水平軸上繪示距離層堆疊的頂表面（即，最頂部犧牲層416的頂表面）的垂直距離。在此實驗中，犧牲層412、414和416是摻雜有磷的鍺層，而通道層413和415是實質上未摻雜的矽鍺（Si0.02 Ge0.98 ）層。在第36圖中，曲線C1代表沿著距離層堆疊的頂表面的垂直距離的鍺原子濃度，曲線C2代表沿著距離層堆疊的頂表面的垂直距離的矽原子濃度，曲線C3表示沿著距離疊層的頂表面的垂直距離的磷原子濃度，曲線C4表示沿著距離疊層的頂表面的垂直距離的氧原子濃度。
如第36圖中的曲線C3所示，犧牲層412、414和416的磷原子濃度高於通道層413和415的磷原子濃度。這證明犧牲層412、414和416摻雜有磷，而通道層413和415實質上未摻雜磷。應理解，由於從犧牲層412、414和416之無意的磷擴散，通道層413和415仍可能具有非零的磷濃度值。將曲線C3與曲線C1進行比較，犧牲層412、414和416中的磷原子濃度大於犧牲層412、414和416中的鍺原子濃度。這證明犧牲層412、414和416被磷高度摻雜。
如第36圖的曲線C2所示，通道層413和415的矽原子濃度大於犧牲層412、414和416的矽原子濃度。此外，由於從基板300之無意的矽擴散，緩衝層401具有隨著距基板300的距離減小而增加的漸變矽鍺。
返回參考第21圖。一旦形成了N型場效應電晶體區域310上的層堆疊，就對N型場效應電晶體區域310和P型場效應電晶體區域320上的層堆疊執行圖案化製程（透過如先前關於第3A圖和第3B圖所討論之使用合適的微影和蝕刻技術），以在N型場效應電晶體區域310上形成鰭片結構FS1，並且在P型場效應電晶體區域320上形成鰭片結構FS2。一旦形成鰭片結構FS1和FS2，就使用合適的沉積技術（例如，化學氣相沉積、原子層沉積、熱氧化等或組合），在基板300上方共形地形成介電層（例如，氧化矽（SiO2 ）層）430。所得之結構如第21圖所示。
如第22圖所示，一旦形成了介電層430，就在鰭片結構FS1和FS2上分別地形成虛設閘極441和442。虛設閘極441和442的長度方向垂直於鰭片結構FS1和FS2的長度方向。虛設閘極441和442可以是導電材料或非導電材料，並且可以選自於由非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物的組、金屬氧化物以及金屬所組成的群組。可以透過例如在基板300上沉積多晶矽層，透過化學機械平坦化製程平坦化沉積的多晶矽層，然後使用適當的微影和蝕刻技術將平坦化的多晶矽層圖案化成虛設閘極441和442。
一旦形成了虛設閘極441和442，就使用適當的沉積技術（例如，化學氣相沉積、原子層沉積等或其組合），在基板300上方共形地形成間隔層450。在第23圖中繪示所得的結構。間隔層450包括氮化矽（Si3 N4 ），然而也可以使用其他材料（例如，氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、多孔介電材料、氫摻雜的碳氧化矽（SiOC:H）、低介電常數介電材料或其他合適的介電材料）。
接下來，執行非等向性蝕刻製程以在間隔層450上進行蝕刻，從而去除間隔層450的水平部分，並使間隔層450的部分451和452留在虛設閘極441和442的側壁上。第24圖中繪示所得的結構。在虛設閘極441的側壁上之剩餘的間隔物部分451可以互換地稱為閘極間隔物451，而在虛設閘極442的側壁上之剩餘的間隔物部分452可以互換地稱為閘極間隔物452。在一些特定實施例中，非等向性蝕刻是使用由三氟甲烷（CHF3 ）氣體和/或氯氣（Cl2 ）產生的電漿的反應離子蝕刻製程。
一旦形成了間隔物451和452（如第25圖所示），就在P型場效應電晶體區域320上方形成圖案化的遮罩ML2，同時使N型場效應電晶體區域310暴露。可以透過在基板300上毯覆式沉積遮罩層，然後使用適當的微影和蝕刻技術將遮罩層圖案化為圖案化的遮罩ML2。圖案化的遮罩ML2包括氮化矽（Si3 N4 ）、氮氧化矽等或它們的組合。
一旦形成了圖案化的遮罩ML2，就使用選擇性蝕刻製程來蝕刻在N型場效應電晶體區域310中的虛設閘極441，以在閘極間隔物451之間形成閘極溝槽GT，此選擇性刻蝕製程以比蝕刻在基板300上的其他材料更快的蝕刻速率來蝕刻虛設閘極結構441。例如，選擇性蝕刻是使用氫氧化鉀（KOH）或氫氧化四甲銨（TMAH）作為蝕刻劑的各向同性濕式蝕刻製程。之後，使用選擇性蝕刻製程來去除閘極溝槽GT中介電層430的一部分，此選擇性蝕刻製程以比蝕刻基板300上的其他材料更快的蝕刻速率來蝕刻介電層430的材料（例如，氧化矽）。在部分實施例中，透過使用適當的微影技術形成的光阻遮罩（未繪示）覆蓋N型場效應電晶體區域310中介電層430的部分（除閘極溝槽GT之外的部分），從而使介電層430可以保留在N型場效應電晶體區域310上（除了閘極間隔物451之間的區域之外）。一旦已經去除了在閘極間隔物451之間的介電層430的部分，便可在灰化步驟中例如使用氧電漿來去除光阻遮罩。
此後，透過選擇性蝕刻製程去除閘極溝槽GT中的n型摻雜犧牲層412、414和416以及緩衝層401，從而在通道層413、415和基板300之間形成開口。以此方式，通道層413和415的通道區域413CH 和415CH 變成懸浮在基板300上。選擇性蝕刻製程（可互換地稱為通道釋放製程）的細節已在先前第12A圖和第12A圖中進行了討論，因此為了簡潔起見不再重複。
一旦完成了通道釋放製程，就在由釋放奈米片413和415所提供的開口內形成高介電常數/金屬閘極結構460。第25圖中繪示所得的結構。在部分實施例中，高介電常數/金屬閘極結構460包括形成在奈米片413和415周圍的閘極介電層461，形成在閘極介電層461上方的n型功函數金屬（也稱為N金屬）層462，以及形成在功函數金屬層461上方的填充金屬463。閘極介電層461包括界面層和形成在界面層上方的高介電常數介電層。界面層、高介電常數介電層和填充金屬463的詳細材料和製造已在第13A圖和第13B圖中討論過了，為了簡潔起見不再重複。n型功函數金屬層462可以示例性地包括但不限於鋁化鈦（TiAl）、氮化鋁鈦（TiAlN）、碳氮化鉭（TaCN）、鉿（Hf）、鋯（Zr）、鈦（Ti）、鉭（Ta）、鋁（Al）、金屬碳化物（例如，碳化鉿（HfC）、碳化鋯（ZrC）、碳化鈦（TiC）、碳化鋁（AlC））、鋁化物和/或其他合適的材料。
接下來，透過使用選擇性蝕刻製程將位於鰭片結構FS1上方的填充金屬463的頂部圖案化為金屬墊463P，此選擇性蝕刻製程以比蝕刻n型功函數金屬層462更快的速率蝕刻填充金屬463。在第26圖中繪示所得的結構。在部分實施例中，金屬墊463P具有與閘極介電層461和犧牲層416之間的垂直界面對齊的側壁。
之後，從P型場效應電晶體區域320去除遮罩層ML2，然後在P型場效應電晶體區域320上執行類似第25圖和第26圖所示的步驟，以形成圍繞每個奈米片423和425的高介電常數/金屬閘極結構470。在第27圖中繪示所得到的結構。例如，製程步驟包括去除虛設閘極442以在閘極間隔物之間形成閘極溝槽，去除閘極溝槽中的介電層430的一部分，透過選擇性地蝕刻犧牲層422、424和426和由閘極溝槽暴露的緩衝層401來釋放奈米片423和425的通道區域423CH 和425CH ，在透過釋放奈米片413和415而提供的開口中形成包括閘極介電層471、p型功函數金屬層472和填充金屬473的高介電常數/金屬閘極結構470，然後將填充金屬473的頂部圖案化成金屬墊473P。
閘極介電層471包括界面層和形成在界面層之上的高介電常數介電層。界面層、高介電常數介電層和填充金屬473的詳細材料和製造已經在前面第13A圖和第13B圖中進行了討論，因此為了簡潔起見不再重複。p型功函數金屬層472可以示例性地包括但不限於氮化鈦（TiN）、氮化鎢（WN）、鎢（W）、釕（Ru）、鈀（Pd）、鉑（Pt）、鈷（Co）、鎳（Ni）、導電金屬氧化物和/或其他合適的材料。
接下來，執行退火製程AL2以將n型雜質（例如，磷）從高度摻雜的犧牲層412、414、416擴散到奈米片413和415的源極/汲極區域413SD 和415SD 中，並且將p型雜質（例如，硼）從高度摻雜的犧牲層422、424、426擴散到奈米片423和425的源極/汲極區域423SD 和425SD 中。退火製程AL2可以例如是快速的熱退火（rapid thermal anneal, RTA）等。退火製程AL2之後的犧牲層412'、414'和416'具有比退火製程AL2之前的犧牲層412、414和416更低的n型雜質濃度。類似地，退火製程AL2之後的犧牲層422'、424'和426'具有比退火製程AL2之前的犧牲層412、414和416更低的p型雜質濃度。
因為所得奈米片413'和415'的犧牲層412'、414'和416'以及源極/汲極區域413SD 和415SD 是n摻雜的，所以它們可以組合地稱為n型閘極全環場效應電晶體的源極/汲極區域。因此，犧牲層412'、414'和416'可以被稱為n型源極/汲極層。類似地，因為所得奈米片423'和425'的犧牲層422'、424'和426'以及源極/汲極區域423SD 和425SD 是p摻雜的，所以它們可以組合地稱為p型閘極全環場效應電晶體的源極/汲極區域。因此，犧牲層422'、424'和426'可以被稱為p型源極/汲極層。
因為奈米片413和415的通道區域413CH 和415CH 被閘極結構460包圍並且因此與高度摻雜的層412、414和416間隔開，並且奈米片423和425的通道區域423CH 和425CH 425被閘極結構470包圍，因此與高度摻雜的層422、424和426間隔開，奈米片413'和415'的源極/汲極區域413SD 和415SD 具有比奈米片413'和415'的通道區域413CH 和415CH 更大的n型雜質濃度，並且所得奈米片423'和425'的源極/汲極區域423SD 和425SD 具有比奈米片423'和425'的通道區域423CH 和425CH 更大的p型雜質濃度。
接下來，如第29圖所示，形成穿過n型功函數金屬層462、閘極介電層461和介電層430到n型閘極全環場效應電晶體的源極/汲極區域（例如，到n型源極/汲極層416'）的源極/汲極接觸開口OPl，並且形成穿過p型功函數金屬層472、閘極介電層471和介電層430到p型閘極全環場效應電晶體的源極/汲極區域（例如，到p型源極/汲極層426'）的源極/汲極接觸開口OP2。使用適當的微影和蝕刻技術形成源極/汲極接觸開口OP1和OP2。
之後，執行退火製程AL3以激活犧牲層412'、414'和416'以及所得奈米片413'和415'的源極/汲極區域413SD 和415SD 中的n型雜質，並激活犧牲層422'、424'和426'以及所得奈米片423'和425'的源極/汲極區域423SD 和425SD 中的p型雜質。在一些具體實施例中，退火製程AL3包括使用來自輻射源的輻射照射n型閘極全環場效應電晶體和p型閘極全環場效應電晶體的源極/汲極區域。在部分實施例中，輻射源是雷射或閃光燈（包括氬氣和氙氣閃光燈）。層堆疊暴露於輻射中的時間範圍大於0秒（s）至大約90毫秒（ms）。特別地，由源極/汲極接觸開口OP1和OP2暴露之層堆疊的區域的暴露時間段為大於0s至大約90ms（例如，大約2奈秒（ns）至大約0.8ms）。在暴露於輻射期間，層堆疊的暴露部分會進行超快速加熱並達到1800°C的溫度。在一些其他實施例中，層堆疊的暴露部分達到高達1050°C的溫度。由於金屬墊463P和金屬墊473P反射輻射，因此實質上不加熱被閘極結構460覆蓋的通道區域413CH 和415CH 以及被閘極結構470覆蓋的通道區域423CH 和425CH 。
在部分實施例中，輻射的功率密度為約2mJ/cm2 至約850mJ/cm2 。在部分實施例中，輻射是來自雷射器的雷射輻射。在部分實施例中，雷射輻射的波長在約170奈米至約2200奈米的範圍內。在其他實施例中，雷射照射中使用的波長為約198奈米至約1880奈米（λ＝ 1878奈米等於鍺（Ge）的能隙）。在部分實施例中，使用具有約532奈米的波長的雷射束。在部分實施例中，用於雷射退火的功率密度為約2 mJ/cm2 至約850 mJ/cm2 。在部分實施例中，輻射的功率密度在約260 mJ/cm2 至約290 mJ/cm2 的範圍內。在部分實施例中，在暴露於輻射期間發生動態表面退火。在動態表面退火中，在沒有摻雜劑擴散的情況下發生摻雜的源極/汲極區域的激活。因此，在退火製程AL3之後，奈米片413和415的通道區域413CH 和415CH 以及奈米片423和425的通道區域423CH 和425CH 實質上保持未摻雜的。在部分實施例中，雷射脈衝的半高全寬值（full-width-at-half-maximum, FWHM）為約2ns至約0.5ms。在部分實施例中，層堆疊上的特定點暴露於約15ns至約95微秒（μs）的雷射束。雷射束的形狀可以是任何形狀（包括線性、橢圓形、圓形等）。
在部分實施例中，雷射輻射的波長在約530奈米至約550奈米的範圍內，並且雷射輻射的通量在約15 mJ/cm2至約75mJ/cm2 的範圍內。因為金屬墊463P和473P阻擋和/或反射雷射輻射，因此雷射輻射選擇性地照射層堆疊的源極/汲極區域。可以在環境空氣、清潔的乾燥空氣、氮氣（N2 ）、氮氣（N2 ）和氫氣（H2 ）、氫氣（H2 ）或惰性氣體（例如，氦（He）、氖（Ne）和氬（Ar））中進行輻照。
然後，透過使用例如剝離製程（lift-off process）分別在開口OP1和OP2中形成源極/汲極接觸481和482。第30圖中繪示所形成的結構。作為示例而非限制，剝離製程包括在基板300上塗覆光阻，對光阻進行圖案化以暴露開口OP1和OP2，濺鍍接觸481和482的金屬材料（例如，銅、鎢、鎳、鈷、金或其他合適的金屬）到開口OP1和OP2的底表面上，然後透過灰化製程去除光阻。
第31圖繪示模擬結果的曲線圖，此模擬結果是在執行通道釋放製程之後在N型場效應電晶體區域310中的奈米片413和415的單軸拉伸應變，其中，在第31圖的縱軸上繪示單軸拉伸應變，而在第31圖的橫軸上繪示與通道區域中心（例如，通道區域415CH 或413CH 的中心）的橫向距離。在第31圖中，曲線C5表示上部奈米片415中的單軸拉伸應變，而曲線C6表示下部奈米片413中的單軸拉伸應變。曲線C5繪示出奈米片415的通道區域415CH 具有比奈米片415的源極/汲極區域415SD 更大的拉伸應變，而曲線C6繪示奈米片413的通道區域413CH 具有比奈米片413的源極/汲極區域413SD 更大的拉伸應變。此外，比較曲線C5和曲線C6，上部奈米片415的通道區域415CH 具有比下部奈米片413的通道區域413CH 更大的拉伸應變。在部分實施例中，奈米片415的通道區域415CH 和奈米片413的通道區域413CH 具有在約0.24%至約0.65%（例如約0.27%）的範圍內的拉伸應變。
第32圖至第34圖繪示根據本揭露的部分實施例之用於製造閘極全環場效應電晶體的示例性順序過程。應該理解，可以在第32圖至第34圖所示的操作之前、期間和之後提供附加的操作，並且下面描述的一些操作可以被替換或消除以作為對於此方法之另外的實施例。操作/過程的順序可以互換。第32圖至第34圖繪示對應於第1圖所示的線A-A之沿Y方向的剖面圖。
第32圖繪示在執行如第28圖所示的退火製程AL2之後在閘極結構460、470和介電層430上執行的圖案化製程。使用合適的微影和蝕刻技術來執行圖案化製程。圖案化的閘極結構460'（包括圖案化的閘極介電層461'、圖案化的n型功函數金屬層462'和圖案化的填充金屬463'）與n型源極/汲極層416'的頂表面不重疊。所得的閘極結構470'（包括圖案化的閘極介電層471'、圖案化的p型功函數金屬層472'和圖案化的填充金屬473'）與p型源極/汲極層426'的頂表面不重疊。
接下來，如第33圖所示，執行退火製程AL3以激活所得到的奈米片413'和415'的犧牲層412'、414'和416'以及源極/汲極區域413SD 和415SD 中的n型雜質，並激活所得到的奈米片423'和425'的犧牲層422'、424'和426'以及源極/汲極區域423SD 和425SD 中的p型雜質（可參考如前面第29圖的討論）。
之後，如第34圖所示，例如，透過使用如先前關於第30圖所討論的剝離製程在n型源極/汲極層416'和p型源極/汲極層426'上分別形成源極/汲極接觸481和482。
第35圖繪示根據部分實施例之形成閘極全環場效應電晶體的方法M2。儘管方法M2被繪示和/或描述為一系列步驟或事件，但是應當理解，此方法不限於所繪示的順序或步驟。因此，在部分實施例中，可以以與所繪示的順序不同的順序來執行步驟，和/或可以同時地執行步驟。此外，在部分實施例中，可以將所繪示的步驟或事件細分為多個步驟或事件，其可以在分開的時間或與其他步驟或子步驟同時執行。在部分實施例中，可以省略一些繪示的步驟或事件，並且可以包括其他未繪示的步驟或事件。
在方框S201中，在N型場效應電晶體區域和P型場效應電晶體區域上形成緩衝層。第17圖和第18圖繪示與方框S201中的步驟相對應之部分實施例的剖面圖。
在方框S202中，在N型場效應電晶體區域上形成交替的n型摻雜犧牲層和N型場效應電晶體通道層的第一層堆疊，並且在P型場效應電晶體區域上形成交替的p型摻雜犧牲層和P型場效應電晶體通道層的第二層堆疊。第19圖和第20圖繪示與方框S202中的步驟相對應之部分實施例的剖面圖。
在方框S203中，將第一層堆疊圖案化為第一鰭片結構，並且將第二層堆疊圖案化為第二鰭片結構。在方框S204中，在第一鰭片結構和第二鰭片結構上方形成介電層。第21圖繪示與方框S203和S204中的步驟相對應之部分實施例的剖面圖。
在方框S205中，分別在第一鰭片結構和第二鰭片結構上方形成第一虛設閘極和第二虛設閘極。第22圖繪示與方框S205中的步驟相對應之部分實施例的剖面圖。
在方框S206中，在第一虛設閘極和第二虛設閘極的側壁上形成閘極間隔物。第23圖和第24圖繪示對應於方框S206中的步驟之部分實施例的剖面圖。
在方框S207中，去除第一虛設閘極，釋放N型場效應電晶體通道層的通道區域，並在釋放的通道區域周圍形成高介電常數/金屬閘極堆疊。第25圖和第26圖繪示與方框S207中的步驟相對應之部分實施例的剖面圖。
在方框S208中，去除第二虛設閘極，釋放P型場效應電晶體通道層的通道區域，並且在所釋放的通道區域周圍形成高介電常數/金屬閘極堆疊。第27圖繪示與方框S208中的步驟相對應之部分實施例的剖面圖。
在方框S209中，將n型雜質從n型摻雜的犧牲層擴散到N型場效應電晶體通道層的源極/汲極區域中，並且將p型雜質從p型摻雜的犧牲層擴散到P型場效應電晶體的源極/汲極區域中以形成n型閘極全環場效應電晶體和p型閘極全環場效應電晶體的源極/汲極區域。第28圖繪示與方框S209中的步驟相對應之部分實施例的剖面圖。
在方框S210中，透過雷射照射n型閘極全環場效應電晶體和p型閘極全環場效應電晶體的源極/汲極區域。第29圖繪示與方框S210中的步驟相對應之部分實施例的剖面圖。
基於以上討論，可以看出本揭露提供了益處。然而，應當理解，其他實施例可以提供附加的益處，並且在本文中不必公開所有益處，並且對於所有實施例都不需要特定的益處。部分實施例的一個益處是，可以調節源極/汲極應力源中再生長的源極/汲極層之間的原子比（例如，鍺與矽的原子比）的差異，以減小半導體奈米片之間的應變失配。部分實施例的另一個益處是，可以透過具有不同晶格常數之交替的半導體層的層堆疊來實現應變的通道，因此，在這樣的實施例中可以省略再生長的源極/汲極應力源。
在部分實施例中，一種方法包括：在基板上方形成具有交替的第一半導體層和第二半導體層的堆疊的鰭片​​結構；在鰭片結構上形成虛設閘極結構；蝕刻鰭片結構之橫向地延伸超出虛設閘極結構的部分以暴露部分的基板；在基板的暴露部分上形成源極/汲極應力源；在形成源極/汲極應力源之後，去除虛設閘極結構；在去除虛設閘極結構之後，去除第一半導體層，使得第二半導體層懸浮在源極/汲極應力源之間；以及形成閘極結構以包圍每個懸浮的第二半導體層。形成源極/汲極應力源包括在基板的暴露部分上方形成第一源極/汲極層，以及在第一源極/汲極層上方形成第二源極/汲極層。第二源極/汲極層中的IV族元素或V族元素的原子濃度大於第一源極/汲極層中的IV族元素或V族元素的原子濃度。
在部分實施例中，半導體元件包括多個奈米片、源極/汲極應力源和閘極結構。奈米片在半導體基板上方沿第一方向延伸並且在實質上垂直於第一方向的第二方向上排列。源極/汲極應力源在奈米片的兩側。每個源極/汲極應力源包括第一磊晶層和在第一磊晶層之上的第二磊晶層。第一磊晶層和第二磊晶層由晶格常數大於第一IV族元素的晶格常數的第一IV族元素和第二IV族元素的合金半導體製成，並且在第二磊晶層中的第二IV族元素與第一IV族元素的原子比大於在第一磊晶層中的第二IV族元素與第一IV族元素的原子比。閘極結構圍繞每個奈米片。
於部分實施例中，一種方法包括：在基板上方形成具有交替的第一半導體層和第二半導體層的堆疊的鰭片​​結構，其中第一半導體層中的第一導電類型的雜質的濃度大於第二半導體層中的第一導電類型的雜質的濃度，並且第二半導體層由晶格常數不同於第一半導體層的晶格常數的材料製成；在鰭片結構上形成跨越的虛設閘極結構；在虛設閘極結構的相對側壁上分別形成閘極間隔物；去除虛設閘極結構以在閘極間隔物之間形成閘極溝槽；去除閘極溝槽中去除第一半導體層的一部分，使得第二半導體層的通道區域懸浮在基板上方；形成閘極結構以圍繞每個懸浮的通道區域；在形成閘極結構之後，執行第一退火製程以將第一導電類型的雜質從第一半導體層擴散到第二半導體層的源極/汲極區域中。
前述概述了幾個實施例的特徵，使得具有本領域之通常知識者可以更好地理解本揭露的各方面。具有本領域之通常知識者應當理解，他們可以容易地將本揭露作為設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的益處。具有本領域之通常知識者還應該理解，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變、替換和變更。
100:基板 101:半導體層 102:奈米片 102a:奈米片 102b:奈米片 102c:奈米片 103:半導體層 104:奈米片 104a:奈米片 104b:奈米片 104c:奈米片 105:半導體層 106:奈米片 106a:奈米片 106b:奈米片 106c:奈米片 107:半導體層 108:奈米片 108a:奈米片 108b:奈米片 108c:奈米片 109:半導體層 110:遮罩 111:隔離絕緣層 112:虛設閘極結構 112d:虛設閘極介電層 112g:虛設閘極層 112m:硬遮罩層 113:再生長的源極/汲極層 113':再生長的源極/汲極層 114:再生長的源極/汲極層 114':再生長的源極/汲極層 115:再生長的源極/汲極層 116:再生長的源極/汲極層 117:源極/汲極應力源 117':源極/汲極應力源 117d:晶面 117u:晶面 118:遮罩 119:開口 120:閘極結構 121:閘極介電層 122:功函數金屬層 123:填充金屬 300:基板 301:塊狀矽基板 302:埋入氧化層 303:摻雜的半導體層 310:第一裝置區域 320:第二裝置區域 400:應變鬆弛緩衝層 401:緩衝層 412:半導體層 412':犧牲層 413:半導體層 413':奈米片 413CH:通道區域 413SD:源極/汲極區域 414:半導體層 414':犧牲層 415:半導體層 415':奈米片 415CH:通道區域 415SD:源極/汲極區域 416:半導體層 416':犧牲層 422:半導體層 422':犧牲層 423:半導體層 423':奈米片 423CH:通道區域 423SD:源極/汲極區域 424:半導體層 424':犧牲層 425:半導體層 425':奈米片 425CH:源極/汲極區域 425SD:源極/汲極區域 426:半導體層 426':犧牲層 430:介電層 441:虛設閘極 442:虛設閘極 450:間隔層 451:間隔物 452:間隔物 460:閘極結構 460':圖案化的閘極結構 461:閘極介電層 461':圖案化的閘極介電層 462:n型功函數金屬層 462':圖案化的n型功函數金屬層 463:填充金屬 463':圖案化的填充金屬 463P:金屬墊 470:閘極結構 470':閘極結構 471:閘極介電層 471':圖案化的閘極介電層 472:p型功函數金屬層 472':圖案化的功函數金屬層 473:填充金屬 473':圖案化的填充金屬 473P:金屬墊 481:源極/汲極接觸、接觸 482:源極/汲極接觸、接觸 α:角度 AL1:退火製程 AL2:退火製程 AL3:退火製程 A-A:線 B-B:線 C-C:線 C1:曲線 C2:曲線 C3:曲線 C4:曲線 C5:曲線 C6:曲線 DL1:虛線 DL2:虛線 FS:鰭片結構 FS1:鰭片結構 FS2:鰭片結構 GT:閘極溝槽 ML1:遮罩 ML2:遮罩、遮罩層 OP1:源極/汲極接觸開口 OP2:源極/汲極接觸開口 S101:方框 S102:方框 S103:方框 S104:方框 S105:方框 S106:方框 S107:方框 S108:方框 S109:方框 S110:方框 S111:方框 S201:方框 S202:方框 S203:方框 S204:方框 S205:方框 S206:方框 S207:方框 S208:方框 S209:方框 S210:方框 t1:厚度 t2:厚度 X:方向 Y:方向 Z:方向
當結合附圖閱讀時，根據以下詳細地描述可以最好地理解本揭露的各方面。應理解，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚起見，各種特徵的尺寸可以任意地增加或減小。 第1圖繪示根據本揭露實施例之製造過程的一個階段中之閘極全環場效應電晶體半導體元件的透視圖。 第2A圖至第13B圖繪示根據本揭露的部分實施例之用於製造閘極全環場效應電晶體的示例性順序製程。 第14圖繪示根據本揭露的部分其他實施例之閘極全環場效應電晶體的透視圖。 第15圖繪示根據本揭露的部分實施例之模擬結果的圖示，此模擬結果繪示在p型閘極全環場效應電晶體的不同奈米片中的壓縮應變。 第16圖繪示根據部分實施例之形成閘極全環場效應電晶體的方法的流程圖。 第17圖至第30圖繪示根據本揭露的部分實施例中用於製造閘極全環場效應電晶體的示例性順序製程。 第31圖繪示根據本揭露的部分實施例之模擬結果的圖，此模擬結果繪示在執行通道釋放製程之後在N型場效應電晶體區域中的奈米片的單軸拉伸應變。 第32圖至第34圖繪示根據本揭露之部分實施例中用於製造閘極全環場效應電晶體的示例性順序製程。 第35圖繪示根據部分實施例之形成閘極全環場效應電晶體的方法的流程圖。 第36圖繪示透過二次離子質譜儀（secondary ion mass spectroscopy, SIMS）測量觀察到之N型場效應電晶體區域中各種化學元素的原子濃度的實驗結果。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:基板
102:奈米片、半導體層、通道層
104:奈米片、半導體層、通道層
106:奈米片、半導體層、通道層
108:奈米片、半導體層、通道層
111:隔離絕緣層、淺溝槽隔離區域
113:再生長的源極/汲極層、矽鍺層、層
114:再生長的源極/汲極層、矽鍺層、層
115:再生長的源極/汲極層、矽鍺層、層
116:再生長的源極/汲極層、矽鍺層、層
117:源極/汲極應力源
120:閘極結構、閘極堆疊
A-A:線
B-B:線
C-C:線
FS:鰭片結構
X:方向
Y:方向
Z:方向

Claims (20)

  1. 一種方法，包含： 形成具有交替的複數個第一半導體層和複數個第二半導體層的一堆疊的一鰭片​​結構於一基板上； 形成一虛設閘極結構橫跨於該鰭片結構上； 蝕刻該鰭片結構之橫向地延伸超出該虛設閘極結構的複數個部分以暴露該基板的複數個部分； 形成複數個源極/汲極應力源於該基板之暴露的該些部分上，其中形成該些源極/汲極應力源包含： 形成一第一源極/汲極層於該基板之暴露的該些部分上；以及 形成一第二源極/汲極層於該第一源極/汲極層上，其中該第二源極/汲極層中的一IV族元素或一V族元素的一原子濃度大於該第一源極/汲極層中的一IV族元素或一V族元素的一原子濃度； 在形成該些源極/汲極應力源之後，去除該虛設閘極結構； 在去除該虛設閘極結構之後，去除該些第一半導體層，使得該些第二半導體層懸浮在該些源極/汲極應力源之間；以及 形成一閘極結構以圍繞懸浮的每個該第二半導體層。
  2. 如請求項1所述的方法，其中形成該第一源極/汲極層包含以一鍺前驅物氣體與一矽前驅物氣體的一第一流量比執行的一磊晶製程，且形成該第二源極/汲極層包含以大於該第一流量比之該鍺前驅物氣體與該矽前驅物氣體的一第二流量比執行的一磊晶製程。
  3. 如請求項1所述的方法，其中形成該第一源極/汲極層包含以一錫前驅物氣體與一鍺前驅物氣體的一第一流量比執行的一磊晶製程，並且形成該第二源極/汲極層包含以大於該第一流量比之該錫前驅物氣體與該鍺前驅物氣體的一第二流量比執行的一磊晶製程。
  4. 根據請求項1所述的方法，其中形成該第一源極/汲極層包含以一磷前驅物氣體與一矽前驅物氣體的一第一流量比執行的一磊晶製程，並且形成該第二源極/汲極層包含以大於該第一流量比之該磷前驅物氣體與該矽前驅物氣體的一第二流量比執行的一磊晶製程。
  5. 根據請求項1所述的方法，其中該第一源極/汲極層的形成使得該鰭片結構的一側壁的一下部分被該第一源極/汲極層覆蓋，並且在該下部分上方之該鰭片結構的該側壁的一上部分未被該第一源極/汲極層覆蓋。
  6. 根據請求項5所述的方法，其中該第二源極/汲極層的形成使得該鰭片結構的該側壁的該上部分被該第二源極/汲極層覆蓋。
  7. 根據請求項1所述的方法，其中該第一源極/汲極層的形成包含在該鰭片結構的一側壁上磊晶生長該第一源極/汲極層的一材料，以及透過一蝕刻氣體從該鰭片結構的該側壁去除該第一源極/汲極層的該材料。
  8. 根據請求項7所述的方法，其中該第一源極/汲極層的該材料從該基板之暴露的該些部分的一生長速率比從該鰭片結構的該側壁的一生長速率快。
  9. 根據請求項8所述的方法，其中該基板之暴露的該些部分具有一（100）表面取向。
  10. 根據請求項8所述的方法，其中該鰭片結構的該側壁具有一（110）表面取向。
  11. 根據請求項1所述的方法，其中該第二源極/汲極層的形成包含在該鰭片結構的一側壁上磊晶生長該第二源極/汲極層的一材料，以及透過一蝕刻氣體從該鰭片結構的該側壁去除該第二源極/汲極層的該材料。
  12. 一種半導體元件，包含： 複數個奈米片，在一半導體基板上沿一第一方向延伸並且沿實質上垂直於該第一方向的一第二方向配置； 複數個源極/汲極應力源，在該些奈米片的兩側上，每個該源極/汲極應力源包含一第一磊晶層和在該第一磊晶層上的一第二磊晶層，其中該第一磊晶層和該第二磊晶層由一第一IV族元素和一第二IV族元素的一化合物半導體製成，其中該第二IV族元素的一晶格常數大於該第一IV族元素的一晶格常數，並且在該第二磊晶層中之該第二IV族元素與該第一IV族元素的一原子比大於在該第一磊晶層中之該第二IV族元素與該第一IV族元素的一原子比；以及 一閘極結構，圍繞每個該奈米片。
  13. 根據請求項12所述的半導體元件，其中該奈米片包含一第一奈米片和在該第一奈米片上的一第二奈米片，並且在該第二奈米片中的一壓縮應變大於在該第一奈米片中的一壓縮應變。
  14. 根據請求項12所述的半導體元件，其中該些奈米片包含一第一奈米片和在該第一奈米片上的一第二奈米片，並且該第二奈米片與該第二磊晶層接觸並且與該第一磊晶層間隔開。
  15. 根據請求項12所述的半導體元件，其中該第一IV族元素是矽，並且該第二IV族元素是鍺。
  16. 根據請求項12所述的半導體元件，其中該第一IV族元素是鍺，並且該第二IV族元素是錫。
  17. 一種方法，包含： 形成具有交替的複數個第一半導體層和複數個第二半導體層的一堆疊的一鰭片​​結構於一基板上，其中在該些第一半導體層中一第一導電類型的一雜質濃度大於在該些第二半導體層中該第一導電類型的一雜質濃度，且該些第二半導體層的一晶格常數與該些第一半導體層的一晶格常數不同； 形成一虛設閘極結構橫跨於該鰭片結構上； 分別形成複數個閘極間隔物於該虛設閘極結構的相對側壁上； 去除該虛設閘極結構以在該些閘極間隔物之間形成一閘極溝槽； 去除該閘極溝槽中的該些第一半導體層的複數個部分，使得該些第二半導體層的複數個通道區域懸浮於該基板上； 形成一閘極結構以圍繞每個懸浮的該些通道區域；以及 在形成該閘極結構之後，執行一第一退火製程以將該第一導電類型的該雜質從該些第一半導體層擴散到該些第二半導體層的複數個源極/汲極區域中。
  18. 根據請求項17所述的方法，更包含： 在形成該鰭片結構之前，在該基板上形成一應變鬆弛緩衝層；以及 在形成該鰭片結構之前，對該應變鬆弛緩衝層執行一第二退火製程，以將該應變鬆弛緩衝層轉換成具有一拉伸應變的一緩衝層。
  19. 根據請求項18所述的方法，其中該應變鬆弛緩衝層摻雜有與該第一導電類型相反的一第二導電類型的一雜質。
  20. 根據請求項17所述的方法，更包含： 在執行該第一退火製程之後，用雷射照射該些第一半導體層和該些第二半導體層的該些源極/汲極區域。
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