CN1297256A - 半导体装置及其制造方法 - Google Patents

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Abstract

在集成具有多个SOI－Si层的半导体器件的半导体装置中,其器件隔离区13从半导体衬底算起的表面高度实质上一致。再适宜地形成多个表面高度不同的SOI－Si层14、15。在可以得到从半导体衬底算起的表面高度实质上一样的器件隔离区13的同时还可以形成SOI－Si层厚度不同的所希望的器件区。要想使单晶硅膜(SOI－Si层)的膜厚适宜地变化,除此之外,还可以在淀积非晶硅膜并用热处理形成了外延层之后,除去不要的部分。

Description

半导体装置及其制造方法
本发明涉及已形成了具有SOI(Silicon On Insulator，绝缘体上的硅)-Si层的多个半导体器件的半导体装置及其制造方法，特别是涉及其器件隔离膜的构造及其制造方法。
以往，人们知道在同一SOI衬底上边集成CMOS器件和双极器件的半导体装置(参看美国专利第5212397号)。如图2所示，SOI衬底由硅半导体衬底(Si-sub)1和在该半导体衬底上边形成的埋层氧化膜(BOX)2构成。埋层氧化膜2用向半导体衬底内注入氧离子的办法形成。SOI衬底具备双极区9和CMOS区10。在CMOS区10内形成CMOS器件7、8，形成双极区10的双极器件。CMOS器件7、8，在已在双极区9内形成的埋层氧化膜(BOX)2上边形成的薄的单晶硅层3内形成。埋层氧化膜(BOX)2在双极区9内被刻蚀得深。在埋层氧化膜(BOX)2上边的该被刻蚀的区域内，用外延生长法形成厚的硅单晶层4。在该硅单晶层4内形成半导体器件(双极器件)。虽然在图中只示出了一个，但双极器件彼此间借助于在器件隔离区内形成的器件隔离硅氧化膜6划分成区，另一方面，CMOS器件7、8彼此间则借助于器件隔离区的器件隔离硅氧化膜5划分成区。双极区9的器件隔离膜6借助于CMOS区10的器件隔离膜5其厚度形成得厚，因此，其表面高度高。就是说，在双极区9的器件隔离膜6的厚度与CMOS区10的器件隔离膜5的厚度中，由于其厚度不同，因而其表面高度不同。
双极晶体管具有在双极区9的硅单晶层4内形成的发射极、基极、集电极、集电极引出层，和在硅单晶层4上边形成发射极电极、基极电极、集电极电极。CMOS晶体管构成的PMOS晶体管具备在CMOS区10的硅单晶层3内形成的P+源/漏区、在硅单晶层3上边形成的栅极氧化膜和在栅极氧化膜上边形成的栅极电极7。CMOS晶体管构成的NMOS晶体管具备在CMOS区10的硅单晶层3内形成的N+源/漏区、在硅单晶层3上边形成的栅极氧化膜和在栅极氧化膜上边形成的栅极电极8。
如上所述，在现有的半导体装置中，双极区9的器件隔离膜6借助于CMOS区10的器件隔离膜5，其厚度被形成得厚，因此其表面高度变高。就是说，在双极区9的器件隔离膜6的厚度和CMOS区10的器件隔离膜5的厚度中，由于其厚度不同，故其表面高度不同。为此，跨接在双极区9上边和MOS区10上边形成的布线层的加工是困难的。即，在一个SOI衬底上边具有厚度不同的多个SOI-Si层的半导体装置的制造中，以往，在形成了多个膜厚不同的SOI-Si层之后再进行器件隔离处理的结果，器件隔离区的绝缘膜的高度完全不同，以后的布线形成工序中的布线层的加工是困难的。由于器件隔离区的绝缘膜的表面高度不同，此外，还由于后续工序中的聚焦将偏离，故微细的栅极加工是困难的。
除去上述众所周知的例子(美国专利第5212397号)以外，人们还知道在一个芯片内在绝缘膜上边形成厚度不同的多个单晶半导体层的例子(美国专利第5294823号)。但是，在该现有例中，在双极区和CMOS区10中，由于从器件隔离区的半导体衬底算起的表面高度不同，故也具有与上述众所周知的例子相同的问题。
本发明就是有鉴于这样的事实而发明的，其目的是提供在双极区和CMOS区中器件隔离区的绝缘膜高度实质上是相同的，因而具有易于进行微细的布线加工的构造的半导体装置及其制造方法。
本发明的特征是，在形成了具有SOI-Si层的多个半导体器件的半导体装置中，多个半导体器件的器件隔离膜的从半导体层算起的表面高度实质是彼此相等，就是说实质上为同一平面。本发明的特征还在于，在半导体衬底内形成了表面高度为同一平面的器件隔离区之后，再形成表面高度不同的多个SOI-Si膜(单晶硅膜)。
其次，参看图19到图21说明在硅半导体衬底上边形成上述SOI-Si层的本发明的方法。
准备在表面上边依次形成了由硅氧化膜等构成的埋层氧化膜(BOX)12和单晶硅层(SOI-Si膜)14的硅半导体衬底(以下，叫做SOI(绝缘体上的硅)11。在SOI衬底11上边淀积硅氧化物或硅氮化物等的第1绝缘膜20(图19A)。其次，在第1绝缘膜20上边淀积光刻胶21，然后，借助于光刻使光刻胶图形化为使得剩下器件形成区的光刻胶21除去其它区域(场区)的光刻胶21，在器件形成区内形成光刻胶图形21(图19B)。以该光刻胶图形21为掩模，例如，用RIE(Reactive Ion Etching，反应性离子刻蚀)等的各向异性刻蚀方法进行刻蚀，除去器件隔离区的上述第1绝缘膜20和单晶硅膜14(图19C)。
其次，除去光刻胶21，向上述第1绝缘膜20和器件隔离区上边淀积由硅氧化物等构成的第2绝缘膜22(图20A)。然后；用CMP(Chemical Mechanical Polishing，化学机械抛光)进行研磨使其表面高度与第1绝缘膜20的表面高度变成为同一平面(图20B)。这样一来，在器件隔离区内就可以形成由第2绝缘膜22构成的埋入器件隔离绝缘膜13。其次，向该同一平面上边涂敷光刻胶23，使之图形化，在在多个器件区之内预定要形成单晶硅膜的器件区上边形成窗口(光刻胶窗口)24(图20C)。接着，采用通过窗口24进行刻蚀的办法，剥离预定要形成厚的单晶硅膜的器件区的第1绝缘膜20，使预定要形成厚的单晶硅膜的器件区的上述单晶硅膜14是表面露出来，然后，除去光刻胶(图21A)。至于该刻蚀，可以选用不刻蚀器件隔离绝缘膜13那样的刻蚀材料或刻蚀方法。然后，采用用选择外延生长法向在光刻胶开口部分24内露出来的单晶硅膜14内淀积单晶硅的办法，在该单晶硅膜14内形成比以第1绝缘膜20作为掩模在器件区域内形成的单晶硅膜14还厚的单晶硅膜15。
然后，除去第1绝缘膜20(图21B)。然后，转移到在单晶硅膜14、15内形成晶体管的其次的工序。
如上所述，倘采用本发明的方法，就可以得到从半导体衬底11算起的表面高度实质上为同一平面的多个器件隔离膜3，同时还可以形成单晶硅膜(SOI-Si层)的膜厚不同的多个器件区。
要想得到厚的单晶硅膜，除去如上所述用选择外延生长法之外，也可以采用在淀积上非晶硅膜，接着借助于热处理外延生长非晶硅膜之后，借助于CMP工序除去不要部分的办法形成。
此外，也可以与上述方法相反的方法来形成使用光刻胶窗口的器件区。在这种情况下，在以后的工序中，要进行在多个器件区之内使预定要形成薄的单晶硅膜的器件区的单晶硅膜变薄的处理。就是说，在上述方法中，虽然是在多个器件区之内在预定要形成厚的单晶硅膜的器件区上边形成窗口24，但是也可以与之相反，在多个器件区之内预定要把单晶硅膜形成得薄的器件区的单晶硅膜上边形成窗口，然后，剥离预定要形成薄的单晶硅膜的器件区的第1绝缘膜20，使预定要形成薄的单晶硅膜的器件区的上述单晶硅膜14的表面露出来，接着使该器件区氧化，使该单晶硅膜变薄。
此外，在上述方法中，在预定要把上述单晶硅膜(SOI-Si层)形成得厚的器件区上边形成光刻胶窗口24时，在体形成区内也形成光刻胶，接着除去该区域的埋层氧化膜(BOX)。这样一来，采用在该部分内形成双极晶体管等的体器件的办法，就可以同时形成SOI器件和体器件。
倘采用本发明，由于多个器件隔离绝缘膜的从半导体衬底算起的表面高度实质上变成为一样的，故其后的布线工序就易于实施了。此外，倘采用本发明就可以制造具有厚度不同的SOI-Si层的多个半导体器件的半导体装置。
倘采用本发明，就可以提供以下半导体装置或制造该半导体装置的方法：
1．一种半导体装置，具备：
半导体衬底；
在上述半导体衬底上形成的埋层绝缘膜；
在上述埋层绝缘膜上边形成，且已分另形成了半导体器件的多个单晶半导体层；
在上述多个单晶半导体层的相互间形成的器件隔离区；
在上述器件隔离区内形成的器件隔离绝缘膜，
上述器件隔离绝缘膜彼此之间，从上述半导体衬底算起的其表面高度实质上构成同一平面。
2．如1所述的半导体装置，上述多个单晶半导体层之内，至少一个单晶半导体层的膜厚与其它的单晶半导体层的膜厚不同。
3．如1所述的半导体装置，上述多个单晶半导体层，具有已形成了MOS晶体管的第1单晶半导体层和已形成了双极晶体管的第2单晶半导体层，上述第1和第2单晶半导体层具有实质上相同的膜厚，而且，从上述MOS晶体管的栅极电极往下的半导体层与上述第2单晶半导体层的膜厚，实质上是相同的膜厚。
4．如2所述的半导体装置，上述多个单晶半导体层，具有已形成了MOS晶体管的第1单晶半导体层和已形成了双极晶体管的第2单晶半导体层，上述第1和第2单晶半导体层具有实质上相同的膜厚，而且，从上述MOS晶体管的栅极电极往下的半导体层与上述第2单晶半导体层的膜厚，实质上是相同的膜厚。
5．如1所述的半导体装置，在上述多个单晶半导体层内形成完全耗尽(FD,Full Deplete)器件和部分耗尽(PD,Partially Deplete)器件。
6．如2所述的半导体装置，在上述多个单晶半导体层内形成完全耗尽器件和部分耗尽器件。
7．如3所述的半导体装置，在上述多个单晶半导体层内形成完全耗尽器件和部分耗尽器件。
8．如4所述的半导体装置，在上述多个单晶半导体层内形成完全耗尽器件和部分耗尽器件。
9．一种半导体装置，具备：
具有第1区域和第2区域的半导体衬底；
在上述半导体衬底的上述第1区域内形成的埋层绝缘膜；
在上述埋层绝缘膜上边形成，且已形成了半导体器件的至少一个第1单晶半导体层；
在上述第2区域内在上述半导体衬底上边接连地形成的至少一个第2单晶半导体层；
对上述各个单晶半导体层间进行隔离的器件隔离区，
上述器件隔离区的器件隔离绝缘膜，在全部的区域内从上述半导体衬底算起的表面高度实质上是相同的。
10．如9所述的半导体装置，在上述第1区域内形成的第1单晶半导体层，由具有多个膜厚的多个单晶半导体层构成。
11．如9所述的半导体装置，在上述第1区域内形成CMOS器件，在上述第2区域内形成双极器件。
12．如10所述的半导体装置，在上述第1区域内形成CMOS器件，在上述第2区域内形成双极器件。
13．如9所述的半导体装置，在上述第1区域的第1单晶半导体层内形成MOS晶体管，在上述第2区域的第2单晶半导体层内形成双极晶体管，上述第1和第2单晶半导体层表面从上述半导体衬底表面算起的表面高度实质上是相同的，而且，从上述MOS晶体管的栅极电极往下的半导体层厚度，与上述规定的第2单晶半导体层的膜厚实质上是相同的。
14．如10所述的半导体装置，在上述第1区域的第1单晶半导体层内形成MOS晶体管，在上述第2区域的第2单晶半导体层内形成双极晶体管，上述第1和第2单晶半导体层表面从上述半导体衬底表面算起的表面高度实质上是相同的，而且，从上述MOS晶体管的栅极电极往下的半导体层厚度，与上述规定的第2单晶半导体层的膜厚实质上是相同的。
15．如11所述的半导体装置，在上述第1区域的第1单晶半导体层内形成MOS晶体管，在上述第2区域的第2单晶半导体层内形成双极晶体管，上述第1和第2单晶半导体层表面从上述半导体衬底表面算起的表面高度实质上是相同的，而且，从上述MOS晶体管的栅极电极往下的半导体层厚度，与上述规定的第2单晶半导体层的膜厚实质上是相同的。
16．如12所述的半导体装置，在上述第1区域的第1单晶半导体层内形成MOS晶体管，在上述第2区域的第2单晶半导体层内形成双极晶体管，上述第1和第2单晶半导体层表面从上述半导体衬底表面算起的表面高度实质上是相同的，而且，从上述MOS晶体管的栅极电极往下的半导体层厚度，与上述规定的第2单晶半导体层的膜厚实质上是相同的。
17．一种半导体装置的制造方法，具备：
形成已依次叠层配置上埋层绝缘膜、单晶半导体层、第1绝缘膜的半导体衬底的工序；
刻蚀上述第1绝缘膜和上述单晶半导体层，在上述多个埋层绝缘膜上边形成上述单晶半导体层与上述第1绝缘膜的叠层体的工序；
在上述半导体衬底上边形成第2绝缘膜使得把上述多个叠层体被覆起来的工序；
使上述第2绝缘膜平坦化为使得从上述半导体衬底算起的表面高度与上述第1绝缘膜实质上变成为相同，形成器件隔离区的工序；
刻蚀除去至少一个构成上述叠层体的第1绝缘膜使其下边的上述单晶半导体层表面露出来的工序；
在上述露出来的单晶半导体层上边仅仅淀积规定厚度的单晶半导体的工序。
18．一种半导体装置的制造方法，具备：
形成已依次叠层配置上埋层绝缘膜、单晶半导体器件、第1绝缘膜的半导体衬底的工序；
刻蚀上述第1绝缘膜和上述单晶半导体层，在上述多个埋层绝缘膜上边形成上述单晶半导体层与上述第1绝缘膜的叠层体的工序；
在上述半导体衬底上边形成第2绝缘膜使得把上述多个叠层体被覆起来的工序；
使上述第2绝缘膜平坦化为使得从上述半导体衬底算起的表面高度与上述第1绝缘膜实质上变成为相同，形成器件隔离区的工序；
刻蚀除去上述叠层体之内的至少一个叠层体的同时，刻蚀除去构成该已被除去的叠层体下边部分的埋层绝缘膜使上述半导体衬底表面露出来的工序；
刻蚀除去构成上述被除去的叠层体以外的至少一个叠层体的第1绝缘膜使其下边的上述单晶半导体层表面露出来的工序；
在上述露出来的单晶半导体层上边淀积单晶半导体，使该单晶半导体层变成为厚膜的同时，在上述露出来的半导体衬底表面上边，形成比上述埋层绝缘膜上边的上述单晶半导体层还厚的厚膜的单晶半导体层的工序。
19．一种半导体装置的制造方法，具备：
形成在半导体衬底上边已依次叠层配置上埋层绝缘膜、单晶半导体层、第1绝缘膜的半导体衬底的工序；
刻蚀上述第1绝缘膜和上述单晶半导体层，在上述多个埋层绝缘膜上边形成上述单晶半导体层与上述第1绝缘膜的叠层体的工序；
在上述半导体衬底上边形成第2绝缘膜使得把上述多个叠层体被覆起来的工序；
使上述第2绝缘膜平坦化为使得从上述半导体衬底算起的表面高度与上述第1绝缘膜实质上变成为相同，形成器件隔离区的工序；
刻蚀除去至少一个上述叠层体的第1绝缘膜使其下边的上述单晶半导体层表面露出来的工序；
在上述表面已露出来的单晶半导体层内形成MOS晶体管的工序；
刻蚀除去上述至少一个上述叠层体以外的叠层体的第1绝缘膜使其下边的上述单晶半导体层表面露出来的工序；
在已形成了上述MOS晶体管的单晶半导体层上边和上述表面已露出来的单晶半导体层上边，淀积规定厚度的单晶半导体的工序，
在上述表面已露出来的单晶半导体层内形成双极晶体管的工序。
20．一种半导体装置的制造方法，具备：
形成已依次叠层配置上埋层绝缘膜、单晶半导体器件、第1绝缘膜的半导体衬底的工序；
刻蚀上述第1绝缘膜和上述单晶半导体层，在上述埋层绝缘膜上边形成上述单晶半导体层与上述第1绝缘膜构成的叠层体的多个区域的工序；
在上述半导体衬底上边形成第2绝缘膜使得把上述多个叠层体被覆起来的工序；
使上述第2绝缘膜平坦化为使得从上述半导体衬底算起的表面高度与上述第1绝缘膜实质上变成为相同的工序；
刻蚀除去上述叠层体之内的至少一个叠层体的同时，刻蚀除去构成该已被除去的叠层体下边部分的埋层绝缘膜使上述半导体衬底表面露出来的工序；
在上述已露出来的半导体衬底上边与其表面相接连地淀积单晶半导体层的工序；
刻蚀除去构成上述被除去的叠层体以外的至少一个叠层体的第1绝缘膜使其下边的上述单晶半导体层表面露出来的工序；
在上述露出来的单晶半导体层内形成MOS晶体管的工序；
在已形成了上述MOS晶体管的单晶半导体层上边淀积单晶半导体的同时，在上述表面已露出来的半导体衬底上边形成的单晶半导体层上淀积单晶半导体层，使已形成了上述MOS晶体管的单晶半导体层从上述半导体衬底算起的表面高度与在上述表面已露出来的半导体衬底上边形成的单晶半导体层从上述半导体衬底算起的表面高度，实质上变成为相同的工序；
淀积上述单晶半导体，在表面已露出来的半导体衬底上边形成的单晶半导体层内形成双极晶体管的工序。
图1是本发明的半导体装置的剖面图。
图2是本发明的半导体装置的剖面图。
图3是本发明的半导体装置的剖面图。
图4是本发明的半导体装置的剖面图。
图5是本发明的半导体装置的剖面图。
图6A、B、C是本发明的半导体装置的制造工序剖面图。
图7A、B是本发明的半导体装置的制造工序剖面图。
图8A、B是本发明的半导体装置的制造工序剖面图。
图9A、B、C是本发明的半导体装置的制造工序剖面图。
图10A、B是本发明的半导体装置的制造工序剖面图。
图11A、B是沿图10B的A-A线及B-B线部分的剖面图。
图12A、B、C是本发明的半导体装置的制造工序剖面图。
图13A、B是本发明的半导体装置的制造工序剖面图。
图14A、B是沿图13B的A-A’线和B-B’线的部分的剖面图。
图15A、B是本发明的半导体装置的制造工序剖面图。
图16A、B是本发明的半导体装置的制造工序剖面图。
图17A、B是本发明的半导体装置的制造工序剖面图。
图18是本发明的半导体装置的剖面图。
图19A、B、C是本发明的半导体装置的制造工序剖面图。
图20A、B、C是本发明的半导体装置的制造工序剖面图。
图21A、B是本发明的半导体装置的制造工序剖面图。
图22是现有的半导体装置的制造工序剖面图。
图23是现有的半导体装置的制造工序剖面图。
图24A、B是本发明的半导体装置的制造工序剖面图。
以下，边参看附图边说明优选实施例。
首先，参看图1说明实施例1。图1是具有厚度不同的多个单晶半导体层的半导体装置的剖面图。
在硅半导体衬底11上边，形成例如由硅氧化膜构成的厚度500nm的埋层绝缘膜12。在其上边形成单晶硅层14、15。单晶硅层14的膜厚，例如为50nm，单晶硅层15的膜厚例如为100nm。这些单晶硅层14、15，例如借助于由膜厚约120nm左右的硅氧化膜等构成的器件隔离区的器件隔离绝缘膜13进行隔离。在该单晶硅层14、15上边，中间存在着例如膜厚为6nm的硅氧化膜等的栅极绝缘膜16形成掺杂的多晶硅栅极电极17。此外，在硅单晶层14、15中，分别形成将成为源/漏区的杂质扩散区18、19。在图1中，单晶硅层14、15上边的栅极绝缘膜的厚度，虽然两者皆为6nm，但两者也可以具有不同的厚度。
图1由于仅仅示出了晶体管构造，故省略了其布线构造。此外，虽然在微细的MOS晶体管中通常都使用LDD构造，但在图1中，却省略了栅极侧壁绝缘膜或杂质扩散区。省略了LDD构造。此外虽然栅极构造也可以考虑由多晶硅/金属(硅化物)构成的栅极电极、该电极再淀积上绝缘膜的电极、或由金属构成的栅极电极等种种的构造，但这些也被省略了。此外，阱构造等硅半导体衬底中的杂质构造等也省略了。以上对图1的说明，对于以下要说到的那些图也是一样的。
本发明的特征是，在同一半导体衬底上边形成单晶硅层的厚度不同的多个半导体器件的同时，多个器件隔离区的多个绝缘膜的厚度大体上相等，因此，由于多个绝缘膜的表面高度一致，故后续工序的布线层形成时的加工是容易的。
例如，采用在薄的一方的单晶硅层14内形成FD(完全耗尽)器件，在厚的一方的单晶硅层15内形成PD(部分耗尽)器件的办法，就可以在同一SOI衬底上边形成阈值不同的晶体管。就是说，例如，由于可以在单晶硅层14内形成阈值电压为0.2V的半导体器件，在单晶硅层15内形成阈值电压为0.4V的半导体器件，故采用在单晶硅层14内形成需要使电源电压下降到1.2V左右进行低能耗动作的电路，在单晶硅层15内形成想使电源电压提高到例如3.3V左右使之进行高速动作的电路的办法，就可以制造与现有技术比能耗低且高速的半导体装置。这是可以在同一SOI衬底上边形成阈值电压低而且截止特性优良的，即漏电流小的FD器件和电源耐压性优良的PD器件的效果。
倘采用本发明，则可以在同一半导体衬底上边容易地形成用栅极长度为0.25微米、SOI膜厚80纳米，杂质浓度为7×1017cm-3的多晶硅栅PD器件设计的电路，和用SOI膜厚30纳米，杂质浓度为1×1017cm-3的金属栅FD器件设计的电路，而无须变更电路设计。
此外，在其次的阶段中，若把杂质浓度定为5×1017cm-3，把SOI膜厚设为100微米和50微米2种，且用多晶硅栅极来构成PD/FD器件，则可以省略改变杂质浓度的工序。
采用使用本发明的办法，可以容易地形成设计不同的电路。
此外，采用在薄的单晶硅层14内形成NMOS器件，且在厚的单晶硅层15内形成PMOS器件的办法，就可以实现NMOS器件的弯折(kink)特性得到抑制的CMOS电路。在这种情况下，NMOS、PMOS也都可以用PD器件形成。
此外，也可以在同一SOI衬底上边集成MOS晶体管和双极晶体管。
图2是图1所示的实施例1的变形例，是具有厚度不同的多个单晶半导体层的半导体装置的剖面图。
其次，说明图2所示的半导体装置。在硅半导体衬底11上边，例如形成由厚度500nm的硅氧化膜等构成的埋层绝缘膜12。在其上边形成用例如厚度为120nm的器件隔离绝缘膜13进行隔离的单晶硅层14、15。各自的单晶硅层的膜厚例如为50nm、100nm。中间存在着在该单晶硅层14上边形成的膜厚例如为6nm的栅极绝缘膜16形成掺杂的多晶硅栅极电极17。此外，在单晶硅层14内形成将成为源/漏区的杂质扩散区18。另一方面在单晶硅层15上边形成由掺杂多晶硅构成的基极电极110。在该基极电极110的侧部形成侧壁绝缘膜111。在单晶硅层15中制造形成将成为发射极、集电极区的杂质扩散区112、113。与图1一样省略了布线层等。
在图2的情况下，也是在同一衬底上边形成硅层厚度不同的器件的同时，器件隔离区的绝缘膜厚度也大体上相等，因此，由于绝缘膜的表面高度一致，故后续的布线层形成时的加工是容易的。
作为半导体装置的应用，在薄的一方的单晶硅层14内形成作为FD(完全耗尽)器件或PD(部分耗尽)器件的MOS晶体管，在厚的一方的单晶硅层15内形成横向双极器件。采用在单晶硅层14内形成需要进行低能耗动作的电路，在单晶硅层15内形成需要高频特性的电路的办法，就可以制造比现有技术能耗低而且高速的半导体装置。这是因为若在薄的单晶硅层(SOI-Si层)内形成MOSFET，则变成为阈值电压低，而且截止特性优良的半导体器件，若在厚的单晶硅层(SOI-Si层)内形成双极器件，则可以得到高频特性优良的双极器件的缘故。
其次，参看图3说明实施例2。
图3是具有厚度不同的单晶半导体层的半导体装置的剖面图。
在硅半导体衬底31上边，例如形成由膜厚500nm的硅氧化膜构成的埋层绝缘膜32。在其上边形成用例如膜厚120nm的器件隔离绝缘膜33进行隔离的单晶硅层34、35。各自的膜厚例如为50nm、100nm。中间存在着在该单晶硅层34、35上边形成的例如厚度6nm的栅极绝缘膜36形成掺杂多晶硅的叠层栅极电极37、38和栅极电极39。在这里在单晶硅层34上边，叠层形成例如膜厚为50nm的多晶硅电极层37，和例如膜厚为200nm的多晶硅电极层38。在单晶硅层35上边，形成例如膜厚200nm的多晶硅电极39。
另外，多晶硅的叠层栅极电极37、38也可以由膜厚约250nm的多晶硅单层构成，而不一定非要进行叠层不可。此外，在单晶硅层34、35中形成将成为源/漏区的杂质扩散区310、311。
在图3中，仅仅示出了晶体管构造，省略了布线构造，这与图2所示的构造是一样的。
如上所述，在本实施例中，除去在同一SOI衬底上边形成单晶硅层的厚度不同的半导体器件，同时器件隔离区的绝缘膜厚度大体上相等，因而由于绝缘膜的表面高度一致，故后续的布线层形成时的加工是容易的之外，特征还在于多晶硅栅极电极的表面高度一致。采用作成为使得多晶硅电极的表面高度一致的办法，在需要最微细的加工的栅极电极的光刻工序中，不论是在薄的单晶硅层34上边还是在厚的单晶硅层35上边用来曝光的焦距值都将变成为同一个值。因此，易于进行更微细的栅极电极的精密的加工。
在薄的单晶硅层34上边和厚的单晶硅层35上边可以形成什么样的半导体器件，与实施例1是一样的。
图4是图3所示的实施例2的变形例，是具有厚度不同的多个单晶硅层的半导体装置的剖面图。
图4所示的半导体装置，与图3一样，具备具有膜厚不同的多个单晶硅层的构造。该半导体装置的特征在于，在单晶硅层34上边中间存在着绝缘膜具备2层栅极电极。就是说，在单晶硅层34上边形成由含有氮的膜厚8nm的硅氧化膜构成的隧道氧化膜312。在隧道氧化膜312上边叠层有作为第1栅极电极的多晶硅的浮置栅极电极37，膜厚12nm的硅氧化膜的层间绝缘膜313，以及作为第2栅极电极的多晶硅的控制栅极电极38。此外，在单晶硅层35上边形成硅氧化膜等的栅极绝缘膜314，多晶硅等的栅极电极39。
由硅氧化膜构成的层间绝缘膜313和栅极绝缘膜314是同时形成的膜，同样，第2栅极电极38与栅极电极39是同时形成的膜。
如上所述，若用本实施例，例如可以在薄的单晶硅层34上边形成非易失性存储器，在厚的单晶硅层35上边集成逻辑电路。而且，在这种情况下，还可以得到与图3同样的效果。
其次，参看图5说明实施例3。
图5是具有厚度不同的多个单晶半导体层的半导体装置的剖面图。图5省略了栅极电极或杂质扩散区的形状，而示出了作为本发明的特征的埋层绝缘膜、器件隔离绝缘膜(器件隔离区)、应当形成半导体器件的单晶硅层表面的构造。
在图5中，在硅半导体衬底51上边，例如形成用由厚度500nm的硅氧化膜构成的器件隔离绝缘膜52。在其上边，形成用膜厚约120nm左右的器件隔离绝缘膜53进行隔离的单晶硅层54、55。各自的单晶硅层54、55的膜厚，例如为50nm、100nm。此外，以器件隔离绝缘膜53为掩模除去埋层绝缘膜52的一部分，在该部分处硅半导体衬底51的表面露了出来。于是，硅半导体衬底51与单晶硅层56进行接合，在该部分处硅的单晶是连续的。
器件隔离绝缘膜53，在半导体衬底整个面的范围内大体上保持同一表面高度。单晶硅层54、55、56的表面高度也大体上一致。在这样的构造中，在器件隔离或栅极加工时的光刻工序中，由于将减少因焦距偏离而产生的加工不均一性，故微细加工是容易的，为此，也可减小后序布线工序的台阶，使布线工序的微细化容易，由于可以抑制由布线的台阶切断或短路引起的不合格的发生，故可以提高半导体装置的成品率。
在本实施例中，可以集成3种半导体器件。即，可以在一个SOI衬底上安装薄的SOI薄膜器件、稍厚的SOI薄膜器件和体器件。图1至图4的半导体装置在集成体器件这一点上是不同的。
薄的SOI薄膜器件和稍厚的SOI薄膜器件的集成在图1至图4中是相同的。在同一SOI衬底内集成SOI器件和体器件的作用效果如下。即，可以在体硅中形成希望衬底电压变动小且希望阈值电压比较高的DRAM等的存储器器件、电流在一直到衬底的比较深的地方为止都可以流动的纵向体器件、因弯折等碰撞离子化而产生的比较易于产生劣化的nMOS晶体管、需要线性器件特性的模拟器件等。而且，可以在同一SOI衬底上边集成这些器件。
其次，参看图6A、B、C和图7A、B说明实施例4。
图6A、B、C和图7A、B是图1所示的具有厚度不同的多个单晶半导体层的半导体装置的制造工序剖面图。
首先，在硅半导体衬底61上边依次淀积由膜厚500nm的硅氧化膜构成的埋层绝缘膜62、膜厚50nm的单晶硅层63，准备SOI衬底(图6A)。其次，采用在900℃、氧气氛中进行热处理的办法使单晶硅层63的表面氧化，形成由膜厚6nm的硅氧化膜构成的栅极绝缘膜64。其次，用LPCVD(Low Pressure Chemical Vapor deposition，低压化学汽相淀积)等淀积膜厚约150nm的硅氮化(SiN)膜65。接着，用CVD法等淀积膜厚约100nm的硅氧化膜(SiO2)66。根据必要再进行热处理就可以使硅氧化膜66致密化，使之硬化。然后，用光刻手法仅仅在器件形成区内剩下光刻胶，以该光刻胶为掩模用RIE法使硅氧化膜66、硅氮化膜65、栅极绝缘膜的叠层体图形化。在使该叠层体图形化之后，除去光刻胶。其次，以硅氧化膜66为掩模用RIE法刻蚀单晶硅层63(图6B)。然后对半导体衬底表面进行氧化处理，但省略了图示。
其次，用LPCVD法，淀积厚度500nm的硅氧化膜67(图6C)。然后，用CMP法研磨硅氧化膜66、67除去硅氧化膜66，使硅氧化膜67的表面与硅氮化膜65的表面变成为同一平面。这时，若干硅氮化膜65的表面也会被除去。借助于该CMP处理，在器件隔离区内，在硅晶片的整个面上作为器件隔离绝缘膜67大体上均一地形成硅氧化膜，厚度约120nm。然后用光刻工序，形成已图形化的光刻胶，使得仅仅在想要把单晶硅层63形成得厚的区域内形成开口部分，以该光刻胶为掩模，用热磷酸刻蚀除去硅氮化膜65，用稀氟酸刻蚀除去硅氧化膜(栅极绝缘膜)64。然后剥离光刻胶，使单晶硅层63的表面部分地露出来(图7A)。
其次，用LPCVD法，仅仅在单晶硅层63的已露出来的表面上选择性地淀积厚度约50nm的单晶硅层68。其次，用热磷酸刻蚀除去硅氮化膜65、接着用稀氟酸刻蚀除去由硅氧化膜构成的绝缘膜64(图7B)。
若用本实施例，则可以实现在同一SOI衬底上边形成了厚度不同的单晶硅层且器件隔离区的绝缘膜膜厚度大体上相等的本发明的半导体装置。如图6B所示，在对SOI衬底进行了加工后，采用经过通常的CMOS制造工序的办法，就可以形成图1所示的半导体装置，采用施行CMOS工序和横向双极工序的办法就可以实现图2所示的半导体装置。
另外，形成不同厚度的单晶硅层的方法，可以有若干种的变形。在上述的制造方法中，虽然用选择外延生长技术得到了所希望厚度的单晶硅层，但是即便是进行硅的外延生长使得比器件隔离绝缘膜67的表面高度还高，进行硅的过度填充之后再用CMP技术除去不要的部分的单晶硅，也可以得到同样的构造。在这种情况下，在硅层的厚度容易控制这一点和可以避免在外延生长中动辄发生的小平面的问题这一点上效果得到了认可。
作为具有与该方法大体上同样效果的方法，也可以在整个面上淀积非晶硅，使之退火，使与单晶硅层接连的部分变成为薄片后进行固相生长，然后用CMP法除去不要部分的硅。
反之，作为使单晶硅层形成得薄的方法，有在图7A所示的工序后，采用使单晶硅层表面热氧化的办法仅仅使其已露出来的部分氧化，使该部分的单晶硅层变薄的方法。作为比该方法更简便的方法，有在图7A所示的工序后，用CDE(Chemical Dry Etching，化学干法刻蚀)法或RIE(Reactive Ion Etching，反应性离子刻蚀)法使已露出来部分变薄的方法。如有必要，然后进行氧化除去刻蚀损伤。
其次，参看图8A、B说明实施例5。
图8A、B是具有厚度不同的多个单晶半导体层的半导体装置的制造工序剖面图。本实施例的特征在于，这是一种单晶硅层的厚度不同，每一个栅极氧化膜厚度不同的半导体装置。
该半导体装置的制造方法，一直到图7A所示的工序为止与实施例4是一样的。其次，用LPCVD法在单晶硅层表面上选择淀积厚度50nm左右的单晶硅层68。接着，用热磷酸刻蚀除去硅氮化膜65(图8A)。然后，用热氧化法使单晶硅层63的表面和单晶硅层68的表面氧化厚度约4nm左右。这时，在厚的单晶硅层63上已淀积上单晶硅层68的厚的单晶硅层的上边，虽然可以形成由4nm的硅氧化膜构成的栅极绝缘膜69，但是，由于在仅仅由单晶硅层63构成的薄的单晶硅层63的上边在氧化之前已经存在着6nm厚的硅氧化膜(参看图8A)，故将形成由膜厚约8nm的硅氧化膜构成的栅极绝缘膜610(图8B)。然后，采用淀积将成为栅极电极的多晶硅层的办法，就可以在同一SOI衬底上边集成每一个单晶硅层膜厚和栅极绝缘膜膜厚都不同的半导体器件。而且，在器件隔离区中的器件隔离绝缘膜的表面高度大体上是一样的。
其次，边参看图9A、B、C和图10A、B边说明实施例6。
图9A、B、C和图10A、B是说明在同一SOI衬底上边形成图3所示的单晶硅层的厚度不同的半导体器件的同时器件隔离区的绝缘膜厚度大体上相等的构造的半导体装置的制造工序的剖面图，由于器件隔离绝缘膜的表面高度一致，故除了易于进行后续的布线层形成时的加工外，还具有栅极电极的表面也一致的特征。
首先，直到准备在单晶硅层81上边已淀积上由膜厚500nm的硅氧化膜构成的埋层绝缘膜82、膜厚50nm的单晶硅层83的SOI衬底为止与图6A是一样的。
其次，借助于在900℃、氧气氛中的热处理使单晶硅层83表面氧化，形成由膜厚6nm的硅氧化膜构成的栅极绝缘膜84，接着，用LPCVD法依次淀积膜厚50nm的多晶硅膜85、膜厚100nm的硅氮化膜(SiN)86。再用CVD法淀积膜厚100nm的硅氧化膜(SiO2)87。还可以根据需要再进行热处理使硅氧化膜87致密化，使之硬化。
其次，用光刻手法在硅氧化膜87上边形成已图形化的光刻胶(未画出来)使得仅仅在器件形成区内剩下光刻胶，以该光刻胶为掩模用RIE法刻蚀除去硅氧化膜87、硅氮化膜86、多晶硅膜85，硅氧化膜84。然后，除去光刻胶(图9A)。
其次，以硅氧化膜87为掩模用RIE法刻蚀除去单晶硅层83。然后要实施氧化，但省略未画出来。接着，用LPCVD法淀积膜厚500nm的硅氧化膜88(图9B)，使得把在埋层绝缘膜82上边形成的硅氧化膜87、硅氮化膜86、多晶硅膜85、硅氧化膜84被覆起来。其次用CMP法研磨硅氧化膜88的表面，一直到硅氮化膜86的表面露出来，除去硅氧化膜87。这时若干的硅氮化膜86的表面也会被除去。借助于该研磨处理，作为器件隔离绝缘膜就可以在器件隔离区内在硅晶片整个面上大体上均一地形成膜厚约120微米的硅氧化膜88。
然后，用光刻工序，在硅氮化膜86和硅氧化膜88上边形成仅仅在想要把单晶硅层形成得厚的区域内具有开口部分的光刻胶(未画出来)。以该光刻胶为掩模用热磷酸刻蚀除去开口部分内的硅氮化膜86，用CDE法刻蚀除去多晶硅膜85，用稀氟酸刻蚀除去硅氧化膜84，再除去光刻胶，使上述光刻胶的已形成了开口部分的单晶硅层83的表面露出来。
其次，用LPCVD法仅仅向已露出来的单晶硅层83表面上选择淀积厚度约50nm的单晶硅层89。在这一时刻，多晶硅膜85的表面高度与单晶硅层89的表面高度已变成为大体上相等。在这里，除此之外，还可以使用在实施例4中说明的种种的方法。其次，用热氧化工序，形成由膜厚4nm的硅氧化膜构成的绝缘膜810。接着，用热磷酸刻蚀除去被覆多晶硅膜85的硅氮化膜86(图10A)。
其次，采用用LPCVD法淀积膜厚100nm的多晶硅膜栅极电极811，再对之进行栅极加工处理的办法，就可以得到图10B所示的栅极构造。
图11示出了沿图10B的A-A’线和沿B-B’线的部分的剖面图，详细的说明省略不讲，但A-A’线部分的栅极电极由第1栅极电极85和直接载到其上边的第2栅极电极811构成，B-B’部分的栅极电极则仅由第2栅极电极811构成。但是，不论哪一个栅极电极，从半导体衬底81的表面算起的表面高度在任何部分都大体上是相同的。
如图10B所示，可以实现能够作到在同一SOI衬底上边形成厚度不同的单晶硅层，各自的栅极电极的表面高度一致，和器件隔离区的器件隔离绝缘膜的厚度大体上相等的实施例2的半导体装置。
此外，如果目的仅仅是使栅极电极的表面高度一致，防止光刻工序的聚焦偏离，提高在上层上形成的布线工序的成品率和可靠性，则也可以采用更简便的方法。即，在实现了图6A的工序之后进行栅极氧化工序，在淀积了多晶硅膜之后，由于该单晶硅层的表面高度的差异表现为多晶硅膜表面高度的差异，故只要用CMP法使之变成为平滑即可。在图10B的构造中，一部分的栅极电极将变成为多晶硅的多层构造，但若用本方法，则全部都是一层。采用象这样地进行CMP工序的办法，就可以使多晶硅膜的表面高度一致的原因是，尽管单晶硅层的厚度不同，但器件隔离区的绝缘膜高度一致的缘故。当表面高度不一致时，由于将削掉一部分达到器件隔离区，故该方法不能满意地进行。
其次，参看图12A、B、C到图14A、B，说明实施例7。
图12A、B、C和图13A、B，是具备具有图4所示的膜厚不同的多个单晶硅层的构造，在单晶硅层上边中间存在着绝缘膜地具备2层的栅极电极的半导体装置的制造工序剖面图。
首先，准备在硅半导体衬底91上边已淀积上由膜厚500nm的硅氧化膜构成的埋层绝缘膜92、膜厚50nm的单晶硅层93的SOI衬底。其次，在900℃下进行热处理，使单晶硅层93的表面氧化，形成膜厚8nm的硅氧化膜94，并施行氮化处理。
其次，用LPCVD法依次淀积膜厚50nm的多晶硅膜95、膜厚100nm的硅氮化膜96。再用CVD法淀积膜厚100nm的硅氧化膜97。根据需要进行热处理使硅氧化膜97致密化、硬化。其次，用光刻手法形成在器件形成区内具有开口部分的光刻胶(未画出来)。以该光刻胶为掩模用RIE法刻蚀除去硅氧化膜97、硅氮化膜96、多晶硅膜95和硅氧化膜94。然后除去光刻胶(图12A)。
其次，以硅氧化膜97为掩模，用RIE法刻蚀除去单晶硅层93。然后实际上要进行氧化，但省略了图示。接着，用LPCVD法，淀积膜厚500nm的硅氧化膜98(图12B)。之后，用CMP法研磨硅氧化膜97、98的表面。这时若干的硅氮化膜96的表面也会被除去。这时，在器件隔离区内在硅晶片的整个面上大体上均一地形成由硅氧化膜构成的器件隔离绝缘膜98，厚度为大约120nm。
然后，用光刻工序，形成已形成了开口部分的光刻胶，使得仅仅把要想把单晶硅层形成得厚的区域包括在内，以该光刻胶为掩模用热磷酸刻蚀除去硅氮化膜96，用CDE法刻蚀除去多晶硅膜95，用稀氟酸刻蚀除去硅氧化膜94并剥离光刻胶，使一部分的单晶硅层93的表面露出来。其次，用LPCVD法仅仅向单晶硅层表面上选择性地淀积厚度50nm的多晶硅层99(图12C)。在这一时刻，多晶硅膜95的表面高度和多晶硅层99的表面高度已变成为大体上相等。另外，也可以使用在实施例4中说明的种种的方法。
其次，用热磷酸刻蚀除去硅氮化膜96。接着用热氧化工序在硅氧化膜98的上边形成膜厚12nm的氧化膜910。这时在多晶硅膜95上边也将形成硅氧化膜911(图19A)。其次，采用用LPCVD法淀积膜厚100nm的多晶硅膜912，并施行栅极加工工序的办法，得到图13B的构造。
示出了图13B的另外的剖面(A-A’剖面和B-B’剖面)的，是图14A和图14B。在图14A中，在单晶硅层93上边叠层有隧道氧化膜94、浮置栅极95、栅极绝缘膜911和控制栅极912，构成了非易失性存储器。此外，在图14B中，在单晶硅层99上边叠层有栅极氧化膜910、栅极电极912，做成为可以构成通常的逻辑电路。即在实施例2中示出的半导体装置的构造。
在图10B中，在同一SOI衬底上边形成厚度不同的单晶硅层、各自的栅极电极的表面高度一致、每一个单晶硅层栅极氧化膜厚度都可以变化、器件隔离区的绝缘膜厚度实质上是相等的这些点上与实施例6是一样的。
其次，参看图15A、B到图17A、B说明实施例8。
图15A、B到图17A、B，是图5所示的具有厚度不同的多个单晶半导体层的半导体装置的制造工序剖面图。图5省略了表示半导体器件的构造的栅极电极或杂质扩散区的形状，示出了作为本发明的特征的埋层绝缘膜、器件隔离绝缘膜(器件隔离区)、应当形成半导体器件的单晶硅层表面的构造。
首先，准备在半导体衬底121上边已叠层上由膜厚500nm的硅氧化膜等构成的埋层绝缘膜122、膜厚50nm的单晶硅层123的SOI衬底。其次，在900℃对半导体衬底进行热处理使单晶硅层123表面氧化，形成膜厚6nm的硅氧化膜124。接着用LPCVD法淀积厚度220nm左右的硅氮化膜125。再用CVD法淀积膜厚100nm的硅氧化膜126。也可以根据需要再进行热处理，使硅氧化膜126致密化、硬化。其次，用光刻手法形成在相当于器件形成区的位置上具有开口部分的光刻胶。
以该光刻胶为掩模用RIE法刻蚀除去硅氧化膜126、硅氮化膜125、硅氧化膜124，其次，以硅氧化膜126为掩模用RIE法刻蚀除去单晶硅层123。之后，要进行氧化处理，但图示被省略。
其次，用LPCVD法淀积膜厚500nm的硅氧化膜127，使得把硅氧化膜126、硅氮化膜125、硅氧化膜124等被覆起来(图15A)。之后，用CMP法除去硅氧化膜126、127的表面。这时会把若干硅氮化膜125的表面也除去。这时可以在器件隔离区内在硅晶片的整个面上大体上均一地形成由膜厚约190nm的硅氧化膜构成的器件隔离绝缘膜127(图15B)。然后，用RIE法仅仅刻蚀硅氧化膜127，深度约70nm，形成沟部。其次，用LPCVD法淀积厚度约100nm左右的多晶硅膜128，沟部以外的多晶硅则用CMP法除去。另外也可以使用硅氮化膜和多晶硅膜的叠层体来取代该多晶硅膜。
然后，用光刻工序，形成具有开口部分的光刻胶129，使得仅仅把要想形成体半导体器件的区域围起来(图16A)。以该光刻胶129和多晶硅膜128为掩模，用热磷酸刻蚀除去氮化硅膜125，用稀氟酸刻蚀除去硅氧化膜124，用RIE法刻蚀除去单晶硅层123，用RIE法刻蚀除去埋层绝缘膜122。其次，剥离光刻胶129，使一部分的硅半导体衬底121的表面露出来(图16B)。另外，在刻蚀单晶硅层123时，必须注意不要把该多晶硅膜128刻蚀净尽。然后，用光刻工序，形成具有开口部分的光刻胶，使得仅仅把要想把单晶硅层形成得厚的区域包括在内(未画出来)，以该光刻胶为掩模用热磷酸刻蚀除去硅氮化膜125，用稀氟酸刻蚀除去硅氧化膜124，剥离光刻胶，使一部分的单晶硅层123的表面露出来。接着，用LPCVD法淀积厚度1微米的非晶硅膜1211(图17A)。
在这里，图16B的多晶硅膜128的凹坑1210，在后工序中几乎没什么坏影响。反而是在淀积非晶硅膜1211时扩展正面的开口使被覆特性变为良好等的效果得到了认可。该凹坑1210的形状，如后所示，也几乎不会剩下。采用实行该热处理的办法，以与单晶硅接连的部分为籽晶可以使非晶硅膜1211单晶化。
在硅氮化膜125上边或多晶硅膜128上边非晶硅膜难于变成为单晶，通常将多晶化。用CMP法同时除去在已多晶化的部分和薄膜多晶硅等的刻蚀的掩模中使用的多晶硅膜128。并在进行了已单晶化的部分1213、1214的平滑化之后，采用用热磷酸蚀除去剩下的硅氮化膜125，用稀氟酸刻蚀除去硅氧化膜124的办法，就可以得到图17B所示的SOI衬底的构造。该构造与图5的构造相同。
在本实施例中，虽然归因于非晶硅膜的淀积、单晶化、和CMP进行的使体半导体器件的硅表面大体上抬高到了器件隔离绝缘膜的高度，但是，用选择外延生长技术，也可以得到与之相近的效果。但是，在这种情况下，体半导体器件的硅层的表面高度虽然将变得比器件隔离绝缘膜的高度低，但即便是如此，比起不抬高硅层表面的情况下来，防止光刻工序的聚焦偏离，提高上层的布线工序的成品率和可靠性的效果也大。此外，还具有工序简便的优点。
此外，在只需要一种单晶硅半导体层的膜厚的情况下，很显然只要在图16B的状态的其次淀积非晶硅，再使之单晶化即可。
以上的实施例，说明的是在集成具有膜厚不同的多个单晶半导体层(SOI-Si层)的半导体器件的半导体装置，在以下的实施例中，将说明还具有从已形成了MOS晶体管的单晶硅半导体层和双极晶体管的单晶硅半导体层的半导体衬底算起的表面高度实质上是同一高度的特征的半导体装置及其制造方法。
其次，参看图18说明实施例9。
图18是具有已形成了MOS晶体管的区域和已形成了双极晶体管的区域的硅半导体衬底的剖面图。硅半导体衬底(SOI衬底)131上边淀积例如厚度500nm左右的的由硅氧化膜构成的埋层绝缘膜132。在其上边，具有例如用200nm厚的器件隔离绝缘膜133隔离开来的多个器件区。在器件区内形成有单晶硅层134、1311。单晶硅层134、1311的膜厚为100nm。在该单晶硅层134上边，中间存在着厚度6nm的硅氧化膜135地形成由掺杂的硅构成的栅极电极136。栅极电极136被氮化硅(SiN)膜137覆盖起来。在栅极电极136和氮化硅膜127的侧部形成由硅氧化膜或氮化硅膜或两者的叠层膜构成的栅极侧壁138。在栅极侧壁138的两侧，在单晶硅层134上边形成高浓度地掺杂、比栅极氧化膜135还高、例如厚度100nm左右淀积的单晶硅半导体层139。该单晶硅半导体层139形成MOS晶体管的源、漏区。该源、漏区也在单晶硅层134内形成。
另一方面，膜厚例如为100nm的单晶硅层1311内形成有高浓度地掺入了n型杂质的双极晶体管的集电极区。在该单晶硅层1311上边形成例如厚度为100nm左右淀积的单晶硅半导体层1312，在这里边掺入p型杂质构成双极晶体管的基极区。此外，所淀积的单晶硅半导体层1312的最表面内形成已掺入了n型杂质的双极晶体管的发射极区1313。发射极电极被省略。此外，在所淀积的单晶硅半导体层1312上边，形成有多晶硅的基极电极1314和多晶硅的发射极电极1316和使两者电绝缘隔离的硅氧化膜等的绝缘膜1315。MOS晶体管和双极晶体管被硅氧化膜等的绝缘膜1317被覆起来，在绝缘膜1317上边形成有规定图形的金属布线1318。金属布线1318通过在绝缘膜1317上形成的接触孔1319电连接到源或漏区和基极电极上。
在微细的MOS晶体管中虽然通常使用LDD构造，但图18却省略了栅极侧壁或杂质扩散区的详细构造。此外，栅极构造也可以采用多晶硅/金属(硅化物)再淀积上绝缘膜的构造或由金属构成的栅极电极等种种的构造，但是这些构造的讲述也被省略。此外，阱构造等的硅衬底中的杂质构造等也被省略不讲。以上的说明对于以下的那些图也是一样的。
本发明的特征是，在同一SOI衬底上边形成单晶硅半导体层的厚度不同的半导体器件，同时器件隔离区的绝缘膜厚度大体上相等，此外，由于分别具有MOS晶体管和双极晶体管这样的种类不同的器件的各个单晶硅半导体层从半导体衬底的表面算起的表面高度一致，故后续工序的布线层形成时的加工将变得更加容易。
其次，参看图24A、B说明实施例10。
图24A、B是半导体装置的制造工序剖面图，是与图18所示的半导体装置的制造方法有关的剖面图。
首先，准备在晶片状态的硅半导体衬底141上边已叠层上硅氧化膜等的膜厚500nm的埋层绝缘膜142、膜厚100nm的单晶硅层的SOI衬底。然后，用900℃的氧化处理形成膜厚6nm的硅氧化膜，接着用LPCVD法淀积厚度250nm左右的硅氮化膜(SiN)。再用CVD法淀积厚度约100nm的硅氧化膜。根据需要再进行热处理，使硅氧化膜致密化，硬化。用光刻手法仅仅在器件形成区内剩下光刻胶。以该光刻胶为掩模用RIE法刻蚀除去硅氧化膜、SiN膜和硅氧化膜。然后，除去光刻胶。其次，以硅氧化膜为掩模，用RIE法刻蚀除去单晶硅层。之后，进行表面氧化处理。接着，用LPCVD法淀积厚度500nm的硅氧化膜。
之后，用CMP法除去硅氧化膜的表面。这时SiN膜的表面也将被除去。在这时的器件隔离区内在半导体衬底141的埋层绝缘膜的整个面上可以大体上均一地形成膜厚约220nm的硅氧化膜的器件隔离绝缘膜143。然后用热磷酸刻蚀除去SiN膜，用稀氟酸刻蚀除去硅氧化膜，使单晶硅层144、145的表面露出来。在单晶硅层144上边形成MOS晶体管，在单晶硅层145上边形成双极晶体管。
然后，形成栅极绝缘膜146，厚度为6nm，淀积厚度60nm的多晶硅，再淀积厚度60nm的氮化硅膜。用光刻工序仅仅在想要形成MOS晶体管的栅极电极的部分上形成光刻胶，用RIE法使氮化硅(SiN)膜148、由多晶硅膜构成的栅极电极147变成为栅极图形剩下来。这时，在形成双极晶体管的单晶硅层145内不形成栅极图形。其次，采用用CVD法淀积厚度约20nm左右的硅氧化膜或硅氮化膜并在整个面上施行RIE工序的办法，就可以仅仅在栅极侧壁部分上剩下侧壁绝缘膜149。
这时，在单晶硅层144上边的栅极部分以外和单晶硅半导体层145上边，剩下了膜厚约4nm左右的热氧化膜。接着，在用光刻工序和离子注入工序仅仅向单晶硅半导体层145的区域内导入n型杂质并剥离光刻胶后，进行激活化的热处理，除去约4nm剩下的热氧化膜(图24A)。其次，用LPCVD法仅仅向硅表面上淀积厚度100nm左右的单晶硅层1410、1411(图24B)。
在这里，在形成不同厚度单晶硅层的方法中，可以有若干种变形。在上述的例子中，虽然是用选择硅外延生长技术得到了所希望的单晶硅层的厚度，但是，即便是进行硅的外延生长使得比器件隔离绝缘膜143的表面高度还高，进行硅的过度填充之后再用CMP技术除去不要部分的单晶硅，也可以得到同等的构造。在这种情况下，具有在硅层的厚度容易控制和可以避免在外延生长中动辄发生的小平面的优点。此外，还具有栅极电极上部和器件隔离区上部的表面高度一致的优点。
作为与该方法几乎具有同等优点的方法，也可以整个面淀积非晶硅借助于退火以与单晶硅层相接连的部分为籽晶进行固相生长，用CMP法除去不要部分的硅。然后，在单晶硅层1410的区域内形成n型杂质扩散区，在单晶硅层1411内形成p型杂质扩散区，形成由多晶硅构成的基极电极，接着，形成含有已进行了绝缘隔离的n型杂质的发射极，从那里开始在硅半导体衬底1411上边形成栅极发射极电极。然后，进行布线工序形成布线(参看图18)。
在图24A中，在同一SOI衬底上边形成厚度不同的单晶硅层，器件隔离区的绝缘膜厚度大体上相等这些点上，可以实现本发明的半导体装置。此外，由于施行构成为使得单晶硅层的表面高度适当一致的处理，故还具有易于进行接触孔加工的优点。此外，在形成布线构造的工序中，图22所示的现有的半导体装置，在MOS晶体管区10和双极晶体管区9中，布线层间的台阶高度差d大。
该台阶高度差d是由双极晶体管的引出电极的表面高度h1和双极晶体管区9的器件隔离绝缘膜6与MOS晶体管区10的器件隔离绝缘膜5之间的表面高度之差h2产生的(d=h1+h2)。当象这样地台阶高度差大时，就不能正确地进行光刻，绝缘膜被覆性也不充分。另一方面，在示出了现有的半导体装置的剖面图的图22中，则没有这样的台阶高度差，表面是平坦的。但是，已埋入了把布线和MOS晶体管的源/漏区间电连接起来的连接布线的接触孔与布线和已埋入了把双极晶体管的基极电极间电连接起来的连接布线的接触孔之间的深度之差(T2-T1)大，难于进行形成接触孔的刻蚀，而且金属被覆性也不充分。因此，不能在深的接触孔内充分淀积连接布线，变成为断线的可能性高。
对此，若用本发明，则如图18所示，尽管多少存在着一些台阶高度差，但顶多也不过是基极电极的厚度t那种程度。因此，由于光刻工序的聚焦偏离小，用刻蚀进行的接触孔的形成也是容易的，故可以进行微细加工而不伴随有困难性。
本发明由于具有以上那样的构成，故以下的作用效果得到了认可。
1．由于器件隔离绝缘膜的表面高度大体上一致，故布线加工是容易的，且会提高成品率或可靠性。此外，器件隔离绝缘膜上边的光刻中的聚焦容限可以取得大，故易于进行微细加工。
2．可以用对于各自来说最佳的器件构造来实现不同的设计来源的电路。可以在同一SOI衬底上边集成不同的IP，提高半导体装置的性能。
3．容易进行把用2种以上的电源电压动作的电路集成在同一SOI衬底中时的电路设计。
4．可以实现阈值或截止特性不同的电路而不太增加工序。
5．可以容易地在同一SOI衬底中集成多种最佳的半导体器件。
6．可以减少工序。
如上所述，倘采用本发明，由于器件隔离绝缘膜的表面高度大体上一致，故布线加工是容易的，且会提高成品率或可靠性。此外，器件隔离绝缘膜上边的光刻中的聚焦容限可以取得大，故易于进行微细加工。此外，由于使单晶硅层的表面高度变成为一样高，故形成接触孔是容易的。

Claims (20)

1．一种半导体装置，具备：
半导体衬底；
在上述半导体衬底上形成的埋层绝缘膜；
在上述埋层绝缘膜上边形成，且已分别形成了半导体器件的多个单晶半导体层；
在上述多个单晶半导体层的相互间形成的器件隔离区；
在上述器件隔离区内形成的器件隔离绝缘膜，
其特征是：上述器件隔离绝缘膜彼此之间，从上述半导体衬底算起的其表面高度实质上构成同一平面。
2．权利要求1所述的半导体装置，其特征是：上述多个单晶半导体层之内，至少一个单晶半导体层的膜厚与其它的单晶半导体层的膜厚不同。
3．权利要求1所述的半导体装置，其特征是：上述多个单晶半导体层，具有已形成了MOS晶体管的第1单晶半导体层和已形成了双极晶体管的第2单晶半导体层，上述第1和第2单晶半导体层具有实质上相同的膜厚，而且，从上述MOS晶体管的栅极电极往下的半导体层与上述第2单晶半导体层的膜厚，实质上是相同的膜厚。
4．权利要求2所述的半导体装置，其特征是：上述多个单晶半导体层，具有已形成了MOS晶体管的第1单晶半导体层和已形成了双极晶体管的第2单晶半导体层，上述第1和第2单晶半导体层具有实质上相同的膜厚，而且，从上述MOS晶体管的栅极电极往下的半导体层与上述第2单晶半导体层的膜厚，实质上是相同的膜厚。
5．权利要求1所述的半导体装置，其特征是：在上述多个单晶半导体层内形成完全耗尽(FD,Full Deplete)器件和部分耗尽(PD,Partially Deplete)器件。
6．权利要求2所述的半导体装置，其特征是：在上述多个单晶半导体层内形成完全耗尽器件和部分耗尽器件。
7．权利要求3所述的半导体装置，其特征是：在上述多个单晶半导体层内形成完全耗尽器件和部分耗尽器件。
8．权利要求4所述的半导体装置，其特征是：在上述多个单晶半导体层内形成完全耗尽器件和部分耗尽器件。
9．一种半导体装置，具备：
具有第1区域和第2区域的半导体衬底；
在上述半导体衬底的上述第1区域内形成的埋层绝缘膜；
在上述埋层绝缘膜上边形成，且已形成了半导体器件的至少一个第1单晶半导体层；
在上述第2区域内在上述半导体衬底上边接连地形成的至少一个第2单晶半导体层；
对上述各个单晶半导体层间进行隔离的器件隔离区，
其特征是：上述器件隔离区的器件隔离绝缘膜，在全部的区域内从上述半导体衬底算起的表面高度实质上是相同的。
10．权利要求9所述的半导体装置，其特征是：在上述第1区域内形成的第1单晶半导体层，由具有多个膜厚的多个单晶半导体层构成。
11．权利要求9所述的半导体装置，其特征是：在上述第1区域内形成CMOS器件，在上述第2区域内形成双极器件。
12．权利要求10所述的半导体装置，其特征是：在上述第1区域内形成CMOS器件，在上述第2区域内形成双极器件。
13．权利要求9所述的半导体装置，其特征是：在上述第1区域的第1单晶半导体层内形成MOS晶体管，在上述第2区域的第2单晶半导体层内形成双极晶体管，上述第1和第2单晶半导体层表面从上述半导体衬底表面算起的表面高度实质上是相同的，而且，从上述MOS晶体管的栅极电极往下的半导体层厚度，与上述规定的第2单晶半导体层的膜厚实质上是相同的。
14．权利要求10所述的半导体装置，其特征是：在上述第1区域的第1单晶半导体层内形成MOS晶体管，在上述第2区域的第2单晶半导体层内形成双极晶体管，上述第1和第2单晶半导体层表面从上述半导体衬底表面算起的表面高度实质上是相同的，而且，从上述MOS晶体管的栅极电极往下的半导体层厚度，与上述规定的第2单晶半导体层的膜厚实质上是相同的。
15．权利要求11所述的半导体装置，其特征是：在上述第1区域的第1单晶半导体层内形成MOS晶体管，在上述第2区域的第2单晶半导体层内形成双极晶体管，上述第1和第2单晶半导体层表面从上述半导体衬底表面算起的表面高度实质上是相同的，而且，从上述MOS晶体管的栅极电极往下的半导体层厚度，与上述规定的第2单晶半导体层的膜厚实质上是相同的。
16．权利要求12所述的半导体装置，其特征是：在上述第1区域的第1单晶半导体层内形成MOS晶体管，在上述第2区域的第2单晶半导体层内形成双极晶体管，上述第1和第2单晶半导体层表面从上述半导体衬底表面算起的表面高度实质上是相同的，而且，从上述MOS晶体管的栅极电极往下的半导体层厚度，与上述规定的第2单晶半导体层的膜厚实质上是相同的。
17．一种半导体装置的制造方法，其特征是具备：
形成已依次叠层配置上埋层绝缘膜、单晶半导体层、第1绝缘膜的半导体衬底的工序；
刻蚀上述第1绝缘膜和上述单晶半导体层，在上述多个埋层绝缘膜上边形成上述单晶半导体层与上述第1绝缘膜的叠层体的工序；
在上述半导体衬底上边形成第2绝缘膜使得把上述多个叠层体被覆起来的工序；
使上述第2绝缘膜平坦化为使得从上述半导体衬底算起的表面高度与上述第1绝缘膜实质上变成为相同，形成器件隔离区的工序；
刻蚀除去至少一个构成上述叠层体的第1绝缘膜使其下边的上述单晶半导体层表面露出来的工序；
在上述露出来的单晶半导体层上边仅仅淀积规定厚度的单晶半导体的工序。
18．一种半导体装置的制造方法，其特征是具备：
形成已依次叠层配置上埋层绝缘膜、单晶半导体器件、第1绝缘膜的半导体衬底的工序；
刻蚀上述第1绝缘膜和上述单晶半导体层，在上述多个埋层绝缘膜上边形成上述单晶半导体层与上述第1绝缘膜的叠层体的工序；
在上述半导体衬底上边形成第2绝缘膜使得把上述多个叠层体被覆起来的工序；
使上述第2绝缘膜平坦化为使得从上述半导体衬底算起的表面高度与上述第1绝缘膜实质上变成为相同，形成器件隔离区的工序；
刻蚀除去上述叠层体之内的至少一个叠层体的同时，刻蚀除去构成该已被除去的叠层体下边部分的埋层绝缘膜使上述半导体衬底表面露出来的工序；
刻蚀除去构成上述被除去的叠层体以外的至少一个叠层体的第1绝缘膜使其下边的上述单晶半导体层表面露出来的工序；
在上述露出来的单晶半导体层上边淀积单晶半导体，使该单晶半导体层变成为厚膜的同时，在上述露出来的半导体衬底表面上边，形成比上述埋层绝缘膜上边的上述单晶半导体层还厚的厚膜的单晶半导体层的工序。
19．一种半导体装置的制造方法，其特征是具备：
形成在半导体衬底上边已依次叠层配置上埋层绝缘膜、单晶半导体层、第1绝缘膜的半导体衬底的工序；
刻蚀上述第1绝缘膜和上述单晶半导体层，在上述多个埋层绝缘膜上边形成上述单晶半导体层与上述第1绝缘膜的叠层体的工序；
在上述半导体衬底上边形成第2绝缘膜使得把上述多个叠层体被覆起来的工序；
使上述第2绝缘膜平坦化为使得从上述半导体衬底算起的表面高度与上述第1绝缘膜实质上变成为相同，形成器件隔离区的工序；
刻蚀除去至少一个上述叠层体的第1绝缘膜使其下边的上述单晶半导体层表面露出来的工序；
在上述表面已露出来的单晶半导体层内形成MOS晶体管的工序；
刻蚀除去上述至少一个上述叠层体以外的叠层体的第1绝缘膜使其下边的上述单晶半导体层表面露出来的工序；
在已形成了上述MOS晶体管的单晶半导体层上边和上述表面已露出来的单晶半导体层上边，淀积规定厚度的单晶半导体的工序，
在上述表面已露出来的单晶半导体层内形成双极晶体管的工序。
20．一种半导体装置的制造方法，其特征是具备：
形成已依次叠层配置上埋层绝缘膜、单晶半导体器件、第1绝缘膜的半导体衬底的工序；
刻蚀上述第1绝缘膜和上述单晶半导体层，在上述埋层绝缘膜上边形成上述单晶半导体层与上述第1绝缘膜构成的叠层体的多个区域的工序；
在上述半导体衬底上边形成第2绝缘膜使得把上述多个叠层体被覆起来的工序；
使上述第2绝缘膜平坦化为使得从上述半导体衬底算起的表面高度与上述第1绝缘膜实质上变成为相同的工序；
刻蚀除去上述叠层体之内的至少一个叠层体的同时，刻蚀除去构成该已被除去的叠层体下边部分的埋层绝缘膜使上述半导体衬底表面露出来的工序；
在上述已露出来的半导体衬底上边与其表面相接连地淀积单晶半导体层的工序；
刻蚀除去构成上述被除去的叠层体以外的至少一个叠层体的第1绝缘膜使其下边的上述单晶半导体层表面露出来的工序；
在上述露出来的单晶半导体层内形成MOS晶体管的工序；
在已形成了上述MOS晶体管的单晶半导体层上边淀积单晶半导体的同时，在上述表面已露出来的半导体衬底上边形成的单晶半导体层上淀积单晶半导体层，使已形成了上述MOS晶体管的单晶半导体层从上述半导体衬底算起的表面高度与在上述表面已露出来的半导体衬底上边形成的单晶半导体层从上述半导体衬底算起的表面高度，实质上变成为相同的工序；
淀积上述单晶半导体，在表面已露出来的半导体衬底上边形成的单晶半导体层内形成双极晶体管的工序。
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