TW478157B - Semiconductor device and the manufacturing method thereof - Google Patents

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Yukihiro Ushiku
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Description

478157 A7
478157 經濟部智慧財產局員工消費合作社印製 A7 _B7_五、發明說明（2 ) 二極電晶體具有：二極體區域9之矽單晶層4内所形成 之發射器（emitter)、基底（base)、收集器（colloctor)、收 集器拉出層；及矽單晶層4上所形成之射極、基板、集 極。CMOS電晶體構造之PMOS電晶體具備：CMOS區域 1 0之矽單晶層3内所形成之P+源/汲區域；矽單晶層3上所 形成之閘氧化膜；及閘氧化膜上所形成之閘極7。CMOS 電晶體構造之NMOS電晶體具備：CMOS區域1 0之矽單晶 層3内所形成之N+源/汲區域；矽單晶層3上所形成之閘氧 化膜；及閘氧化膜上所形成之閘極8。 如上所述，皆知半導體裝置中，二極體區域9之元件分 離膜6之厚度係被形成爲比CMOS區域1 0之元件分離膜5 厚，故其表面高度變高。即，二極體區域9之元件分離膜 6的厚度與CMOS區域10之元件分離膜5之厚度相異之 故，其表面高度不同。因此，橫亙於二極體區域9上及 CMOS區域1 0上連續形成之配線層難以加工。即，在製造 於一 SOI基板上具有厚度相異之複數SOI-Si層之半導體裝 置中，習知形成複數膜厚相異之SOI-Si層後再進行元件分 離處理的結果，會使得元件分離區域之絕緣膜表面高度相 異，其後續之配線形成步驟之配線層難以加工。因元件分 離區域之絕緣膜表面高度相異，又因其位之光蝕刻步驟之 焦點失焦，難以進行微細的閘加工。 前述習知例（美國專利第5212397號）以外，亦有在埋入 絕緣膜上將厚度相異之複數單晶半導體層形成一個晶片者 (美國專利第5294823號）。惟，即使於此習知例中，二極 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事_再填寫本頁)
I •裝 · · Η·/δ〇/
體區域與CMOS區域10，自元件分離區域之半導體基板表 ·--；------------裝--- (請先閱讀背面之注意再填寫本頁) 面起 < 表面高度相異之故，具有與前述習知例相同之問 題。
[發明之概要J 本發明係鑑於上述問題而研發，其目的係提供一半導體 裝置及其製造方法，其於二極體區域及CM〇s區域，元件 分離區域之絕緣膜高度實質上相同，依此可輕易進行微細 的配線加工。 蝴本發明係於形成有具S〇I_Si層之複數半導體元件的半導 體裝置中，料徵在# :複數半導體元件之元件分離膜之 自半導體基板起之表面高度係實質上相等，即實質上在同 :平面。X’本發明之特徵在於··在半導體基板形成表面 :度成同-平面之元件分離區域後，形成表面高度相異之 複數之SOI-Si膜（單晶石夕膜）。 ^ 次之參照圖9至圖21 ’説明本發明於石夕半導體基板上形 成上述SOI-Si層之方法。 經濟部智慧財產局員工消費合作社印^^ 準備砍半導體基板（以下稱s〇i (siiie〇n 〇n ^敵）基 板），其係於表面上，將碎氧化膜所成之埋人氧化膜（Β〇χ, 12及早晶碎膜（肌〜膜）14，以此順序形成者。於S0I 基板11上’堆積嫩物或梦氮化物等之第1絕緣膜2〇 (甲严）。次之，於第i絕緣膜20上，堆積光阻劑21，其 係將讀形成區域之光阻劑21保留，❼除去其他區域（場 (―)區域)之光阻劑21 ’以，匕方式依光 予以圖案化，於元件形成區域形成光阻圖案21圖
本紙張尺度剌+關家標準（CNS)A4規格⑽X 297公i 478157 A7 B7 經濟部智慧財產局員工消費合作社印剩衣 五、發明說明（4 ) 19B)。將此光阻圖案21 (作爲光罩，依例如RIE (ReactWe Ion Etching)等各向異性蚀刻法，進行蚀刻除去元件分離 區域之前述第1絕緣膜2 〇及單晶矽膜1 4 (圖1 9 c )。 次之除去光阻21，於前述第1絕緣膜2〇及元件分離區域 上’堆積由矽氧化物所成之第2絕緣膜2 2 (圖2 0 A)。再將 第 2 絕緣膜 2 2 以 CMP ( Chemical Mechanical Polishing)予以 研磨’使其表面高度與第1絕緣膜20之表面高度成同一平 面（圖2 0 B )。依此，於元件分離區域形成由第2絕緣膜2 2 所成之埋入元件分離絕緣膜1 3。次之，於此平面上塗佈 光阻2 〇 ’將其予以圖案化，在複數元件區域中預定形成 厚單晶矽膜之元件區域上，形成窗（光阻窗）2 4 (圖 2 〇 C )。接著，經窗2 4予以蝕刻，藉以將預定形成厚單晶 石夕膜之元件區域的第1·絕緣膜2 〇予以剝離，使預定形成厚 單晶碎膜之元件區域的前述單晶矽膜1 4的表面露出，其 後’除去光阻（圖2 1 A )。關於此蝕刻，可選擇不會蝕刻元 件分離絕緣膜1 3之蝕刻材料或蝕刻方法。其後，於光阻 開口部24内所露出之單晶矽膜丨4上，將單晶矽依選擇外 延成長法予以堆積，藉此於此單晶矽1 4上形成單晶令膜 1 5，其係比被第1絕緣膜2 〇掩罩之元件區域上所形成之單 晶矽膜1 4厚者。 其後將第1絕緣膜2 0蝕刻除去（圖2 1 B )。其後，進入於 單晶矽膜1 4、1 5形成電晶體之下一步驟。 如此，依本發明之方法，可獲得有半導體基板〗丨起的 表面鬲度實質上在同一平面之複數元件分離膜13，除此
本紙張尺度適用中國國家標準（CNS)A4規格（210 X (請先閱讀背面之注意 再填寫本頁) -裝 ήπ· -7- 478157 五、發明說明（5 並形成單晶梦膜(S〇I-Sl層)之膜厚相異之複數元件 、爲了獲得厚的單晶梦膜’如上述，除了依選擇外延成長 法（外，堆積非晶石夕膜，接著依熱處理使非晶石夕膜外延成 長後，將不要的部分以CMP步驟除去而形成亦可。 注 意 、又，將使用綠窗之元件區域做成與上述方法中者相反 亦可:於此情況，在其後之步驟，將複數元件區域中預定 形成缚單晶$膜之元件區域的單晶㈣進行變薄的處理。 即’上述万4，係將複數元件區域中預定形成厚$晶石夕膜 之元件區域上形成窗24，但與此相反的，將複數元件區 域中預=形成薄單晶々膜之元件區域之單晶梦膜上形成 窗，接著將預定形成薄單晶石夕M之元件區域之第ι絕緣膜 γ予以剝離，使預定形成薄單晶矽膜之元件區域之前述 單晶矽膜1 4的表面露出，接著使此元件區域氧化，使 晶石夕膜變薄亦可。 又於上述方法中，在預定形成厚的前述單晶矽膜 (SOI-Si層）之元件區域上形成光阻窗24時，於體形 成區域上亦形成光阻窗，接著將此區域之埋入氧化膜 (>BOX)以蝕刻除去，接著，於此部分藉由形成二極電晶體 等鬼（bulk)元件，可將Sq〗元件與體（)元件合併形 成。 依本發明，因複數元件分離絕緣膜自半導體基板起的表 面冋度實質上相同之故，其後的配線步驟可輕易進行。 又，依本發明，不必特別增加步驟，即可製造具備具有厚 8- 本紙張尺度適用中國國家標準（CNS)A4規i(21〇 478157 經濟部智慧財產局員工消費合作社印製 A7 ___ B7_五、發明說明（6 ) 度相異之SOI-Si層之複數半導體元件的半導體裝置。 依本發明，可提供申請專利範圍第1項所記載之半導體 裝置。 [圖式之簡單説明] 圖1爲本發明之半導體之剖面圖。 圖2爲本發明之半導體之剖面圖。 .圖3爲本發明之半導體之剖面圖。 圖4爲本發明之半導體之剖面圖。 圖5爲本發明之半導體之剖面圖。 圖6A、B、C爲本發明之半導體裝置之製造步驟剖面 圖。 圖7A、B爲本發明之半導體裝置之製造步驟剖面圖。 圖8A、B爲本發明之半導體裝置之製造步驟剖面圖。 圖9A、B、C爲本發明之半導體裝置之製造步驟剖面 圖。 圖10A、B爲本發明之半導體裝置之製造步驟剖面圖。 圖11A、B爲圖10B之A-A’線及B-B'線部分之剖面圖。 圖12A、B、C爲本發明之半導體裝置之製造步驟剖面 圖。 圖13A、B爲本發明之半導體裝置之製造步驟剖面圖。 圖14A、B爲圖13B之A-A'線及B-B’線部分之剖面圖。 圖15A、B爲本發明之半導體裝置之製造步驟剖面圖。 圖16A、B爲本發明之半導體裝置之製造步驟剖面圖。 圖17A、B爲本發明之半導體裝置之製造步驟剖面圖。 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐) (請先閱讀背面之注意女 I --- 1再填寫本頁) 0 ¾. ;.r, 478157 五、發明說明（ 圖18爲本發明之半導體裝置之剖面圖。 圖 圖19Α β C爲本發明之半導體裝置之製造步驟剖面
圖2 0 A 圖 C爲本發明之半導體裝置之製造步驟剖面 圖21A B爲本發明之半導體裝置之製造步驟剖面圖 圖22爲習知之半導體裝置之製造步驟剖面圖。 圖23爲習知之半導體裝置之製造步驟剖面圖。 圖24A、B爲本發明之半導體裝置之製造步驟剖面圖 [發明之實施形態] 以下參照圖式，説明發明之實施形態。 異 首先^…、圖1，説明第1實施例。圖1爲具有厚度相 之複數單晶半導體層之半導體裝置的剖面圖。 度 緣 6 閘 區 之 厚 經濟部智慧財產局員工消費合作社印制农 於矽半導m基板1丨上，形成例如由矽氧化膜所成厚 5〇〇nm之埋入絕緣膜12。於其上形成單晶矽層14、15 單晶石夕層Μ之膜厚係爲例如5〇nm，單晶石夕層^之膜厚係 爲例如1〇〇腿。該等單晶矽層14、15係由例如膜厚GO nm左右I矽氧化膜所成之元件分離區域的元件分離絕$ 膜1 3所分離。於此單晶矽層丨4、丨5上，經由例如厚度 nm之矽氧化膜等閘絕緣膜丨6，形成滲雜雜質之聚矽的 極1 7。又，於單晶矽層丨4、} 5中，各形成成爲源/汲 域之雜質擴散區域1 8、1 9。圖1中單晶矽廣} 4、i 5上 閘絕緣膜的厚度兩者皆爲6 nm，但兩者亦可具不同的 度。如此兩者可备採用最適合的元件設計。 -10- 五、發明說明（ 圖1僅表示電晶體構造之 土 細之M〇S電晶體係使用—般的LDD構^構^又，微 側壁絕緣膜或雖I 冓&，但圖1省略閘 構造亦可用：：/二域，省略咖構造。又，閉極 上再堆積絕緣膜/ /金屬石夕化物）所成之間極、於此極 此亦省略不Ϊ 金屬所成之閉極等各種構造，但 等亦省略。對於^上二構造寺石夕半導體基板中之雜質構造 同適用。對相上圖1之説明’在以下提及之圖中亦相 本發明〈特徵係將單晶矽層厚度相 件，形成於同一丰導俨其姑μ ^ > 攸歎牛導組兀 數嗜㈣硬數元件分離區域之複 ’’：度大致相等，故複數絕緣膜的表面高度整齊 ，在後續步驟之配線層形成時之加工 例如在輕薄之單曰对屏14 μ少上匆J孝工易進仃〇 存《早曰日矽層14上，形成FD (完全空乏)元 又子〈早晶矽層15上，形成PD (部分空乏)元件， 曰立可將臨限値相異之電晶體形成於同_s〇i基板上。 2可將例如臨限値電壓〇·2ν之半導體元件形成於單晶 秒層14，又將臨限値電壓〇4之元件形成於單晶矽層。之 故丄可將電源電壓降低至如L2V左右之需要低^動作 心電路’形成於單晶碎層i 4，可將電源電壓上升至如3 3 v左右之需要高速動作之電路，形成於單晶矽層15，藉此 可製造比習知耗電低且高速之半導體裝置。此即係將^限 値電壓低且截斷（⑽。ff)特性優異，即漏電流小的叩元 件，以及電流耐壓優異之PD元件，形成於同一 SO^基板 之效果。 & -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意士 丨裝--- 1再填寫本頁) · .¾. 經濟部智慧財產局員工消費合作社印制衣 478157 A7 ___B7_ 五、發明說明（9 ) 若使用本發明，可將：閘長0.25 Am、SOI膜厚80 nm、 雜質濃度7 x 1017 cnT3之聚矽閘的PD元件所設計之電路； 及SOI膜厚30 nm、雜質濃度1 X 1017 cnT3之金屬閘之FD元 件所設計之電路；不變更電路設計即可輕易形成於同一半 導體基板上。 又，於下一階段設雜質濃度爲5 X 1017 cm·3，將SOI膜厚 (請先閱讀背面之注意士 ^157 A7 '--—----—__5L._______ 五、發明說明（10 ) 區域1 8。另一方面，於單晶矽層1 5上形成滲雜雜質之聚 矽所成之基板i i 〇。於此基板Γ1 〇側壁形成側壁絕緣膜 111。，於單晶矽層15中，形成成爲發射器、收集器區域之 雖質擴散區域i i 2、i i 3。與圖J同樣的省略配線層等。 圖2 t情況亦將矽層厚度相異的元件形成於同一基板 上’且元件分離區域之絕緣膜厚度大致相等，故絕緣膜表 面高度整齊之故，後續之配線層形成時之加工亦可輕易進 行0 半導體裝置之應用上，於較薄之單晶矽層14形成fd (完全空乏）元件或PD (部分空乏）元件之M〇S電晶體，於 較厚之單晶矽層15形成橫形二極體元件。需要低耗電動 作之電路係形成於單晶矽層丨4，需要高頻特性之二極體 凡件係形成於單晶矽層丨5，藉此可製造比習知低耗電且 兩速之半導體裝置。此係因若於薄單晶矽層（S〇I-Si層）形 成MOSFET，則會成爲臨限値低且截斷特性優異之半導體 元件，若於厚單晶矽層（SCH-Si層）形成二極體元件，則會 成爲高頻特性優異之二極體元件之故。 次之’參照圖3，説明第2實施例。 圖3爲具有厚度相異之複數單晶半導體層之半導體裝置 的剖面圖。 於石夕半導體基板3 1上，形成例如膜厚500 nm之秒氧化 膜所成之埋入絕緣膜3 2。於其上形成由例如膜厚丨2〇 nm 之元件分離絕緣膜3 3分離之單晶矽層3 4、3 5。該等單晶 矽層I膜厚係例如50 nm、100 nm。經此單晶矽層3 4、3 5 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -I 1^ ϋ ϋ IV I n n n n n I · ϋ ϋ (請先閱讀背面之注意再填寫本頁) . # 經濟部智慧財產局員工消費合作社印制π 478157 五、發明說明（μ ) 經濟部智慧財產局員工消費合作社印製 上所形成之例如厚度6 nm之閘絕緣膜3 6，形成滲雜雜質 又聚矽的層積閘極3 7、3 8及閘極3 9。此處於單晶矽層3 4 上’將例如膜厚5〇 nm之聚矽電極層3 7及例如膜厚2〇〇咖 <聚矽電極層3 8予以層積形成。於單晶矽層3 5上，形成 例如膜厚200 nm之聚矽電極39。 聚矽之層積閘極3 7、3 8並不一定要層積，亦可由 膜厚、250 nm之聚；?夕單層所成。又，於單晶硬層3 4、3 5 中形成成爲源/没區域之雜質擴散區域3 1 〇、3 1 i。 一圖3僅表示電晶體構造，與圖！、圖2相同的省略配線構 寺0 如上，本實施例特徵在於：將單晶矽層厚度相豈之半導 形成於同一 S〇I基板上，且元件分離區域：絕緣膜 子又大致相寺，故絕緣膜表面高度整齊之故，並 I:成時之加工可輕易進行，此外，聚㈣:表= 二。:聚碎電極之表面高度—致，▲需要最微細的加工 =極光㈣步驟中，在薄單晶碎薄膜34上及厚單晶石夕 曰上，曝光用焦點皆成爲相同的値。故，y # 行更微細之閘的精密加工。 了更輕易進 在薄單晶矽層34上及厚單晶矽層3 5上 元件乙節，係與第】實施例相同。 成仃種丰導體 圖4爲圖3所示之第2實施例之變形例，係且 之複數單晶半導體層之半導體裝置的剖面圖:、子度相” 二所曰示半導體裝置與圖3同樣的具備具有膜厚相1之 4早^層的構造。此半導體裝置之特 :: 、•仕早曰Ej (請先閱讀背面之注意士 -裝--- 1再填冩本頁) . .¾ -14- 478157 A7 B7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 五、發明說明（12 ) 石夕層j 4上，經纟巴緣膜，具備2層閘極。即，於單晶石夕層3 4 上，形成由含氮之膜厚8 nm之秒氧化膜所成之通道氧化膜 3 1 2。於通道氧化膜3 1 2上層積第1閘極即聚石夕之浮動閘 極3 7、膜厚12 nm之矽氧化膜之層間絕緣膜3 1 3，再層積 第2閘極之聚石夕控制閘極3 8。又，於單晶碎層3 5上，形成 矽氧化膜之閘絕緣膜3 1 4、聚矽等之閘極3 9。 石夕氧化膜所成之層間絕緣膜3 1 3及閘絶緣膜3丨4係同時 形成的膜，同樣的，第2閘極3 8之閘極3 9係同時形成的 膜。 如上，本實施例可在例如薄單晶矽層3 4上形成非揮發 性纪憶胞，可於厚單晶矽層3 5上積體邏輯電路。又，此 情況亦可獲與圖3相同之效果。 次之，參照圖5，説明第3實施例。 圖5爲具有厚度相異之複數單晶半導體層之半導體裝置 的剖面圖。圖5省略閘電極或雜質擴散區域的形狀。而係 表示本發明之特徵之單w層表面的構造，其係應形成埋 入絕緣膜、元件分離絕緣膜（元件分離區域）、及半導體元 件者。 於圖5中’於石夕半導體基板51上，形成例如膜厚5〇〇謂 之石夕氧化膜所成之埋入絕緣膜52。於其上形成由例如膜 厚12 0 n m之元件分離絕緣膜5 3所分離之單晶矽層$ 4、 55。各單晶石夕層54、55之膜厚係爲5〇咖、⑽咖〇 又，埋入絕緣膜5 2之一部份，係以亓彼八1 , ' 、 1刀你以凡件分離絕緣膜5 3爲 掩罩予以银刻除去，於此部分，石夕半 /卞爷&基板5 1表面係 •--.---.-----裝--- (請先閱讀背面之注意再填寫本頁) . %· -15- 478157 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（13 ) 露出。又，矽半導體基板51與單 曰/窄5 6被接合，於此 邵分，秒晶係爲連續相接者。 元件分離絕緣膜53於半導體基板全面保持於大致相同 4表面高度。單晶矽層54、55、56之表面高度亦大致一 致。於此種構造中’於元件分離或閘加工時之光㈣步驟 中，因失焦造成的加工誤差減少之故，可輕易進行微細加 工。又，後續步驟之段差可減少之故，可輕易進行配線步 驟（微細化，因此配線切段或短路造成之缺陷時產生亦被 抑制之故，可提升半導體裝置之良品率。 本實施例中，可將3種半導體元件予以積體。即，可 薄soi薄膜元件、較厚的s〇I薄膜元件、及塊 件，搭載於一 SOI基板上。圖！至圖4之半導體基體中 可和塊（bulk)元件以積體之點係相異。 將薄S 0 I薄膜元件及較厚的s 〇〗薄膜元件予以積體〇 節，在圖1至圖4中係相同。將塊（bulk)元件在與s〇i元件 相同之S 0 I基板上予以積體的效果如下。即，希望基板 壓變動少且希望臨限値電壓較高之DRAM等記憶體元件 電流流至矽半導體基板之較深處爲止之縱形·二極體 件、扭曲等因較衝擊離子化（impact i〇n )而易發生特性 化之nMOS電晶體。在電源電壓較高區域使用之高耐壓· 導體元件、及需要元件特性之線性之類比元件等，係使形 成於塊石夕中。且可將該等半導體元件在同一 基板上以積體。 次心’參照圖6 A、B、C及圖7 A、B，説明第4實 將 元 乙 元劣半 予 施 (請先閱讀背面之注意ί -裝--- 1再填寫本頁) %· -16 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐 478157 A7 五、發明說明（14 ) 經 濟 部 智 慧 財 產 局 消 費 合 社 印 製 例0 圖6A、B、C及圖7A、b係爲具有圖示厚度相異之 複數單晶半導體層的半導體裝置之製造步驟剖面圖。 首先’於碎半導體基板6 1上，將膜厚500 nm之矽氧化 膜所成之埋入絕緣膜62、及膜厚5〇 nm之單晶矽層63予以 依序層積，準備SOI基板（圖6A)。次之，將半導體基板 6 1以900°C、氧氣環境中進行熱處理以將單晶矽層6 3之表 面氧化，形成膜厚6 nm之矽氧化膜所成之閘絕緣膜6 4。次（，依LPCVO (Low Pressure Chemical Vapour Deposition) 法等將碎氮化膜（SiN) 65堆積約厚uo nm。接著，依 C VD法等堆積膜厚100 nm&右之矽氧化膜⑼匕）66。因 應必要，可加行熱處理將矽氧化膜6 6予以濃稠化使其硬 化。其後依光蝕刻手法，僅於元件形成區域殘留光阻，將 此光阻作爲光罩依rIE法，將矽氧化膜6 6、矽氮化膜 65、及閘絕緣膜之層積體予以圖案化。將此層積體予以 圖案化後，除去光阻劑。次之，將矽氧化膜6 6作爲光 罩’依RIE法將單晶矽層6 3予以蝕刻（圖6 B )。其後，對 半導體基板表面施以氧化處理乙節省略中未予圖示。 次之依LPCVD法，堆積厚度5〇〇 nm之矽氧化膜6 7 (圖 6C)。其後，依CMP法研磨矽氧化膜66_67，除去矽氧化 膜66，使矽氧化膜67表面與矽氮化膜65表面成同一平 面此時，若干梦氮化膜6 5的表面亦被除去。依此c μ p 處理，於元件分離區域，矽氧化膜被作爲元件分離絕緣膜 67，以膜厚約12〇 nm均一形成於矽晶圓全面上。其後， 注 意
P 吕丁 % -17 478157 A7 B7 五、發明說明（15) 依光蝕刻步驟，以僅於將單晶矽層63形成爲較厚的區域 上形成開口部之方式，形成已圖案化之光阻，以此光阻爲 掩罩’將矽氮化膜6 5以熱嶙酸予以蝕刻，將矽氧化膜（問 絕緣膜）6 4以稀氟酸予以蝕刻除去。其後剝離光阻，將單 晶石夕層63之表面露出一部分（圖7A)。 次之，依LPCVD法僅於單晶矽層6 3露出的表面，選擇 性的堆積厚度約50 nm之單晶矽層6 8。次之，將矽氮化膜 6 5以熱磷酸蝕刻除去，接著將矽氧化膜所成之絕 6 以稀氟酸蚀刻除去（圖7 B )。 本實施例如圖7B所示，將厚度相異之單晶 則同-基板上，可實現元件分離區域之絕緣膜 一致（本發明的半導體裝置。如圖7]8將3〇1基板加工 後，經一般的CMOS製程形成圖！所示之半導體裝置，藉 施以CMOS步驟及二極體步驟，可實現圖2所示半導髀^ 置。 & 又，形成厚度相異之單晶矽層的方法可有多種變化。上 述製造方法使用選擇性矽外延成長技術，可得所期望之厚 度的單晶石夕㉟，但使石夕的外$成長進行#比元彳分離^ 膜67之表面高度高，將矽予以溢注（〇verfiii)再使用CMp 技術除去不要部分的單晶，夕，亦可得相同的構造。此情況 下，具有較易控制矽層厚度之優點，及具可避免外延成長 易產生之晶粒刻面（facet)問題的效果。 具有與此方法大致相同的效果之方法，係全面堆積非晶 碎，將其予以退火，將與單晶的層相接的部分作爲晶 (請先閱讀背面之注意ΐ -裝--- 1再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -18- 478157 A7 五、發明說明（16 ) 其進订固相成長，將不要部分的矽以C MP法除去亦可。 相反的將單晶矽層做薄的方法，係於圖7A之步驟後， 將早晶矽層表面予以熱氧化，藉以僅將其露出的部分氧 化，而將此部分的單晶矽層做成較薄的方法。比此方法更 簡易的方法，係於圖7八之步驟後，依CDE(ChemicaiDry 注 意
Etching)或 Rie ( Reactl ve I〇n Etching )法，僅將單矽層做成 較薄〈方法。若有其必要，於其後予以氧化，除去蚀刻損 傷。 、 次之’參照圖8 A、B，説明第5實施例。 圖8A、B爲具有厚度相異之複數單晶半導體層之半導體 裝置的製造步驟剖面圖。本實施例中，單晶矽層的厚度相 訂 異，且各閘氧化膜厚不同，爲其半導體裝置之特徵。 ^半導恤裝置之製造方法，在圖7 A所示之步驟爲止係 與第4實施例相同。次之，依LpcvD法，僅於單晶矽層表 面，選擇性的堆積約厚度5〇 nm之單晶矽層6 8。接著，將 矽氮化膜65以熱磷酸予以蝕刻除去（圖8A)。其後，依熱 氧化法，將單晶矽層6 3表面及單晶矽層6 8表面。氧化約 厚度^ηπι。此時，在厚單晶矽層63之已堆積單晶矽層68 I厚單晶矽層上，形成由4 nm之矽氧化膜所成之閘絕緣膜 6 9，但因在僅由單晶矽層6 3所成之薄單晶矽層6 3上，在 氧化前已存在6 nm厚之矽氧化膜之故（參照圖8 A)，形成 膜厚、8 nm之石夕氧化膜所成之閘絕緣膜6丨〇 (圖8 B )。其 後，藉由堆積成爲閘極之聚矽層，可於s〇I基板上，可將 單晶矽層膜厚及閘絕緣膜厚各不相同之半導體元件予以積 -19- 本紙張尺度適財關家鮮（CNS)A4祕⑵Q χ 297公髮 經濟部智慧財產局員工消費合作社印制衣 五、發明說明（π ) 體。且，7L件分離區域之元件分離絕緣膜之表面高度大致 相同。 次之，參照圖9 A、B、c至圖i i A、B，説明第6實施 例0 圖9A、B、C及圖爲將圖3所示單晶矽層厚度 相異I半導體元件，形成於同一 SOI基板，並使元件分離 區域足絕緣膜厚度大致相同之構造之半導體裝置的製造步 驟詋明剖面圖；除了元件分離絕緣膜之表面高度整齊，故 於其後I配線層形成時之加工可輕易進行之外，閘極之表 面高度整齊爲其特徵。 首先，在準備SOI基板爲止的步驟與圖6A相同，該s〇I 基板係於矽半導體基板81上，將膜厚500 nm之矽氧化膜 所成之埋入絕緣膜8 2 .，與膜厚5 〇 nm之單晶秒層8 3予以層 積者。 次 <，將單晶矽層8 3以9〇(rc、氧氣環境下進行熱處 理，使其表面氧化形成由膜厚6 nm之石夕氧化膜所成之閘絕 緣膜84，接著，依LPCVD依序堆積膜厚5〇 nmi聚矽膜 85、膜厚100 nm之矽氮化膜（siN) μ。再依cvD法堆積 膜厚lOOnm之矽氧化膜（Si〇2)87。因應必要，可加施以熱 處理將矽氧化膜8 7予以濃稠化，使其硬化。 次之，依光蝕刻手法僅於元件形成區域殘留光阻，將經 圖案化之光阻（未圖示）形成於矽氧化膜87上，將此光阻 作爲掩罩依RIE法，將矽氧化膜87、矽氮化膜86、聚矽 膜8 5、矽氧化膜8 4，予以蝕刻除去。其後，除去光阻（圖 20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意ΐ ---- 1再填寫本頁) · %· 經濟部智慧財產局員工消費合作社印製 478157 A7 _______B7_____ 五、發明說明（18 ) 9A) 〇 次之，將矽氧化膜8 7作爲掩罩，以RIE法將單晶矽層 8 3予以蝕刻除去。其後施以氧化，但因省略未示。接 著，依LPCVD法，以覆蓋在埋入絕緣膜8 2上所形成之石夕 氧化膜8 7、碎氮化膜8 6、聚秒膜8 5、石夕氧化膜8 4所成之 層積體之方式，堆積膜厚500 nm之矽氧化膜8 8 (圖9B)。 次之’依C Μ P法研磨矽氧化膜8 8之表面至矽氮化膜8 6表 面露出爲止，除去矽氧化膜87。此時若干矽氮化膜86之 表面亦被除去。依此研磨處理，於元件分離區域，秒氧化 膜被作爲元件分離絕緣膜，以膜厚約12〇mn均一的形成於 秒晶圓全面上。 其後，依光蝕刻步驟，僅於欲將單晶矽層做成較厚的區 域’將具有開口邵之光阻（未圖示）形成於矽氮化膜8 $及 矽氧化膜8 8上。將此光阻作爲掩罩，將開口部内之矽氮 化膜86以熱磷酸予以蝕刻除去，將聚矽膜85以cde法蝕 刻除去，將矽氧化膜8 4以稀氟酸蝕刻除去，再除去光 阻，使前述形成光阻之開口部的單晶矽層8 3的表面露 出0 次之，依LPCVD法僅於露出的單晶矽層83表面，選擇 [·生的堆和厚度約5 〇 nm之單晶碎層8 9 ^於此時點，聚碎膜 85之表面高度與單晶矽層89之表面高度大致相等。此 處，此外亦可使用第4實施例所説明之各種方法。次之， 依,4氧化步驟，形成由膜厚4 nm之矽氧化膜所成之絕緣膜 81〇。接著被覆著聚矽膜85之矽氮化膜86，以熱磷酸蝕 * 琴 占、 -ϋ I ϋ ϋ —i n ϋ n ϋ ϋ ϋ an I H7^r· n ϋ β I (請先閱讀背面之注意Λ?再填寫本頁) 訂. -91
478157 A7 —-----B7五、發明說明（19 ) 經濟部智慧財產局員工消費合作社印制衣 刻除去（圖1 0 A )。 次之，將膜厚100 nm之聚矽膜閘極8丨}以LPCVD法予以 堆積，再將其施以閘加工處理，可得圖丨〇 B所示之閘構 造。 圖1 0 B之沿A-A’線之剖面圖及B_B，線之剖面圖示於圖 1 1。雖省略詳細説明，但A_A，線部分之閘極係由第i閘極 8 5及其上直接載置之第2閘極8 i〗所成，B_B,線部分之閘 極僅係由第2閘極8 i i所構成。惟，任一閘極在自半導體 基板8 1表面起的高度在任一部分皆大致相同。 如圖1 0B所示，可實現第2實施例之半導體裝置，其係 可將厚度相異之單晶矽層形成於同一 s〇I基板上，可使各 閘極表面鬲度一致、可於各單晶矽層改變閘氧化膜之膜 厚、可使το件分離區域之元件分離絕緣膜厚大致一致者。 曰又，若僅使閘極表面高度一致、防止光蝕刻步驟之失焦 提升上層所形成之配線步驟之良品率及可靠度，則亦可採 取較簡便的方法…實現圖6八之構造後，進行閘氧化 ^驟堆積聚補後，該單晶碎層表面高度的差異顯現於 术石夕膜表面的表面南度差之故，將其以法研磨平滑 即可。圖1〇B之構造中，一部分的問極係成爲聚石夕之多層 構k但本方法則全邵爲一層。如此藉由進行c MP步驟 可將聚矽膜表面向度一致化的原目，係與單晶矽層之厚度 相異無關，而係因元#公齡^ ^ 件77 _ £域之絕緣膜高度被一致化之 故右表面问度不一 5欠，則Λ方法全將一部分的元件分離 區域削除之故，無法順利進行。 (請先閱讀背面之注意再填寫本頁) Η 裝 ________ -22- 本紙張尺而緒準 478157 經濟部智慧財產局員工消費合作社印制π A7 B7 五、發明說明（2〇 ) 次之’參照圖i2A ' B、C至圖14A、B，說明第7實施 例。 圖12A、B、C及圖1SA、B係具備具有圖4所示膜厚相 異之複數單晶矽層的構造，在單晶矽層上經絕緣膜具備2 層閘極之半導體裝置之製造步驟剖面圖。 首先準備SOI基板，其係於矽半導體基板91上，將膜厚 500 nm之矽氧化膜所成之埋入絕緣膜92、及膜厚5〇 之 單晶矽層9 3予以層積者。次之，以9〇〇。〇進行熱處理，將 單晶矽層93的表面氧化，形成膜厚8 nm之矽氧化膜94， 施以氮化處理。 次之，依LPCVD法，依序堆積膜厚5〇nm之聚矽膜95、 及膜厚WOnm之矽氮化膜96。又，依CVD法堆積膜厚1〇〇 氧化膜97。因應必要，進行熱處理將矽氧化膜97 予以濃稠化，使其硬化。次之依光蝕刻手法形成在元件形 成區域具有開口部之光阻（未圖示）。將此光阻作爲掩罩， 、R、I E法私矽氧化膜9 7、矽氮化膜9 6、聚矽膜w及矽氧 化膜9 4予以蚀刻除去。其後，除去光阻（圖工2 a )。 二之知矽氧化膜9 7作爲掩罩，以RIE法將單晶矽層 9 3予乂蝕刻除去。其後’實際上會進行氧化，但圖省略 未示。接著依LPCVD法，堆積膜厚5〇〇nm之矽氧化膜98 (圖12B)其後’依CMp法研磨矽氧化膜π、μ之表 面八:匕時右干矽氮化膜9 6的表面亦被除去。此時，於元 件刀離區域，由矽氧化膜所成之元件分離絕緣膜9 8以厚 度約120 nm均一的形成於晶圓全面上。 __________ - 23 本紙張尺度義 --^---rl·---------- (請先閱讀背面之注意再填寫本頁) 訂·- 478157 A7 ~------— B7___ 五、發明說明（Μ ) /、後’依光蝕刻步驟，以僅包含欲將單晶矽層做成較厚 之區域之方式，形成具開口部之光阻，以此光阻爲掩罩， 舲矽氮化膜9 6以熱磷酸、將聚矽膜9 5以C D E法、將矽氧 化膜9 4以稀氟酸予以蝕刻除去，將光阻剝離，使一部分 之單晶矽層93的表面露出。次之，依LPCVD法，僅於單 时石夕層表面’選擇性的堆積聚矽層9 9約50 nn (圖1 2 C )。 於此時點上，聚矽膜95之表面高度與聚矽層99之表面高 度大致相等。又，亦可使用第4實施例所説明之各種方 法。 次之，將矽氮化膜96以熱磷酸予以蝕刻除去。接著依 熱乳化步驟，將膜厚12 nm之氧化膜9丨〇形成於矽氧化膜 98上。此，亦聚矽膜95上亦形成矽氧化膜9ιι (圖 13A)。次之，依LpcvD法堆積膜厚1〇〇咖之聚矽膜 912，施以閘加工步驟，以獲得圖ub的構造。 圖13B之其他剖面（A-A，剖面及B_B，剖面）示於圖“A及 圖143。圖14A於單晶石夕層93上，將通通氧化膜μ、浮 動閘95、閘絕緣膜911、及控制閘912予以層積，構成非 揮發性記憶體。X，圖i 4B於單晶石夕層99上，將問氧化 膜91〇及閘極912予以層積，可構成一般之邏輯電路。 即，表示第2實施例所示之半導體裝置之構造。 圖10B中，將厚度相異之單晶矽層形成於同一 _基板 上；使各閘極之表面高度一致化；對各單晶矽層之膜厚， 改變閘氧化膜之厚度；及元件分離區域之絕緣膜厚實質上 相同寺點係與弟6實施例相同。 -24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意ΐ -裝--- 1再填寫本頁) · 經濟部智慧財產局員工消費合作社印制衣 478157 經濟部智慧財產局員工消費合作社印製 五、發明說明（22 ) 次之，參照圖ISA、B至圖PA、B，説明第8實施例。 圖1 5 A、B至圖1 7 A、B係爲具有圖5所示厚度相異之複 數單晶半導體層之半導體裝置的製造步驟剖面圖。圖5省 略了表示半導體元件構造之閘極或雜質擴散區域之形狀， 而表π應形成本發明之特徵（即埋入絕緣膜、元件分離絕 緣膜、元件分離絕緣膜（元件分離區域）、及半導體元件） 之單晶夕層表面的構造。 首先’準備S Ο I基板，其係於矽半導體基板丨2 1上，將 膜厚500 nm之矽氧化膜等所成之埋入絕緣膜122，及膜厚 5 0 nm之單印石夕層1 2 3予以層積者。次之，將半導體基板 以90(TC進行熱處理，使單晶矽層123表面氧化，形成膜 厚6 nm之矽氧化膜124。接著#LpcvD法堆積約22〇之 矽氮化膜125。再依CVD法堆積膜厚1〇〇 nm之矽氧化膜 1 2 6。因應必要加施以熱處理，將矽氧化膜丨2 6予以濃稠 化，使其硬化亦可。次之，依光蝕刻手法於相當於元件形 成區域之位置，形成具有開口部之光阻。 將此光阻作爲掩罩，依RIE法，將矽氧化膜126、矽氮 巧膜1 2 5及矽氧化膜丨2 4予以蝕刻除去。其後，除去光 阻，次之將矽氧化膜1 2 6作爲掩罩，依RIE法將單晶矽層 1 2 j予以蝕刻除去。其後雖進行氧化處理，使圖省略未 示。 次之，依LPC VD法，以覆蓋住矽氧化膜丨2 6、矽氧化膜 1 2 5、矽氧化膜1 24等之方式，堆積膜爲5〇〇 _之矽氧化 膜127(圖15A)。其後，依cmp法除去矽氧化膜126、 -25- 卜紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱 (請先閱讀背面之注意ΐ --裝--- ^再填寫本頁) 訂-· .¾ 478157 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（23 ) 1 2 7之表面。此時若干矽氮化膜丨2 5之表面亦被除去。此 時，於元件分離區域，膜厚約1 9 〇 nm之硬氧化膜所成之元 件分離絕緣膜1 2 7，被略均一的形成於石夕晶圓全面上（圖 1 5 B )。其後’依RIE法只將石夕氧化膜1 2 7姓刻約70 nm， 形成溝部。次之將聚矽膜1 2 8依LPCVD法，堆積約厚度 100 nm，依C Μ P法除去溝部以外之聚碎。又，取代此聚 矽膜而使用矽氮化膜與聚矽膜之層積體亦可。 其後，依光阻刻步驟，以包圍住欲形成體（bulk)半導體 元件之區域的方式’形成具有開口部之光阻129(圖 16A)。以此光阻129及聚矽膜128爲掩罩，將矽氮化膜 125以熱麟故、石夕氧化膜124以稀氟酸、單晶石夕層123以 RIE法、埋入絕緣膜12 2以RIE法，各予以蝕刻除去。次 之剝離光阻1 2 9，使一部分的半導體基板丨2 1的表面露出 (圖1 6 B )。又，在蚀刻單晶矽層！ 2 3時，須注意不要將此 石夕膜1 2 8蚀刻光了。其後，依光餘刻步驟，以只包圍住 欲將’單晶石夕層做成較厚的區域之方式，形成具有開口部之 光阻（未圖示），將此光阻作爲掩罩，將矽氮化膜1 2 5以熱 磷酸及矽氧化膜1 2 4以稀氟酸予以蝕刻，剝離光阻，使一 邵分之單晶石夕層123的表面露出。接著依LPCVD法，堆積 厚度1 μιη之非晶矽膜1211 (圖17Α)。 此處，圖16Β之聚矽膜128之凹陷處1210，對後續步驟 幾乎沒有不良影響。相反的在堆積非晶石夕膜1211時，範圍 被拓寬’而被認爲具有良好的被覆性等效果。此凹陷處 1 21 0之形狀亦如後所示幾乎毫不殘留。此時藉施以熱處 -26- (請先閱讀背面之注意再填寫本頁)
I 丨裝 . 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 478157 經濟部智慧財產局員工消費合作社印制π A7 B7__ 五、發明說明（24 ) 理，將與單晶矽連接的部分作爲晶種，可使非晶矽膜1211 單晶化。 在矽氮化膜1 2 5或聚矽膜1 2 8上，非晶矽膜難以變成單 晶，通常成爲聚矽化。將聚矽化部分及用作爲薄膜聚矽等 之蚀刻掩罩用的聚矽膜1 2 8，同時以C Μ P法除去，使單 晶化邵分1213、1214平滑化後，將殘留的石夕氮化膜1 2 5以 熱磷酸、矽氧化膜1 2 4以稀氟酸予以蝕刻除去，可得圖 1 7 Β所示之S Ο I基板的構造。此係與圖5的構造相同。 本實施例依非晶矽之堆積、單晶化、C Μ Ρ，使體（bulk) 半導體元件之矽表面提高至與元件分離絕緣膜的高度一致 爲止’但使用選擇性外延成長技術亦可得與其相近之效 果。惟，此情況下，體（bulk)半導體元件區域之矽層的表 面咼度雖比元件分離絕緣膜高度低。但即使如此，在未提 高矽層表面之情況，在防止光阻刻步驟之失焦、提升上層 配線步驟之良品率及可靠性的效果非常大。且具有步驟簡 便的優點。 又，在單晶矽半導體層的膜厚只需要丨種的情況下，顯 然在圖1 6 B〈狀怨後，接著堆積非晶石夕，再將其單晶化即 "5J* 〇 以上之實施例，係在將具有膜厚相異的複數單晶半導體 層（SOI-Si層）之半導體元件予以積體的半導體裝置中，對 其元件分離絕緣膜之表面高度實質上相同之半導體裝置作 説明，而以下之實施例所説明之半導體裝置及其製造方法 之特徵在於：形成M0S電晶體之單晶半導體層及二極電 L____ _27_ 本紙張尺度適用中關家標準（CNS)&4規格（21Q χ撕公爱） (請先閱讀背面之注意再填寫本頁) 裝 « %· 478157 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（25 ) 晶體之單晶半導體層之自半導體基.板起的表面高度係實質 上相同者。 次之參照圖1 8，説明第9實施例。 圖1 8係具有形成Μ 0 S電晶體之區域及形成二極電晶體 之區域之矽半導體基板的剖面圖。於矽半導體基板（s 〇 J 基板）1 3 1上，堆積約500 nm厚之由矽氧化膜所成之埋入 絕緣膜1 3 2。於其上具有由例如200 nm厚的元件分離絕緣 膜1 3 3所分離之複數的元件區域。於元件區域形成單晶石夕 層134、1311。單晶矽層134、1311之膜厚爲1〇〇 nm。於 此單晶矽層1 3 4上，經厚度6 nm之閘氧化膜丨3 5，形成由 滲雜雜質之聚矽所成之閘極1 3 6。閘極1 3 6係由矽氮化膜 (SiN)膜1 3 7所被覆。於閘極1 3 6及矽氮化膜1 3 7之側面， 形成梦氧化膜或石夕氮化膜或兩者的層積膜所成之閘側壁 1 j 8。於閘侧壁1 3 8兩側滲雜高濃度的雜質，在單晶攻層 1 j 4上形成比閘氧化膜1 3 5高例如堆積約厚度丨〇〇 nm之單 晶矽半導體層1 3 9。此單晶矽半導體層丨3 9形成M〇s電晶 體之源·汲區域。此源•汲區域亦形成於單晶矽層丨3 4。 另一方面，在膜厚爲例如l〇0nm之單晶矽層1311上，形 成滲雜高濃度η型雜質之二極電晶體的收集器（c〇llect〇r) 區域。於此單晶石夕層1311上，堆積了例如厚度約⑽賊之 單晶矽半導體層1312係形成於單晶矽半導體層ΐ3ιι上， 此處滲雜了 p型雜質，構成二極電晶體之基k(base)g 域。又，被堆積之單晶碎半導體層1312之最表面，形成了 滲雜"雜質之二極電晶體的發射（emitte〇區域m3。射 (請先閱讀背面之注意 ——裝—— 再填寫本頁) _ ·%. -28 478157 A7 _______B7__ 五、發明說明（26 ) 松係被省各又，在被堆積之單晶矽半導體層〗3丨2上，形 成聚矽之基極1314及聚矽之射極1316及將兩者予以電性 刀離之夕氧化物等之絕緣膜j 3 i 5。Μ 〇 s電晶體及二極♦ 晶體係被石夕氧化膜等之絕緣膜1317所被覆，於絕緣： 1〇17上，形成特定圖案之金屬配線isis。金屬配線Hu 係經絕緣膜1317上所形成之接觸孔1319，連接於 區域及基極。 及 圖18在微細的M〇s電晶體中雖使用一般的ldd構造， 但圖1 8省略閘側壁絕緣物或雜質擴散區域的詳細構造。 又，閘極構造雖可採用將聚矽/金屬（金屬矽化物）堆積於 絕緣膜上者，或可採用金屬所成之閘極等各種構造，但省 略不予記敘。又，井構造等矽基板中之雜質構造等亦省 略。以上之説明對以下之圖亦適用。 本發明之特徵在於：將單晶矽半導體厚度相異之半導體 元件形成於同一 S〇I基板上，並使元件分離絕緣區域之^ 緣膜厚度大致一致，又，將M〇S電晶體及二極體電晶體 等種類不同的元件之自各具有其之各單晶矽半導體層的半 導體基板起的表面高度一致，故在後續步驟之配線層形成 時之加工可更加輕易進行。 次之’參照圖2 4 A、B，説明第1 〇實施例。 圖24A、B爲半導體裝置之製造步驟剖面圖，係關於圖 1 8所示之半導體裝置的製造方法。 首先準備S 0 I基板，其係於晶圓狀態之矽半導體基板 1 4 1上’將矽氧化膜等之膜厚500 nm的埋入絕緣膜i 4 2、 -29- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） f請先閱讀背面之注音？^^再填寫本頁) 壯衣 訂： 經濟部智慧財產局員工消費合作社印制π 4/^157 A7 B7 五、發明說明（27 ) 及膜厚100 nm之單晶矽層予以層積者。再以9〇〇Ό之氧化 處理形成膜厚6 nm之矽氧化膜，接著依LpcvD&堆積約 25〇nm之矽氮化膜（SiN)。再依CVD法堆積厚度i〇〇nm之 矽氧化膜。因應必要，可加施以熱處理矽氧化膜濃稠化使 其硬化。依光蚀刻手法僅於元件形成區域殘留光阻。將此 光阻作爲掩罩，此RI E法將矽氧化膜、s丨N膜、及矽氧化 膜除去。其後，除去光阻。次之，將矽氧化膜作爲掩罩， 依RI E法除去單晶矽層。其後，進行表面氧化處理。接 著’依LPC VD法’堆積厚度5〇〇 nm之碎氧化膜。 其後，依C Μ P法除去碎氧化膜的表面。此時若干^丨N膜 的表面亦被除去。此時於元件分離區域，於半導體基板 1 4 1心埋入絕緣膜的全面上，均一的形成膜厚約22〇 之 硬氧化膜之元件分離絕緣膜143。其後，將siN膜以熱嶙 酸、及秒氧化膜以稀氟ι酸予以钱刻除去，使單晶石夕層 144、145的表面露出。於單晶石夕層144上，形成MOS電 晶體’於單晶石夕層1 4 5上形成二極電晶體。 其後，形成6 nm之閘絕緣膜1 4 6，堆積厚度60 nm之聚 石夕’再堆積厚度60 nm之矽氮化膜。依光蝕刻步驟，僅於 欲形成Μ Ο S電晶體之閘極的部分形成光阻，依r I e法將 石夕氮化膜（SiN) 1 4 8、及聚矽膜所成之閘極丨4 7作爲閘圖 案予以殘留。此時在形成二極電晶體之單晶矽層i 4 5上並 未形成閘圖案。次之，依C VD法堆積矽氧化膜或矽氮化 膜約厚度20 nm，藉由全面性施以RI E步驟，可僅於閘側 壁部殘留側壁絕緣膜1 4 9。 -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意#^再填寫本頁) -丨裝 經濟部智慧財產局員工消費合作社印製 五、發明說明（28) 之 注 此時，在單晶矽半導體層144上之閘部以外及單晶矽半 導體層145上，殘留膜厚約4 nm之熱氧化膜。接著依光蝕 刻步驟及離子注入步驟，僅於單晶矽半導體層i 4 5之區域 上，導入η型雜質，剝離光阻後，進行活性化之熱處理， •除去剩下約4 nm之熱氧化膜（圖24Α)。次之，依][^(^〇 法，僅於矽表面選擇性的堆積約厚度1〇〇 nm之單晶矽層 1410、1411 (圖 24B) 〇 訂 此處於將厚度相異之單晶矽層予以形成之方法，可有幾 種變形。上述例中，使用選擇性碎·外延成長技術，可得 所希望之單晶碎層的厚度，但使矽·外延成長至比元件分 離矽氧化膜143長度高度高，將矽予以溢注（〇ver fm) 後，使用CMP技術除去不要的部分之矽，亦可得大致相 同的構造。於此情況下，只有可輕易控制矽厚度的優點， 及具可避免外延成長易產生之晶粒刻面（facet)問題之優 點。又，亦具有閘極上部與元件分離區域上部之表面高度 一致的優點。 具有與此方法大致相同的優點之方法，係全面堆積非晶 矽，依退火將與單晶矽層相連接之部分作爲晶種；使其固 相成長，再將不要的部分之矽以c Mp法除去亦可。其 後，於單晶矽層1410之區域上形成11型雜質擴散區域，於 單晶石夕層1411上形成p型雜質擴散區域，再形成由聚石夕所 成之基板、，接著形成發射器，其係包含絕緣分離的〇型雜 質者，於該處將射極形成於矽半導體基板1411上。其後， 進行配線步驟形成配線（參照圖1 8 )。 -31 - i、發明說明（29) 圖24 A可實現本發明之半導體裝置，即可將厚 =晶石夕層形成於同-S0I基板上，及可使牛分離區域:絕 豕膜厚度大致相同。又，因單晶石夕層表面高度被適當的— 致化（故，只有可輕易進行接觸孔加工。又，在形成配線 構造之步驟中，圖22所示之習知半導體裝置中，則p :體之區域10與二極體之區域”，配線層間的㈣ 此段差d係由二極電晶體的拉出電極之表面高度hi、及 -極電晶體之區域9的元件彳離絕緣膜6與助 區域之元件分離絕緣膜5的表面高度差h2所;^ (d=hl+h2) °如此若段差d大’則無法正確的進行光姓 $，絕緣膜將無充分的被覆性。另_方面，在表示習知半 導體裝置的剖面圖之.圖23中，並無此種段差，表面係平 坦的。惟埋入連接區域（其係將配線及m〇s電晶體之 =間予以電性連接者)之接觸孔，與埋入連接配線(其 的：;極電晶體之基極間予以電性連接者)之接觸孔 度έ(Τ2_Τ1)大’難以進行形成接觸孔之㈣，且金 ，，：性：不无足。又’在深的接觸孔内並未充分堆積連 接配，，泉’斷線的可能性極高。 :二本發明如圖18所示，'點點段差d頂多不會超過 基極的厚度卜故，光蚀刻步驟之失焦減少，可 刻形成接觸孔之故，可毫無困難的進行微細的加工。 本發明具有上述構造之故，具有以下的之作用效果。 1.凡件分離絕緣膜的表面高度大致—致之故，可_ 478157 五、發明說明（3〇) 進行配線加王，可提升良品率或可#度。又， 緣膜上之光蝕刻之焦點範園辩 π件分離絕 工。 固曰大〈故，可輕易進行微細加 2. 可將相異設計起源之電路各以最適當 以實現。使相異的1Ρ積體於同-S〇I基板上，可提：：： 體裝置之性能。 j徒升丰導 3. 將以2種以上的電源電壓 基板中予以積體時，可輕易進行電路路在同一則 4. 可將臨限値或截斷特性相異的電路
造步驟即得以實現。 戌于不&加I 5·可將複數種類之最適當 在同一 S〇I基板中。 ’丰導“件，輕易的積體 6·可使製造步驟減少。 如上，依本發明，因元件分離絕緣膜之表面高度大玫一 致之故’配線加工可輕易進行，可提升良品率或可靠产。 又，元件分離絕緣膜上之光钱刻之焦點範圍增大之故Γ可 輕易進行微細的加層之表面高度一致之 故，可輕易形成接觸孔。 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 33- 製 本紙張尺度剌巾 0 @ ^^^(CNS)A4 (210 X 29fi^

Claims (1)

  1. 申清專利範圍 1· 一種半導體裝置，其特徵在於·· 具備：半導體基板； 埋入絕緣膜，其係形成 if赵士时θ b J述+導體基板上者； ^ ^ it ^ 恭形成於如述埋入絕緣膜上 各形成+導體元件； 元件分離區域，其係形& 相互之間者；1、’、成於如述複數之單晶半導體, A :刀離彖膜’其係形成於前述元件分離區域者; 古==件分離絕緣膜彼此自前述半導體基板起的表6 问度係實質上成同一平面。 2. 如申凊專利範圍第1項之半蝴 时 干導植裝置，其中前述複數i 單日曰半導體層之内，至 押 _ J 土^ —早晶半導體層之膜厚與其々 单晶半導體層相異。 3. 如申請專利範圍第β之半導體裝置，其中前述複數』 早晶+導體層具有：第！單晶半導體層，其係形成μ〇 電晶體者；及第2單晶半導體層，其係形成二極電晶f 者丄前述第！及第2單晶半導體層實質上具相同膜厚， ^前述MOS電晶體之閘極以下的半導體層厚與前述第 單晶半導體層之膜厚係實質上相同者。 4. 如申請專利範圍第2項之半導體裝置，其中前述複數$ 單晶半導體層具有：第！單晶半導體層，其係形成M〇: 電晶體者；及第2單晶半導體層，其係形成二極電晶靡 者；前述第1及第2單晶半導體層實質上具相同膜厚， 且岫述Μ 0 S電晶體之閘極以下的半導體層厚與前述第: 34- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） 裝 (請先閱讀背面之注音？事填寫本頁) 訂·· 輪· 經濟部智慧財產局員工消費合作社印製 478157 經濟部智慧財產局員工消費合作社印制衣 A8 B8 C8 D8六、申請專利範圍 單晶半導體層之膜厚係實質上相同者。 5. 如申請專利範圍第1項之半導體裝置，其中前述複數之 單晶半導體層形成完全空乏（FD: Full Deplete)元件及部 分空乏（PD : Partially Deplete )元件者。 6. 如申請專利範圍第2項之半導體裝置，其中前述複數之 單晶半導體層形成完全空乏（FD: Full Deplete)元件及部 分空乏（PD : Partially Deplete )元件者。 7. 如申請專利範圍第3項之半導體裝置，其中於前述複數 之單晶半導體層形成完全空乏元件及部分空乏元件者。 8. 如申請專利範圍第4項之半導體裝置，其中前述複數之 單晶半導體層形成完全空乏元件及部分空乏元件者。 9. 一種半導體裝置，其特徵在於： 具備：半導體基板，其具有第1區域及第2區域； 埋入絕緣膜，其係形成於前述半導體基板之前述第1 區域者； 至少一第1單晶半導體層，其係形成於前述埋入絕緣 膜上，形成半導體元件者； 至少一第2單晶半導體層，其係於前述第2區域，連接 形成於前述半導體基板上者；及 元件分離區域，其係將前述各單晶半導體層間予以分 離者 ； 前述元件分離區域之元件分離絕緣膜，自前述半導體 基板起之表面高度，在全部的區域係實質上相同。 10. 如申請專利範圍第9項之半導體裝置，其中於前述第1 -35- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事^一:填寫本頁) 丨裝 .. ·.
    申請專利範圍 經濟部智慧財產局員工消費合作社印製 區域形成之第1單晶半導體層，係由具有複數之膜厚的 複數之單晶半導體層所成者。 11’ ^申請專利範圍第9項之半導體裝置，其中於前述第1 區域形成CMOS元件，於前述第2區域形成二極體元者。 I2.如申請專利範圍第i 〇項之半導體裝置，其中於前述第工 區域形成CMOS元件，於前述第2區域形成二極體元件 者。 13·如申請專利範圍第9項之半導體裝置，其中於前述第1 區域心第1單晶半導體層形成M 〇 s電晶體；於前述第2 區域t第2單晶半導體層形成二極電晶體；前述第工及 罘2一單晶半導體層表面，自前述半導體基板表面起的表 面向度係實質上相.同；且前述M〇s電晶體之閘極以下 的半導體層厚，係與前述特定第2單晶半導體層的 實質上相同者。 予 14.如申請專利範圍第丨〇項之半導體裝置，其中於前述^ 區域I第1單晶半導體層形成M〇s電晶體；於前 ，區域之第2單晶半導體層形成二極電晶體；前述乐2 第2^單晶半導體層表面，自前述半導體基板表面 ^ 面高度係實質上相同；且前述M〇s電晶體之間“ 的半導體層厚，係與前述特定第2單晶半 : 實質上相同者。 曰^ %厚 15·如申請專利範圍第} }項之半導體裝置，其中於前灰一 區域之第1單晶半導體層形成M()s電 义第1 日日，於則迷第2 -36- ‘纸張尺—㈣财iiii^7CNS)A4祕⑽χ 297公爱） (請先閱讀背面之注意事:填寫本頁) 裝 J^T· -¾. 申凊專利範圍 ^域。之第2單晶半導體層形成二極電晶體；前述 弟匕早印半導體層表面’自前述半導體基板表面 及 面高度係實質上相同；且前述M〇s電晶體之開極以表 導體層厚，係與前述特定第2單 ： 實質上相同者❹ W軏厚 如申請專利範圍第} 2項之半導體裝置，其中於前述* 區域之^單晶半導體層形成M〇s電晶體；於前述^ 5域^第2單晶半導體層形成二極電晶冑；前述第^2 第2單晶半導體層表面，自前述半導體基板表面起的= 面高度係實質上相同；且前述M〇s電晶體之閘極以下 的半導體層厚，係、與前述特；^第2單晶半導體層的 實質上相同者。 予 17· —種半導體裝置之製造方法，其特徵在於具備以乎 驟： V 形成半導體基板之步驟，其係將埋入絕緣膜、單晶半 導體層、及第1絕緣膜予以依序層積配置者； 將前述第1絕緣膜及前述單晶半導體層予以蝕刻，將 前述單晶半導體層與前述第1絕緣膜之層積體，複數形 成於前述埋入絕緣膜上之步驟； 以被覆前述複數之層積體之方式，於前述半導體基板 上，形成第2絕緣膜之步驟； 以使前述第2絕緣膜自前述半導體基板起的表面高度 成爲與前述第1絕緣膜實質上相同之方式，使其平坦化 形成元件分離區域之步驟； 37 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I Μ —Ί ^ Γ.------- (請先閱讀背面之注意事填寫本頁) 訂： 經濟部智慧財產局員工消費合作社印製
    〕 經濟部智慧財產局員工消費合作社印製 知構成至少一則述層積體之第i絕緣膜予以蝕刻除 去，=使其下之前述單晶半導體層表面露出之步驟；及 於則迷露出的單晶半導體層±，將單晶半導體僅堆積 至特定的厚度之步驟。 /、 18· —種半導體裝置之製造方法，其特徵在於具備以 形成半導體基板之步驟，其係將埋人絕緣膜、單晶半 導體=件、及第1絕緣膜予以依序層積配置者； 二知則述第1纟巴緣膜及前述單晶半導體層予以蝕刻，將 ⑴述半導體層與前述第丨絕緣膜之層積體，複數形 成於如述埋入絕緣膜上之步驟； 以被覆前述複數之層積體之方式，於前述半導體基板 上’形成第2絕緣膜之步驟； 以使2述第2絕緣膜自前述半導體基板起的表面高度 成爲與前述第i絕緣膜實質上相同之方式，使其平坦= 形成元件分離區域之步驟； 、將前述層積體内至少一個予以蝕刻除去，除此之外， 並知此被除去的層積體下的部分的埋入絕緣膜予以蝕刻 除去，使前述半導體基板表面露出之步驟； 將構成至少一個前述被除去的層積體以外的層積體， 之第1絕緣膜予以蚀刻除去，使其下之前述單晶半導體 層表面露出之步驟；及 口口於前述露出之單晶半導體層上堆積單晶半導體，使此 單晶半導體爲厚膜者，除此之外，並於前述露出之 (請先閒讀背面之注意事 1再填寫本頁) -裝 訂： -38- 478157 A8 B8 , C8 - D8 、申請專利範圍 半導體基板表面上形成膜厚比前述埋入絕緣膜上之前述 單晶半導體層厚的單晶半導體層之步驟。 19· 一種半導體裝置之製造方法，其特徵在於具備以下步 驟： 形成半導體基板之步驟，其係於半導體基板上將埋入 絕緣膜、單晶半導體層、及第1絕緣膜予以依序層積配 置者； 將削述第1絕緣膜及前述單晶半導體層予以蚀刻，將 七述單晶半導體層與前述第1絕緣膜之層積體，複數形 成於前述埋入絕緣膜上之步驟； 以被覆前述複數之層積體之方式，於前述半導體基板 上，形成第2絕緣膜之步驟； 以使前述第2絕緣膜自前述半導體基板起的表面高度 成爲與釗述第1絕緣膜實質上相同之方式，使其平坦化 形成元件分離區域之步驟； 將至少一前述層積體之第1絕緣膜予以蝕刻除去，以 使其下之前述單晶半導體層表面露出之步驟； 於前述露出的單晶半導體層上，形成M0S電晶體之 驟； 經濟部智慧財產局員工消費合作社印剩衣 將前述至少1個前述層積體以外之層積體之第丨絕緣膜 予以蝕刻除去，使其下之前述單晶半導體層表面露出之 步驟； 汗於形成前述M0S電晶體之單晶半導體層上及前述表面 露出之單晶半導體層上，將單晶半導體僅堆積至特定的 -39-
    478157 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 、申請專利範圍 厚度之步驟；及 於如述表面露出之單晶半導體層，形成二極電晶體之 步驟。 20. —種半導體裝置之製造方法，其特徵在於具備以下步 驟： 形成半導體基板之步驟，其係將埋入絕緣膜、單晶半 導體元件及第1絕緣應依序層積配置者； 將前述第1絕緣膜及前述單晶半導體層予以蝕刻，將 則述單晶半導體層與前述第1絕緣膜所成之層積體的複 數區域’形成於前述埋入絕緣膜上之步驟； 以被覆前述複數之層積體之方式，於前述半導體基板 上’形成第2絕緣膜之步驟； ，以使前述第2絕緣膜自前述半導體基板起的表面高度 成為與前述第i絕緣膜實質上相同之方式，使其平坦化 形成元件分離區域之步驟； 將前述層積體内之至少一個予以蝕刻除去，除此以 外，並將此被除去之層積體下的部分的埋入絕緣膜予以 蝕刻除去，使前述半導體基板表面露出之步驟； 於前述露出之半導體基板上，與其表面相連接堆積單 晶半導體層之步驟； 將構成至少一個，前述被除去的層積體以外的層積 體，之第1絕緣膜予以姓刻除去，使其下之前述單晶^ 導體層表面露出之步驟； 於的述露出之單晶半導奸展 # 平日日干爷把層，形成M0S電晶體之步 _ _40_ 本紙張尺度iSffl中關家標“)錢格(2i〇^i7¥iT
    478157 A8 B8 C8 D8 申請專利範圍 驟； 於前述形成Μ 0 S電晶體之單晶半導體層上，堆積單晶 半導體，除此之外，並於前述表面露出的半導體基板上 所形成之單晶半導體層，堆積單晶半導體，使形成前述 MOS電晶體之單晶半導體層之自前述半導體基板起的 表面高度，與前述表面.露出的半導體基板上所形成之單 晶半導體層之自前述半導體基板起的表面高度，實質上 相同之步驟；及 於單晶半導體層形成二極電晶體之步驟，該單晶半導 體層係堆積前述單晶半導體，形成於表面露出的半導體 基板上者。 請 先 閱 讀 背 之 注 意 事 項 再 填 本 頁 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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