KR100400254B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체 아이솔레이션 형성 기법 중 반도체 기판에 적당한 깊이의 트렌치를 형성하고 이 트렌치의 내부에 절연막을 충전시키는 셀로우 트렌치 아이솔레이션과 딥 트렌치 아이솔레이션 형성 시, 각각 별도의 식각공정 없이 1회의 식각공정으로 동일기판의 일직선 상에 형성함으로써, 반도체 아이솔레이션 형성공정 단계를 최소화하여 단순화 할 수 있을 뿐만 아니라, 플라즈마에 의한 손상을 최소화하도록 하는 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.

Description

반도체 소자의 제조방법{Method for forming the semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 반도체 아이솔레이션 형성 기법 중 반도체 기판에 적당한 깊이의 트렌치를 형성하고 이 트렌치의 내부에 절연막을 충전시키는 셀로우 트렌치 아이솔레이션과 딥 트렌치 아이솔레이션 형성 시, 각각 별도의 식각공정 없이 1회의 식각공정으로 동일기판의 일직선 상에 형성하는 반도체소자의 제조방법에 관한 것이다.

반도체소자의 집적도가 증가함에 따라서 디자인 룰이 감소하며, 이에 따라서 반도체소자와 반도체소자를 분리하는 소자분리막의 사이즈도 같은 스케일만큼 축소되어 기존의 LOCOS, SEPOX, PSL, PBL 등과 같은 소자분리 방법은 거의 한계상황에 이르게 되었다.

이러한 문제점에 대한 해결책으로서, 보다 강화된 아이솔레이션 기술인 딥 트렌치 아이솔레이션(Deep Trench Isolation : 이하 DTI 라함)이 필요하게 되었다.

최근 반도체소자와 반도체소자를 분리하기 위해 셀로우 트렌치 아이솔레이션 (Shallow Trench Isolation : STI)과 DTI를 공동으로 사용하여 소자분리막을 형성하고 있다.

도 1a 내지 도 1c는 종래 반도체소자의 소자분리막 형성방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

도 1a에 도시된 바와 같이, 소정의 하부구조를 가지고 있는 반도체기판(10)상에 STI가 형성되도록 제1감광막(20)을 도포한 후, 이를 마스크로 이용하여 제1식각공정을 진행함으로써 상기 반도체기판 내에 STI(30)가 형성된다.

이어서, 도 1b에 도시된 바와 같이, 상기 제1감광막을 제거한 후, 제1감광막이 제거된 결과물 상에 DTI가 형성되도록 제2감광막(40)을 도포한다.

그리고, 상기 제2감광막(40)을 마스크로 제1식각공정 보다 더 깊게 제2식각공정을 진행하여 식각함으로써 DTI(50)가 형성된다.

도 1c에 도시된 바와 같이, 상기 제2감광막을 제거하면 반도체기판 상에 STI와 DTI가 형성된다.

그러나, 상기 제2식각공정 시, 상기 반도체기판 내에 미리 형성된 STI의 프로파일과 제2감광막의 패턴이 일치하지 않을 경우에 STI와 DTI가 "A"와 같이 서로 엇갈려 일직선 상에 형성할 수 없는 문제점이 있었다.

또한, 상기 제1식각공정과 제2식각공정 시, 발생된 플라즈마에 의해 STI와 DTI 내부가 손상되는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 반도체 아이솔레이션 형성 기법 중 반도체 기판에 적당한 깊이의 트렌치를 형성하고 이 트렌치의 내부에 절연막을 충전시키는 셀로우 트렌치 아이솔레이션과 딥 트렌치 아이솔레이션 형성 시, 각각 별도의 식각공정 없이 1회의 식각공정으로 동일기판의 일직선 상에 형성함으로써, 반도체 아이솔레이션 형성공정 단계를 최소화하여 단순화 할 수 있을 뿐만 아니라, 플라즈마에 의한 손상을 최소화하도록 하는 것이 목적이다.

도 1a 내지 도 1c 는 종래 반도체소자의 소자분리막 형성방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 제조방법을 순차적으로 나타낸 단면도이다.

-- 도면의 주요부분에 대한 부호의 설명 --

100 : 반도체기판 110 : 패드산화막

120 : 나이트라이드막 130 : 제1감광막 패턴

140 : 제1 딥 트렌치 아이솔레이션

145 : 제2 딥 트렌치 아이솔레이션

150 : 제2감광막 패턴 160 : 베리어막

170 : 성장실리콘

180 : 셀로우 트렌치 아이솔레이션

상기 목적을 달성하기 위하여, 본 발명은 패드산화막 및 나이트라이드막이 순차적으로 형성된 반도체기판 상의 소정 영역에 형성된 제1감광막 패턴을 마스크로 해서 식각공정을 진행하여 반도체기판 내에 제1, 제2 딥 트렌치 아이솔레이션을 형성하는 단계와, 상기 제1감광막 패턴을 제거하고, 결과물 상의 제1 딥 트렌치 아이솔레이션이 형성된 영역에 제2감광막 패턴을 형성한 후, 질화처리공정을 진행하여 제2 딥 트렌치 아이솔레이션 내벽에 베리어막을 형성하는 단계와, 상기 제2감광막 패턴을 제거한 후, 제 2감광막에 의해 가려져 있던 제 1 딥 트렌치 아이솔레이션 영역 내부의 실리콘을 실리콘 에피텍셜 성장공정을 진행하여 성장시켜 셀로우 트렌치 아이솔레이션을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 제조방법을 제공한다.

본 발명은 상기 질화처리 시, 딥 트렌치 아이솔레이션 형성 식각공정을 진행한 챔버 내에서 저전력과 저압력 상태로 하여 처리하여 산화계 또는 질화계의 베리어막을 형성한 후, 퍼니스의 온도를 500~1100℃ 범위로 유지하여 딥 트렌치 아이솔레션 내부의 실리콘을 성장시켜 셀로우 트렌치 아이솔레이션을 형성하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 제조방법을 순차적으로 나타낸 단면도이다.

도 2a에 도시된 바와 같이, 반도체기판(100) 상에 패드산화막(110) 및 나이트라이드막(120)을 순차적으로 적층한 후, 나이트라이드막(120) 상의 소정 영역에 딥 트렌치 아이솔레이션 형성영역이 형성되도록 제1감광막 패턴(130)을 형성한다.

그리고, 상기 제1감광막 패턴을 마스크로 해서 식각공정을 진행하여 반도체기판 내에 제1, 제2딥 트렌치 아이솔레이션(Deep Trench Isolation : DTI)(140, 145)을 형성한다.

이어서, 도 2b에 도시된 바와 같이, 상기 제1감광막 패턴을 제거하고, 제1감광막 패턴이 제거된 결과물의 나이트라이드막(120) 상의 미리 형성된 제1, 제2 딥 트렌치 아이솔레이션(140, 145) 중 제1 딥 트렌치 아이솔레이션(140) 영역에 제2감광막 패턴(150)을 형성하여, 제1 딥 트렌치 아이솔레이션(140) 영역만 제2감광막 패턴(150)으로 가린다.

그리고, 상기 제1, 제2 딥 트렌치 아이솔레이션(140, 145) 형성 식각공정을 진행한 챔버 내에서 제2감광막 패턴(150)으로 셀로우 트렌치 아이솔레이션이 형성될 영역만 가린 결과물을 50W ~ 300W 정도의 RF 파워와 0.1m ~ 10m Torr 정도의 압력 상태로 질소가스를 공급하여 질화처리 공정을 진행한다.

이때, 상기 질화처리 공정으로 인하여 제2감광막 패턴(150)으로 가려지지 않은 제2 딥 트렌치 아이솔레이션(145) 영역 표면에 질소가스가 스며들어 제2 딥 트렌치 아이솔레이션(145) 영역 내벽에 베리어막(160)이 형성되며, 상기 베리어막 (160)은 산화계 또는 질화계의 막으로 형성된다.

그리고, 도 2c에 도시된 바와 같이, 상기 제2감광막 패턴(미도시함)을 제거한 후, 제2감광막 패턴이 제거된 결과물을 500~1100℃ 범위의 퍼니스에서 실리콘 에피텍셜 성장공정인 이에스엘(Elevated Si Layer : ESL)을 진행하여 상기 제2감광막 패턴으로 가려져 있던 제1 딥 트렌치 아이솔레이션(140) 영역 내부의 실리콘을 사용 용도에 맞는 높이만큼 성장시킴으로써, 제1 딥 트렌치 아이솔레이션(미도시함) 내부에 성장실리콘층(170)이 형성되어 미리 형성된 제2 딥 트렌치 아이솔레이션(140)과 일직선 상에 셀로우 트렌치 아이솔레이션(180)을 형성한다.

따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 제조방법을 이용하게 되면, 반도체 아이솔레이션 형성 기법 중 반도체기판에 적당한 깊이의 트렌치를 형성하고 이 트렌치의 내부에 절연막을 충전시키는 셀로우 트렌치 아이솔레이션과 딥 트렌치 아이솔레이션 형성 시, 각각 별도의 식각공정 없이 1회의 식각공정으로 상기 셀로우 및 딥 트렌치 아이솔레이션을 동일기판의 일직선 상에 형성함으로써, 반도체 아이솔레이션 형성공정 단계를 최소화하여 단순화 할 수 있을 뿐만 아니라, 플라즈마에 의한 손상이 감소하는 효과가 있다.

또한, 상기 딥 트렌치 아이솔레이션 영역의 질화처리의 정도를 조절하여 필드와 엑티브의 면적 역시 조절할 수 있을 뿐 아니라, 실리콘 에피텍셜 성장공정인 이에스엘 공정의 진행을 제어하여서도 필드와 엑티브의 면적을 제어 할 수 있으므로 각 소자의 특성에 용이한 액티브 영역과 필드 영역을 확보 할 수 있는 효과가 있다.

Claims (4)

1. 패드산화막 및 나이트라이드막이 순차적으로 형성된 반도체기판 상의 소정 영역에 형성된 제1감광막 패턴을 마스크로 해서 식각공정을 진행하여 반도체기판 내에 제1, 제2 딥 트렌치 아이솔레이션을 형성하는 단계와;

   상기 제1감광막 패턴을 제거하고, 결과물 상의 제1 딥 트렌치 아이솔레이션이 형성된 영역에 제2감광막 패턴을 형성한 후, 질화처리공정을 진행하여 제2 딥 트렌치 아이솔레이션 내벽에 베리어막을 형성하는 단계와;

   상기 제2감광막 패턴을 제거한 후, 제 2감광막에 의해 가려져 있던 제 1 딥 트렌치 아이솔레이션 영역 내부의 실리콘을 실리콘 에피텍셜 성장공정을 진행하여 성장시켜 셀로우 트렌치 아이솔레이션을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
2. 제 1항에 있어서, 상기 베리어막은 산화계 또는 질화계의 막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1항에 있어서, 상기 질화처리 시, 50W ~ 300W 정도의 RF 파워와 0.1m ~ 10m Torr 정도의 압력 상태로 하여 처리하는 것을 특징으로 하는 반도체소자의 제조방법.
4. 제 1항에 있어서, 상기 실리콘 에피텍셜 성장공정 시, 퍼니스는 500~1100℃ 범위로 유지하여 실리콘을 성장시키는 것을 특징으로 하는 반도체소자의 제조방법.