TWI229371B - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor device Download PDFInfo
- Publication number
- TWI229371B TWI229371B TW091135849A TW91135849A TWI229371B TW I229371 B TWI229371 B TW I229371B TW 091135849 A TW091135849 A TW 091135849A TW 91135849 A TW91135849 A TW 91135849A TW I229371 B TWI229371 B TW I229371B
- Authority
- TW
- Taiwan
- Prior art keywords
- photosensitive film
- film
- deep trench
- trench isolation
- semiconductor device
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Description
1229371 五、發明說明(1) 發明所屬之技術領域: 本發明係有關於製造半導體裝置之方法,若較詳細敘 述則係有關於一種製造半導體裝置之方法,於半導體隔離 (isolation )形成方法中,於半導體基板上形成適當深 度之溝渠(trench ),於此溝渠之内部使得絕緣膜充電之 淺溝渠隔離與深溝渠隔離之形成時,無其他蝕刻製程,而 藉由一次之#刻製程一直線形成於同一基板上。 先前技術: 隨著半導體裝置之集積度的增加亦有減少設計規則之 傾向。隨此’分離半導體裝置與半導體裝置之裝置分離膜 之尺寸亦以相同之比例縮小,然現存之L〇c〇s ( L〇cai
Oxidation of Silicon) 、SEP0X 、PSL 與PBL· 等之裝置分 離方法會大體達到臨界狀態。 為了解決此問題,為較強化之隔離技術之深溝渠隔離 (deep trench isolation ;以下稱為「DTi」)便有其必 要。 近來,為了分離半導體裝置與半導體裝置,合併使用 淺溝渠隔離(shallow trench isolation ;以下稱為 「SDI」)及DTI而形成裝置分離膜。 苐la至第lc圖係依序顯示習知之半導體裝置之裝置分 離膜之形成方法之剖面圖。 首先,如第la圖所示,於具有既定之下部構造之半導 體基板1 0上,塗佈第一感光膜2 〇後,為了形成複數個 ST I s 3 0而形成既定形狀之圖案,在得到具有既定形狀之第
1229371 ____ 五、發明說明(2) 一感光膜2 0後,以此作為遮罩,姓刻上述半導體基板1 q至 第一既定之深度,而形成複數個s τ I 3 〇於上述半導體基板 1 0内。 接著,如第lb圖所示,在除去具有跣定形狀之第一感 光膜20後,為了形成DTI於除去了上述第,感光膜20之結 果物上,而塗佈形成有既定圖案之第二感光膜40。 然後,利用形成有上述圖案之第二感光膜4 0作為遮 罩,進行較第一蝕刻製程更深之第二時製程蝕刻製程,而 形成DT I 5 0於結果物上之既定區域。 接著’如第lc圖所示,除去上述第二感光膜4〇而形成 STI30及DTI50於半導體基板1〇上。 但是’於上述第二蝕刻製程時,若第二感光膜4〇之圖 案與上述半導體基板1〇内所預先形成之STI 3〇之輪廓不相 同日守’STI30與DTI50會如「A」般的相互交叉而無法在一 直線上形成之問題產生。 此上由於在第一餘刻製程及第二I虫刻製程時所發生 之電漿’而會有損傷ST 130及DT 150之内部之問題。 發明内容: 發明所欲解決的課題·· 為了解決如此之問題點之本發明之目的係為提供 製造半導體裝置之方法,於半導體隔離(is〇lati〇n)形 成方法中,於半導體基板上形成適當深度之溝竿(忖 於此溝渠之内部使得絕緣膜充電之淺溝渠隔離與深溝 渠隔離之形成時,無其他蝕刻製程,而藉由一次之蝕刻掣
;不僅可以使得半導體隔離形 可以使得由於電漿之損傷最小 =日月之製造半導體裝置之方 構造之半導體基板;依序形 “氮化物膜及第一感光膜於上 光膜圖案化成具有既定形' 由以上述第-感光膜圖案。 虱化物膜及上述半導體基板= (trench isolation 除 第二光膜圖案於形成有結^物 後,進行氮化處理製程而形成 =壁;、及除去上述第二感光膜 程’成長被第二感光膜所覆蓋 部矽,而形成淺深溝渠隔離: 由氧化膜所形成。 由氮化膜所形成。 以使用50W〜3 0 0W之RF電力與〇· 製程中’電熱爐溫度較佳地係 式詳細說明本發明之較佳之實 1229371 五、發明說明(3) 程一直線形成於同一基板上 成製程最小化且單純化,亦; 化。 用以解決課題的手段: 為了達成上述之目的, 法包括:準備具有既定之下 成墊氧化膜(pad ox i de )、 述半導體基板上;將第一感 而形成第一感光膜圖案;藉 遮罩來蝕刻上述墊氧化膜、 形成弟一及第二深溝渠隔離 上述第一感光膜圖案再形成 上之第一深溝渠隔離之區域 阻障膜於第二深溝渠隔離之 圖案後,進行矽磊晶成長製 之第一深溝渠隔離區域之内 在此,上述阻障膜可以 此外,上述阻障膜可以 再者,上述氮化處理可 lm〜lOmTorr之壓力進行〇 再者,上述矽磊晶成長 維持為5 0 0〜1 1 0 0 °C而成長矽 實施方式: 以下,參照所附之之圖 ΙΗΙ 5142-5375-PF(Nl).ptd 第7頁 1229371 五、發明說明(4) 施型態之製造半導體裝置之方法。 第2a至第2c圖係依序顯示本發明之製造半導體裝置之 方法之剖面圖。 首先,如第2a圖所示,依序沉積墊氧化膜丨丨〇及氮化 膜120於半導體基板丨00上之後,為了形成深溝渠隔離形成 區域於上述氮化膜1 2 0上之既定區域而形成既定形狀之第 一感光膜,而形成第一感光膜圖案13〇。 然後,利用上述第一感光膜圖案1 30作為护置纟隹粁鈕 刻製程,而形成第一及第二深溝渠隔離(DT=。進二 於半導體基板内。 接著,如第2b圖所示,去除第一感光膜圖案後,於除 去了第一感光膜圖案之結果物之氮化膜12〇上形成了第二 感光膜後’為了具有第二既定形狀而進行圖案形成,而形 成具有第二既定形狀之第二感光膜圖案15〇。在此,上述 第一感光膜圖案150,於預先所形成之第一及第二深溝渠 隔離1 4 0、1 4 5中,僅殘存覆蓋於上述第一深溝渠隔離丨4 〇 之區域,而使得上述第二深溝渠隔離丨45之區域開放。 然後,於進行為了形成上述第一及第二深溝渠隔離 140、145之#刻製程之反應室内,將僅覆蓋以第二感光膜 圖案1 5 0而形成之淺溝渠隔離之區域之結果物在5 〇 w〜3 〇 〇 w 之RF電力及0· lm〜lOmTorr之壓力下供給氮氣而進行氮化處 理。 此時,透過上述氮化處理製程氮元素將進入沒有第二 感光膜圖案150所覆蓋之第二深溝渠隔離145區域之表面,
5142-5375-PF(Nl).ptd 第8頁 1229371 五、發明說明(5) 而形成阻障膜1 6 0於第二深溝渠隔離丨4 5區域之内壁。此 時,上述阻障膜1 6 0係由氧化膜或氮化膜所形成。 接著,如第2c圖所示,除去上述第二感光膜圖案(未 顯示)後’對除去了第二感光膜圖案之結果物以5 〇 〇〜丨丨〇 〇 t:之電熱爐進行矽磊晶成長製程之ESL (e;levateci Sl layer) ’藉由使知以上述弟二感光膜圖案所覆蓋之第一 深溝渠隔離140區域内部之矽成長至適合既定用途之高 度,而形成成長矽層1 7 0於第一深溝渠隔離(未顯示)之 内部,一直線形成淺溝渠隔離1 8 〇於與先前所形成之第二 深溝渠隔離1 4 5相同之基板上。 發明效果: 如上所述,若如本發明之製造半導體裝置之方法,於 半導體隔離形成方法中,於半導體基板上形成適當深度之 溝渠,於此溝渠之内部使得絕緣膜充電之淺溝渠隔離與深 溝渠隔離之形成時’無其他I虫刻製程,而藉由一次之|虫刻 製程一直線形成於同一基板上,不僅可以使得半導體隔離 形成製程最小化且單純化,亦可以使得由於電漿之損傷最 小化。 此外’由於不僅調節了上述深溝渠隔離區域之氮化處 理之程度也可以調節了圖場(f i e i d )及反應之面積,更 控制了石夕蠢晶成長製程之ESL製程也控制了圖場及反應之 面積,而可以確保對於各裝置之特性容易反應之區域及圖 場區域。
5142-5375-PF(Nl).ptd 第9頁 1229371 圖式簡單說明 第1 a至第1 c圖係依序顯示習知之製造半導體裝置之方 法之剖面圖;及 第2a至第2c圖係依序顯示本發明之製造半導體裝置之 方法之剖面圖。 符號說明: 1 0〜半導體基板; 20〜第一感光膜; ^ 30〜STI ; 40〜第二感光膜;
50〜DTI ; 1 0 0〜半導體基板; 110〜墊氧化膜(pad oxide); 1 2 0〜氮化物膜; 130〜第一感光膜圖案; 140〜第一深渠溝隔離(trench isolation); 1 4 5〜第二深渠溝隔離; 150〜第二感光膜圖案; 1 6 0〜阻障膜;
1 7 0〜成長石夕; 1 8 0〜淺溝渠隔離。
5142-5375-PF(Nl).ptd 第10頁
Claims (1)
1229371
ι —種製造半導體裝置之方法,包括下列步驟: 準備具有既定之下部構造之半導體基板; 依序形成墊氧化膜、氮化物膜及第一感光膜於上 基板上; 光膜:ί了感光膜圖案化成具有既定形狀,而形成第-感 藉,以上述第一感光膜圖案作為遮罩來蝕刻上述墊 渠隔離氮化物膜及上述半導體基板而形成第一及第二深溝
除去上述第一感光膜圖 有結果物上之第一深溝渠隔 程而形成阻障膜於第二深溝 除去上述第二感光膜圖 成長被第二感光膜所覆蓋之 石夕,而形成淺深溝渠隔離。 案再形成第二光膜圖案於形成 離之區域後,進行氮化處理製 渠隔離之内壁;及 案後,進行石夕蠢晶成長製程, 第一深溝渠隔離區域之内部 2·如申請專利範圍第丨項所述之製造半導體裝置 法,其中,上述阻障膜係由氧化膜所形成。 、3.如申請專利範圍第1項所述之製造半導體裝置 法其中,述阻障膜係由氣化膜所形成。
、4.如申明專利範圍第1項所述之製造半導體裝置之 法,其中,上述氮化處理時,在5〇w 3〇〇w之以電力 0.1m〜lOmTorr之壓力下進行。 ” 、5 ·如申明專利範圍第1項所述之製造半導體裝置之方 法其中上述矽磊晶成長製程中,電熱爐溫度係維持為
5142-5375-PF(Nl).ptd 第11頁 1229371 六、申請專利範圍 5 0 0〜1 1 0 0 °C的範圍來成長矽。 5142-5375-PF(Nl).ptd 第12頁
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0080861A KR100400254B1 (ko) | 2001-12-18 | 2001-12-18 | 반도체 소자의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200410307A TW200410307A (en) | 2004-06-16 |
TWI229371B true TWI229371B (en) | 2005-03-11 |
Family
ID=19717199
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW091135849A TWI229371B (en) | 2001-12-18 | 2002-12-11 | Method for manufacturing semiconductor device |
Country Status (4)
Country | Link |
---|---|
US (1) | US6680238B2 (zh) |
JP (1) | JP4509471B2 (zh) |
KR (1) | KR100400254B1 (zh) |
TW (1) | TWI229371B (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6858542B2 (en) * | 2003-01-17 | 2005-02-22 | Freescale Semiconductor, Inc. | Semiconductor fabrication method for making small features |
US7968418B1 (en) | 2007-04-10 | 2011-06-28 | National Semiconductor Corporation | Apparatus and method for isolating integrated circuit components using deep trench isolation and shallow trench isolation |
US7829428B1 (en) | 2008-08-26 | 2010-11-09 | National Semiconductor Corporation | Method for eliminating a mask layer during thin film resistor manufacturing |
CN102412179B (zh) * | 2010-09-21 | 2013-07-17 | 中国科学院上海微系统与信息技术研究所 | 双浅沟道隔离的外延二极管阵列的制备方法 |
US20150206789A1 (en) * | 2014-01-17 | 2015-07-23 | Nanya Technology Corporation | Method of modifying polysilicon layer through nitrogen incorporation for isolation structure |
CN111785631B (zh) * | 2019-04-03 | 2023-10-24 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其形成方法 |
CN111052380B (zh) * | 2019-11-28 | 2021-01-29 | 长江存储科技有限责任公司 | 局部字线驱动器件、存储器件及其制造方法 |
CN117174650B (zh) * | 2023-11-02 | 2024-03-01 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制作方法 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4745081A (en) * | 1985-10-31 | 1988-05-17 | International Business Machines Corporation | Method of trench filling |
US5298450A (en) * | 1987-12-10 | 1994-03-29 | Texas Instruments Incorporated | Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits |
JPH03218049A (ja) * | 1990-01-23 | 1991-09-25 | Sony Corp | 半導体装置の製造方法 |
US5130268A (en) * | 1991-04-05 | 1992-07-14 | Sgs-Thomson Microelectronics, Inc. | Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby |
JPH0513566A (ja) * | 1991-07-01 | 1993-01-22 | Toshiba Corp | 半導体装置の製造方法 |
KR950005273B1 (ko) * | 1992-07-31 | 1995-05-22 | 삼성전자주식회사 | 반도체장치의 제조방법 |
US5536675A (en) * | 1993-12-30 | 1996-07-16 | Intel Corporation | Isolation structure formation for semiconductor circuit fabrication |
KR100190000B1 (ko) * | 1995-12-28 | 1999-06-01 | 윤종용 | 딥 트렌치와 샐로우 트렌치 조합형 소자분리 구조 및 그 제조방법 |
JPH10199968A (ja) * | 1997-01-10 | 1998-07-31 | Sony Corp | 半導体装置及び半導体装置の素子間分離溝の形成方法 |
TW322619B (en) * | 1997-04-15 | 1997-12-11 | Winbond Electronics Corp | The method for forming trench isolation |
JP3050166B2 (ja) | 1997-05-30 | 2000-06-12 | 日本電気株式会社 | 半導体装置の製造方法 |
JPH1197519A (ja) | 1997-09-17 | 1999-04-09 | Sony Corp | 半導体装置の製造方法 |
JPH11251423A (ja) * | 1997-12-29 | 1999-09-17 | Lg Semicon Co Ltd | 半導体素子の隔離方法 |
JPH11260906A (ja) * | 1998-03-13 | 1999-09-24 | Nec Corp | 半導体装置及びその製造方法 |
US6020230A (en) | 1998-04-22 | 2000-02-01 | Texas Instruments-Acer Incorporated | Process to fabricate planarized deep-shallow trench isolation having upper and lower portions with oxidized semiconductor trench fill in the upper portion and semiconductor trench fill in the lower portion |
KR100297734B1 (ko) * | 1999-07-07 | 2001-11-01 | 윤종용 | 반도체 집적회로의 트렌치 소자분리 방법 |
JP4202563B2 (ja) * | 1999-11-18 | 2008-12-24 | 株式会社東芝 | 半導体装置 |
KR100382728B1 (ko) * | 2000-12-09 | 2003-05-09 | 삼성전자주식회사 | 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법 |
KR100378190B1 (ko) * | 2000-12-28 | 2003-03-29 | 삼성전자주식회사 | 서로 다른 두께의 측벽 산화막을 갖는 트랜치아이솔레이션 형성방법 |
US6518146B1 (en) * | 2002-01-09 | 2003-02-11 | Motorola, Inc. | Semiconductor device structure and method for forming |
-
2001
- 2001-12-18 KR KR10-2001-0080861A patent/KR100400254B1/ko not_active IP Right Cessation
-
2002
- 2002-12-11 TW TW091135849A patent/TWI229371B/zh not_active IP Right Cessation
- 2002-12-17 US US10/321,919 patent/US6680238B2/en not_active Expired - Fee Related
- 2002-12-18 JP JP2002366824A patent/JP4509471B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20030050431A (ko) | 2003-06-25 |
KR100400254B1 (ko) | 2003-10-01 |
US20030113978A1 (en) | 2003-06-19 |
JP4509471B2 (ja) | 2010-07-21 |
JP2003209164A (ja) | 2003-07-25 |
TW200410307A (en) | 2004-06-16 |
US6680238B2 (en) | 2004-01-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5989978A (en) | Shallow trench isolation of MOSFETS with reduced corner parasitic currents | |
TWI285954B (en) | Semiconductor device and method for manufacturing the same | |
TW406350B (en) | Method for manufacturing the shallow trench isolation area | |
JPH11204633A (ja) | トレンチ隔離の形成方法 | |
TWI229371B (en) | Method for manufacturing semiconductor device | |
JPH0338857A (ja) | 半導体装置および半導体分離構造を製造する方法 | |
TWI253692B (en) | STI liner for SOI structure | |
US7067387B2 (en) | Method of manufacturing dielectric isolated silicon structure | |
US6362070B1 (en) | Process for manufacturing a SOI wafer with buried oxide regions without cusps | |
CN107464741A (zh) | 一种半导体器件及其制造方法、电子装置 | |
TW578254B (en) | Method of eliminating leakage current of shallow trench isolation | |
JPH03218049A (ja) | 半導体装置の製造方法 | |
KR100419872B1 (ko) | 반도체소자 격리방법 | |
KR100510994B1 (ko) | 복합 반도체소자의 소자분리막 형성방법 | |
TW459339B (en) | Shallow trench isolation process for preventing the corner form exposing | |
KR100236057B1 (ko) | 에스오아이(soi) 웨이퍼 제조방법 | |
KR100745056B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
KR100209211B1 (ko) | 반도체 소자 제조방법 | |
KR100508865B1 (ko) | 반도체 소자의 트렌치 제조 방법 | |
TW565904B (en) | Method for forming a shallow trench isolation structure | |
TW462110B (en) | Method to fabricate trench isolation | |
KR100545180B1 (ko) | 반도체 소자의 소자 분리막 및 그의 제조 방법 | |
JPS58169935A (ja) | 半導体装置の製造方法 | |
JPH0258848A (ja) | 半導体装置の製造方法 | |
JPH0191433A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |