KR100209211B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조방법에 있어서, 소정 깊이의 반도체 기판을 식각하여 트렌치 구조를 형성하는 단계; 전체구조 상부에 O3TEOS막을 형성하는 단계; 후속 소자분리막 패턴 형성을 위한 식각공정시 원하지 않는 부위의 상기 O3TEOS막이 식각되는 것을 방지하기 위하여 열처리하는 단계; 및 에치백 공정에 의해 상기 O3TEOS막을 식각하여 평탄화하는 단계를 포함해서 이루어진 반도체 소자 제조방법에 관한 것으로, 소자분리용 산화막을 일련의 메카니즘을 통한 열처리에 의해 LOCOS 공정이나, PBLOCOS 공정의 열산화 공정에 의해 형성된 열산화막과 전기적, 물리적 특성이 비슷한 막으로 형성하여, 후속 패턴 형성을 위한 식각 공정시 발생하기 쉬운 디싱(Dishing)을 제거하여 평탄화함으로써, 소자의 수율을 향상시킬 수 있다.

Description

[발명의 명칭]
반도체 소자 제조방법
[발명와 상세한 설명]
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 트렌치 구조를 갖는 소자분리막 형성시 소자분리용 산화막의 특성을 향상시키기 위한 반도체 소자 제조방법에 관한 것이다.
일반적으로, 소자 분리막은 집적소자를 구성하는 개별소자를 전기적 및 구조적으로 서로 분리시켜, 각 소자가 인접한 소자의 간섭을 받지 않고 독자적으로 주어진 기능을 수행할 수 있도록 한다.
종래에는 상기와 같은 소자간 구조적, 전기적 절연을 위한 소자분리막을 LOCOS(LOCal Oxidation of Silicon) 공정이나, PBLOCOS(Polysilicon Bu(leered LOCal Oxidation of Silicon) 공정에 의해 형성하였는데, 이러한 공정에 의해 소자분리막인 필드 산화막을 형성하게 될 경우 필드 산화막 형성을 위한 열산화 공정의 온도가 보통 900이상이므로 필드 산화막 형성시 소자분리 영역 이외의 활성영역상에 형성된 산화방지막인 질화막의 측벽이 치켜 올라가면서 활성영역이 좁아지는 버즈 비크(Bird's Beak) 현상이 발생하여 소자의 고집적화를 실현하는데 한계를 가져왔다.
따라서, 상기와 같은 버즈 비크 현상에 의한 활성영역의 감소를 제거하기 위하여 소정깊이의 반도체 기판을 식각하여 트렌치 구조를 형성한 후, 상기 트렌치된 반도체 기판상에 열산화 공정이 아닌 CVD 방식에 의해 O3TEOS막을 증착하여 트렌치된 부분을 채운 다음, 후속 패턴 형성을 위한 리쏘그라피 공정시 상기 CVD 방식에 의해 증착된 O3TEOS막의 식각율이 너무 빠르고, 각 위치별로 식각율이 각각 달라 원하지 않는 부위의 O3TEOS막이 제거되는 디싱(Dishing) 현상이 발생하여 평탄화를 이룰 수 없게 되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 소자분리용 산화막의 디싱(Dishing) 현상에 의한 소자의 페일을 제거하는 반도체 소자 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자 제조방법에 있어서, 소정 깊이의 반도체 기판을 식각하여 트렌치 구조를 형성하는 단계; 전체구조 상부에 O3TEOS막을 형성하는 단계; 후속 소자분리막 패턴 형성을 위한 식각공정시 원하지 않는 부위의 상기 O3TEOS막이 식각되는 것을 방지하기 위하여 열처리하는 단계; 및 에치백 공정에 의해 상기 O3TEOS막을 식각하여 평탄화하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도표를 참조하여 본 발명을 상세하게 설명한다.
먼저, 실리콘 기판상의 활성영역에 식각장벽막으로 패드 산화막 및 질화막을 차례로 적층하고, 상기 패드 산화막 및 상기 질화막을 식각장벽으로 소정 깊이의 실리콘 기판을 식각하여 트렌치 구조를 형성하고, 상기 패드 산화막 및 상기 질화막을 제거한 다음, 챔버내에 1.3의 TEOS가스, 25의 N2가스 및 7.5slm의 O2가스를 주입하여 13000의 두께의 O3TEOS막을 증착하였다.
이어서, 아래 표 1와 같이 상기 O3TEOS막이 형성된 웨이퍼를 800정도의 온도범위에서 챔버내에 장입(Pull)하고, 약 10분간 N2가스 및 LO2(LOW Oxygen) 가스분위기에서 챔버내의 분위기를 안정화(Recovery)한 다음, N2가스 및 LO2가스분위기에서 약 20분 동안 챔버내에 900내지 1200정도로 열을 가하여 램프-업(Ramp-UP) 시킨다.
이때, 램프-업시키는 챔버내의 온도는 후속 불산(HF)을 이용한 화학적 기계적 연마(Chemical Mechanical Polishing)방식에 의해 식각되어지는 식각율을 결정하기 요인이 된다.
계속해서, N2가스 및 LO2가스분위기에서 약 10분간 공정 온도를 안정화(Stabilization)시키고, 20내지 30의 N2가스분위기에서 약 30분 내지 60분 동안 어닐링을 실시한 다음, N2가스분위기에서 약 30분간 웨이퍼 장입시 온도인 800로 챔버내의 온도를 램프-다운(Ramp-Down)시킨 후, 챔버내 에서 웨이퍼를 꺼내어 냉각시킨다.
상기와 같은 일련의 메커니즘에 따라 열처리하여 LOCOS 공정이나, PBLOCOS 공정의 열산화 공정에 의해 형성된 열산화막과 전기적, 물리적 특성이 비슷한 막으로 형성한 다음, 50 : 1 HF 용액, 10 : 1 HF 용액 또는 9 : 1 BOE 용액을 이용한 화학적, 기계적 연마 방식에 의해 패턴을 디파인할 때, 공정 온도에 따라서 약 1.2/sec 내지 0.8/sec 정도의 식각율을 얻을 수 있다.
상기와 같이 이루어지는 본 발명은 소자분리용 산화막을 일련의 메커니즘을 통한 열처리에 의해 LOCOS 공정이나, PBLOCOS 공정의 열산화 공정에 의해 형성된 열산화막과 전기적, 물리적 특성이 비슷한 막으로 형성하여, 후속 패턴 형성을 위한 식각 공정시 발생하기 쉬운 디싱(Dishing)을 제거하여 평탄화함으로써, 소자의 수율을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (7)

  1. 반도체 소자 제조방법에 있어서, 소정 깊이의 반도체 기판을 식각하여 트렌치 구조를 형성하는 단계; 전체구조 상부에 O3TEOS막을 형성하는 단계; 후속 소자분리막 패턴 형성을 위한 식각공정시 원하지 않는 부위의 상기 O3TEOS막이 식각되는 것을 방지하기 위하여 열처리하는 단계; 및 에치백 공정에 의해 상기 O3TEOS막을 식각하여 평탄화하는 단계를 포함해서 이루어진 반도체 소자 제조방법.
  2. 제1항에 있어서, 상기 열처리는 900내지 1200의 온도범위에서 진행하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제2항에 있어서, 상기 열처리는 20내지 30의 N2가스분위기에서 진행하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제3항에 있어서, 상기 열처리는 30분 내지 60분 동안 진행하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제1항에 있어서, 상기 평탄화를 위한 에치백 공정은 50 : 1 의 불산(HF) 용액을 사용하여 진행하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제1항에 있어서, 상기 O3TEOS막의 1.3의 TEOS 가스, 25의 N2가스 및 7.5의 O3가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제6항에 있어서, 상기 O3TEOS막은 13000의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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