KR100297734B1 - 반도체 집적회로의 트렌치 소자분리 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000002955 isolation Methods 0.000 title claims abstract description 22
- 239000000463 material Substances 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 125000006850 spacer group Chemical group 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims description 16
- 239000012212 insulator Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 238000007517 polishing process Methods 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 239000003963 antioxidant agent Substances 0.000 claims description 4
- 230000003078 antioxidant effect Effects 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 230000003064 anti-oxidating effect Effects 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 반도체 집적회로의 트렌치 소자분리 방법을 개시한다. 이 방법은 반도체기판 상에 제1 개구부 및 제1 개구부보다 넓은 제2 개구부를 한정하는 마스크 패턴을 형성한다. 제1 개구부를 충진하는 제1 스페이서 및 제2 개구부를 한정하는 마스크 패턴의 측벽 상에 제2 스페이서를 형성한다. 제2 스페이서에 의해 노출된 반도체기판 상에 반도체기판과 대략 동일한 식각률을 갖는 희생물질막 패턴을 형성한다. 제1 및 제2 스페이서를 선택적으로 제거하여 제1 및 제2 스페이서 아래의 반도체기판을 노출시킨다. 노출된 반도체기판 및 희생물질막 패턴을 동시에 식각하여 노출된 반도체기판 내에 깊은 트렌치 영역을 형성함과 동시에 희생물질막 패턴 아래의 반도체기판 내에 얕은 트렌치 영역을 형성한다. 깊은 트렌치 영역 및 얕은 트렌치 영역을 채우는 소자분리막을 형성한다.
Description
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 트렌치 소자분리 방법에 관한 것이다.
반도체 집적회로의 대표적인 소자분리 방법으로 로코스(LOCOS; local oxidation of silicon) 공정이 널리 사용되어 왔다. 그러나, 로코스 공정은 버즈비크(bird's beak)를 야기시키므로 고집적 반도체 집적회로의 소자분리 기술로는 적합하지 않다. 따라서, 최근에 트렌치 소자분리 기술이 고집적 반도체 집적회로에 널리 사용되고 있다.
트렌치 소자분리 기술은 반도체기판의 소정영역을 선택적으로 식각하여 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역이 형성된 결과물 전면에 트렌치 영역을 채우는 절연체막을 형성하는 단계와, 상기 절연체막을 화학기계적 연마 공정으로 평탄화시키어 트렌치 영역 내부에 소자분리막을 형성하는 단계로 이루어진다. 이때, 좁은 트렌치 영역은 절연체막으로 완전히 채워진다. 그러나, 넓은 트렌치 영역 내부에는 디슁(dishing) 현상에 기인하여 얇은 소자분리막이 잔존한다. 따라서, 소자분리막이 형성된 반도체기판의 표면 평탄도가 저하되는 문제점이 있다. 이러한 문제점을 해결하기 위하여 많은 해결책들(solutions)이 제안된 바 있다.
미국특허 제5,372,968호는 넓은 트렌치 영역에서의 평탄도를 향상시키기 위한 방법을 개시한다.
상기 미국특허 제5,372,968호는 얕은 트렌치 영역 및 깊은 트렌치 영역을 형성하는 2회의 트렌치 형성 공정이 요구됨은 물론, SOG(spin-on-glass)막을 에치백하는 공정 및 에치백된 SOG막을 제거하는 공정이 요구된다. 따라서, 공정이 복잡하여 우수한 재현성을 얻기가 어렵다.
본 발명이 이루고자 하는 기술적 과제는 간단한 공정으로 넓은 트렌치 영역의 평탄도를 개선시킬 수 있는 트렌치 소자분리 방법을 제공하는 데 있다.
도 1 내지 도 6은 본 발명에 따른 트렌치 소자분리방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체기판 상에 제1 개구부 및 상기 제1 개구부보다 넓은 제2 개구부를 한정하는 마스크 패턴을 형성하는 단계와, 상기 제1 개구부를 충진하는 제1 스페이서 및 상기 제2 개구부를 한정하는 마스크 패턴의 측벽 상에 제2 스페이서를 형성하는 단계와, 상기 제2 스페이서에 의해 노출된 반도체기판 상에 상기 반도체기판과 대략 동일한 식각률을 갖는 희생물질막 패턴(sacrificial material layer pattern)을 형성하는 단계와, 상기 제1 및 제2 스페이서를 선택적으로 제거하여 상기 제1 및 제2 스페이서 아래의 반도체기판을 노출시키는 단계와, 상기 노출된 반도체기판 및 상기 희생물질막 패턴을 동시에 식각하여 상기 노출된 반도체기판 내에 깊은 트렌치 영역을 형성함과 동시에 상기 희생물질막 패턴 아래의 반도체기판 내에 얕은 트렌치 영역을 형성하는 단계와, 상기 깊은 트렌치 영역 및 상기 얕은 트렌치 영역을 채우는 소자분리막을 형성하는 단계를 포함한다.
상기 마스크 패턴은 반도체기판 상에 패드산화막 및 패드질화막을 차례로 적층하고, 상기 패드질화막 및 패드산화막을 패터닝하여 형성하는 것이 바람직하다.
상기 제1 및 제2 스페이서들은 마스크 패턴이 형성된 반도체기판 전면에 스페이서 물질막을 형성하고, 상기 스페이서 물질막을 이방성 식각하여 형성하는 것이 바람직하다. 이때, 상기 스페이서 물질막은 마스크 패턴 및 반도체기판에 대하여 식각 선택비를 갖고 단차도포성이 우수한 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 반도체기판이 실리콘기판이고 상기 마스크 패턴이 실리콘질화막으로 형성되는 경우에, 상기 스페이서 물질막은 CVD(chemical vapor deposition) 실리콘산화막으로 형성하는 것이 바람직하다. 또한, 상기 스페이서 물질막의 두께는 적어도 제1 개구부의 폭의 1/2보다 두껍게 형성하여야 한다. 이는, 제1 개구부의 바닥 전체가 제1 스페이서에 의해 완전히 덮여져야 하기 때문이다.
상기 희생물질막 패턴은 제1 및 제2 스페이서들이 형성된 반도체기판 전면에 반도체기판과 대략 동일한 식각률을 갖는 희생물질막을 형성하고, 상기 마스크 패턴이 노출될 때까지 희생물질막을 평탄화시키어 형성한다. 이때, 상기 반도체기판이 실리콘기판인 경우에 희생물질막은 폴리실리콘막, 비정질 실리콘막 또는 실리콘 옥시나이트라이드막으로 형성하는 것이 바람직하다. 또한, 상기 희생물질막은 마스크 패턴보다 두껍게 형성하는 것이 바람직하고, 상기 희생물질막을 평탄화시키는 공정은 화학기계적 연마 공정으로 실시하는 것이 바람직하다.
상기 제1 및 제2 스페이서들을 선택적으로 제거하는 공정은 습식 식각공정을 사용하여 실시하는 것이 바람직하다.
상기 얕은 트렌치 영역 및 깊은 트렌치 영역은 반도체기판 및 이와 대략 동일한 식각률을 갖는 희생물질막 패턴을 동시에 식각하여 형성한다. 따라서, 제1 개구부에 깊은 트렌치 영역이 형성되고, 제2 개구부에 얕은 트렌치 영역 및 얕은 트렌치 영역을 둘러싸는 깊은 트렌치 영역이 동시에 형성된다. 결과적으로, 1회의 식각공정을 사용하여 제2 개구부에 중심부분의 표면이 가장자리에 비하여 높은 단차진 트렌치 영역(stepped trench region)을 형성할 수 있다. 이때, 상기 희생물질막 패턴은 단차진 트렌치 영역을 형성하는 동안에 완전히 제거된다. 따라서, 희생물질막 패턴을 제거하기 위한 별도의 공정이 요구되지 않는다.
본 발명에 따르면, 제2 개구부에 중심부분의 표면이 가장자리에 비하여 높은 단차진 트렌치 영역을 1회의 식각공정으로 형성할 수 있음은 물론, 희생물질막 패턴을 제거하기 위한 별도의 공정의 요구되지 않는다. 따라서, 보다 더 간단한 공정으로 제2 개구부에 형성되는 소자분리막의 평탄도를 개선시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 각 도면에 있어서, 참조부호 a 및 b로 표시한 부분은 각각 고밀도 영역 및 저밀도 영역을 나타낸다.
도 1을 참조하면, 반도체기판(1), 즉 실리콘기판 상에 패드산화막 및 패드질화막을 차례로 형성한다. 상기 패드질화막 및 패드산화막을 패터닝하여 고밀도 영역(a) 및 저밀도 영역(b)에 각각 제1 개구부(first opening; NO) 및 제1 개구부보다 넓은 제2 개구부(second opening; WO)를 한정하는 마스크 패턴(6)을 형성한다. 상기 마스크 패턴(6)은 차례로 적층된 패드산화막 패턴(3) 및 패드질화막 패턴(5)으로 구성된다.
도 2를 참조하면, 상기 마스크 패턴(6)이 형성된 결과물 전면에 스페이서 물질막을 형성한다. 상기 스페이서 물질막은 반도체기판(1) 및 마스크 패턴(6)에 대하여 식각 선택비를 갖는 물질막, 예컨대 실리콘산화막으로 형성하는 것이 바람직하다. 또한, 상기 스페이서 물질막은 단차도포성이 우수한 실리콘산화막, 예컨대 CVD 산화막으로 형성하는 것이 바람직하다. 이때, 상기 스페이서 물질막의 두께는 적어도 제1 개구부(NO)의 폭의 1/2보다 두꺼워야 한다. 상기 스페이서 물질막을 이방성 식각하여 마스크 패턴(6)의 측벽에 스페이서들(7a, 7b)을 형성한다. 이때, 제1 개구부(NO)에 형성되는 제1 스페이서(7a)는 제1 개구부(NO)의 바닥 전체를 덮는다. 그러나, 제2 개구부(WO)에 형성되는 제2 스페이서(7b)는 제2 개구부(WO)의 바닥의 가장자리만을 덮는다. 따라서, 제2 개구부(WO)의 바닥의 중심부분은 노출된다. 상기 제1 및 제2 스페이서들(7a, 7b)이 형성된 결과물 전면에 희생물질막(9)을 형성한다. 상기 희생물질막(9)은 반도체기판(1)과 대략 동일한 식각률을 갖는 물질막, 예컨대 폴리실리콘막, 비정질 실리콘막 또는 실리콘 옥시나이트라이드막으로 형성하는 것이 바람직하다. 또한, 상기 희생물질막(9)은 마스크 패턴(6)보다 두꺼운 두께로 형성하는 것이 바람직하다.
도 3을 참조하면, 상기 마스크 패턴(6)의 상부면 및 제1 및 제2 스페이서들(7a, 7b)의 상부가 노출될 때까지 희생물질막(9)을 화학기계적 연마(CMP; chemical mechanical polishing) 공정으로 평탄화시키어 제2 스페이서들(7b) 사이에 희생물질막 패턴(9b)을 형성한다. 이때, 도 3에 도시된 바와 같이 제1 개구부(NO)에 형성된 제1 스페이서(7a) 상에 희생물질막 잔여물(sacrificial material layer residue; 9a)이 잔존할 수도 있다. 여기서, 상기 희생물질막(9)의 두께가 마스크 패턴(6)보다 얇으면, 제2 개구부(WO)에 형성되는 희생물질막 패턴(9b)의 중심부의 두께가 얇아지는 디슁(dishing) 현상이 발생할 수 있다. 따라서, 균일한 두께의 희생물질막 패턴(9b)을 형성하기 위해서는 희생물질막(9)이 적어도 마스크 패턴(9)보다 두꺼운 것이 바람직하다.
도 4를 참조하면, 상기 제1 및 제2 스페이서들(7a, 7b)을 선택적으로 제거하여 그 아래의 반도체기판(1)을 노출시킨다. 제1 및 제2 스페이서들(7a, 7b)을 선택적으로 제거하는 방법으로는 습식 식각공정을 이용하는 것이 바람직하다. 이는, 제1 개구부(NO)에 잔존하는 희생물질막 잔여물(9a)을 리프트 오프(lift off)시키어 제거하기가 용이하기 때문이다. 상기 노출된 반도체기판(1) 및 희생물질막 패턴(9b)을 1회의 식각공정으로 소정의 깊이로 식각하여 제1 개구부(NO) 및 제2 개구부(WO)에 트렌치 영역을 형성한다. 이때, 제1 개구부(NO), 즉 고밀도 영역(a)에는 깊은 트렌치 영역(DT)이 형성되고, 제2 개구부(WO), 즉 저밀도 영역(b)에는 깊은 트렌치 영역(DT) 및 얕은 트렌치 영역(ST)이 함께 형성된다. 좀 더 구체적으로 설명하면, 저밀도 영역(b)에 중심부분의 바닥이 가장자리의 바닥보다 높은 단차진 트렌치 영역(stepped trench region)이 형성된다. 이와 같이 반도체기판(1) 및 희생물질막 패턴(9b)을 동시에 식각하여 제2 개구부(WO)에 단차진 트렌치 영역을 형성하면, 희생물질막 패턴(9b)은 트렌치 영역을 형성하는 동안 완전히 제거된다. 따라서, 희생물질막 패턴(9b)을 제거하기 위한 별도의 공정이 요구되지 않는다.
도 5를 참조하면, 상기 깊은 트렌치 영역(DT) 및 얕은 트렌치 영역(ST)이 형성된 결과물을 열산화시키어 각 트렌치 영역(DT, ST)의 측벽 및 바닥에 열산화막(11)을 형성한다. 상기 열산화 공정을 실시하는 이유는 트렌치 영역을 형성하기 위한 식각공정시 반도체기판(1)에 가해진 식각손상(etch damage)을 치유(cure)하기 위함이다. 계속해서, 상기 열산화막(11)이 형성된 결과물 전면에 산화방지막(13), 예컨대 실리콘질화막을 형성한다. 상기 산화방지막(13)은 후속 열공정시 트렌치 영역의 측벽 및 바닥이 추가로 산화되는 현상을 방지하기 위한 목적으로 형성한다. 따라서, 집적도가 낮은 반도체 집적회로를 제조하는 경우에는 산화방지막(13)을 형성하는 공정을 생략할 수도 있다. 상기 산화방지막(13)이 형성된 결과물 전면에 깊은 트렌치 영역(DT) 및 얕은 트렌치 영역(ST)을 모두 채우는 절연체막(15), 예컨대 단차도포성이 우수한 CVD 산화막을 형성한다. 이와 같이 형성된 절연체막(15)의 표면 단차(S)는 제2 개구부(WO)에 형성된 얕은 트렌치 영역(ST)에 기인하여 현저히 낮아진다.
도 6을 참조하면, 상기 마스크 패턴(6)이 노출될 때까지 절연체막(15)을 화학기계적 연마 공정으로 평탄화시키어 트렌치 영역 내에 절연체막 패턴 및 산화방지막 라이너(liner; 13a, 13b)를 형성한다. 이때, 저밀도 영역(b)에서 상기 절연체막(15)의 단차(S)가 낮으므로 화학기계적 연마 공정에 의한 디슁 현상을 현저히 개선시킬 수 있다. 따라서, 제2 개구부(WO)의 중심부 상에 일정 두께 이상의 절연체막 패턴이 잔존한다. 이어서, 상기 마스크 패턴(6)을 제거하여 트렌치 영역들 사이의 활성영역을 노출시킨다. 이때, 상기 절연체막 패턴이 변형된 소자분리막들(15a, 15b)이 형성된다. 이와 같이 형성된 소자분리막들(15a, 15b), 특히 저밀도 영역(b)에 형성된 소자분리막(15b)은 도 6에 도시된 바와 같이 우수한 평탄도를 보인다.
본 발명은 상기한 실시예에 한정되지 않고, 당 업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 제2 개구부와 같이 넓은 개구부에 얕은 트렌치 영역 및 깊은 트렌치 영역을 1회의 식각공정으로 동시에 형성할 수 있음은 물론, 얕은 트렌치 영역의 형성에 영향을 주는 희생물질막 패턴이 트렌치 영역을 형성하는 동안 완전히 제거된다. 따라서, 넓은 개구부에 단차진 트렌치 영역을 형성하는 공정을 단순화시킬 수 있으므로, 소자분리막의 평탄도를 개선시키기 위한 공정의 재현성 및 생산성을 향상시킬 수 있다.
Claims (12)
- 반도체기판 상에 제1 개구부 및 상기 제1 개구부보다 넓은 제2 개구부를 한정하는 마스크 패턴을 형성하는 단계;상기 제1 개구부를 충진하는 제1 스페이서 및 상기 제2 개구부를 한정하는 마스크 패턴의 측벽 상에 제2 스페이서를 형성하는 단계;상기 제2 스페이서에 의해 노출된 반도체기판 상에 상기 반도체기판과 대략 동일한 식각률을 갖는 희생물질막 패턴을 형성하는 단계;상기 제1 및 제2 스페이서를 선택적으로 제거하여 상기 제1 및 제2 스페이서 아래의 반도체기판을 노출시키는 단계;상기 노출된 반도체기판 및 상기 희생물질막 패턴을 동시에 식각하여 상기 노출된 반도체기판 내에 깊은 트렌치 영역을 형성함과 동시에 상기 희생물질막 패턴 아래의 반도체기판 내에 얕은 트렌치 영역을 형성하는 단계; 및상기 깊은 트렌치 영역 및 상기 얕은 트렌치 영역을 채우는 소자분리막을 형성하는 단계를 포함하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 반도체기판은 실리콘기판인 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 마스크 패턴을 형성하는 단계는상기 반도체기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 및상기 패드질화막 및 상기 패드산화막을 연속적으로 패터닝하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 제1 스페이서 및 상기 제2 스페이서를 형성하는 단계는상기 마스크 패턴이 형성된 반도체기판 전면에 상기 마스크 패턴 및 상기 반도체기판에 대하여 식각 선택비를 갖는 스페이서 물질막을 형성하는 단계; 및상기 마스크 패턴의 상부면이 노출될 때까지 상기 스페이서 물질막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제4항에 있어서, 상기 스페이서 물질막은 실리콘산화막인 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 희생물질막 패턴을 형성하는 단계는상기 제1 및 제2 스페이서가 형성된 반도체기판 전면에 상기 반도체기판과 대략 동일한 식각률을 갖고 상기 마스크 패턴보다 두꺼운 희생물질막을 형성하는 단계; 및상기 마스크 패턴 및 상기 제1 및 제2 스페이서의 상부가 노출될 때까지 상기 희생물질막을 화학기계적 연마 공정으로 평탄화시키는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제6항에 있어서, 상기 희생물질막은 폴리실리콘막, 비정질실리콘막 또는 실리콘 옥시나이트라이드막인 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 제1 및 제2 스페이서는 습식 식각공정으로 제거하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 얕은 트렌치 영역 및 상기 깊은 트렌치 영역이 형성된 반도체기판을 열산화시키어 상기 얕은 트렌치 영역 및 상기 깊은 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제9항에 있어서, 상기 열산화막이 형성된 반도체기판 전면에 산화방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제10항에 있어서, 상기 산화방지막은 실리콘질화막인 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 소자분리막을 형성하는 단계는상기 얕은 트렌치 영역 및 상기 깊은 트렌치 영역이 형성된 반도체기판 전면에 상기 얕은 트렌치 영역 및 상기 깊은 트렌치 영역을 채우는 절연체막을 형성하는 단계;상기 마스크 패턴이 노출될 때까지 상기 절연체막을 화학기계적 연마 공정으로 평탄화시키어 상기 깊은 트렌치 영역 및 상기 얕은 트렌치 영역 내부를 채우는 절연체막 패턴을 형성하는 단계; 및상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990027249A KR100297734B1 (ko) | 1999-07-07 | 1999-07-07 | 반도체 집적회로의 트렌치 소자분리 방법 |
| JP2000207238A JP3701175B2 (ja) | 1999-07-07 | 2000-07-07 | 半導体集積回路のトレンチ分離方法 |
| US09/611,799 US6436611B1 (en) | 1999-07-07 | 2000-07-07 | Trench isolation method for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990027249A KR100297734B1 (ko) | 1999-07-07 | 1999-07-07 | 반도체 집적회로의 트렌치 소자분리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010009083A KR20010009083A (ko) | 2001-02-05 |
| KR100297734B1 true KR100297734B1 (ko) | 2001-11-01 |
Family
ID=19599927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990027249A KR100297734B1 (ko) | 1999-07-07 | 1999-07-07 | 반도체 집적회로의 트렌치 소자분리 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6436611B1 (ko) |
| JP (1) | JP3701175B2 (ko) |
| KR (1) | KR100297734B1 (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100608343B1 (ko) * | 2000-02-26 | 2006-08-09 | 주식회사 하이닉스반도체 | 반도체소자의 격리영역 형성방법 |
| KR100400254B1 (ko) * | 2001-12-18 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US6566228B1 (en) * | 2002-02-26 | 2003-05-20 | International Business Machines Corporation | Trench isolation processes using polysilicon-assisted fill |
| DE10338665A1 (de) * | 2003-08-22 | 2005-03-31 | Infineon Technologies Ag | Verfahren zur Herstellung von Isolationsbereichen von Halbleiterbauelementen |
| JP2006261220A (ja) * | 2005-03-15 | 2006-09-28 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US7229896B2 (en) * | 2005-08-03 | 2007-06-12 | United Microelectronics Corp. | STI process for eliminating silicon nitride liner induced defects |
| DE102006037045B4 (de) * | 2006-08-08 | 2011-05-05 | Infineon Technologies Austria Ag | Herstellungsverfahren zum Erzeugen einer Halbleitervorrichtung |
| US8178418B1 (en) * | 2011-04-25 | 2012-05-15 | Nanya Technology Corporation | Method for fabricating intra-device isolation structure |
| US9444040B2 (en) | 2013-03-13 | 2016-09-13 | Microchip Technology Incorporated | Sidewall type memory cell |
| US9362496B2 (en) | 2013-03-13 | 2016-06-07 | Microchip Technology Incorporated | Resistive memory cell with trench-shaped bottom electrode |
| US9318702B2 (en) | 2014-02-19 | 2016-04-19 | Microchip Technology Incorporated | Resistive memory cell having a reduced conductive path area |
| US9269606B2 (en) * | 2014-02-19 | 2016-02-23 | Microchip Technology Incorporated | Spacer enabled active isolation for an integrated circuit device |
| US9385313B2 (en) | 2014-02-19 | 2016-07-05 | Microchip Technology Incorporated | Resistive memory cell having a reduced conductive path area |
| US10003021B2 (en) | 2014-02-19 | 2018-06-19 | Microchip Technology Incorporated | Resistive memory cell with sloped bottom electrode |
| US9412942B2 (en) | 2014-02-19 | 2016-08-09 | Microchip Technology Incorporated | Resistive memory cell with bottom electrode having a sloped side wall |
| KR20170091589A (ko) | 2014-11-26 | 2017-08-09 | 마이크로칩 테크놀로지 인코포레이티드 | 감소된 전도성 경로 영역 / 강화된 전계를 위한 스페이서 영역을 갖는 저항성 메모리 셀 |
| TWI704647B (zh) * | 2015-10-22 | 2020-09-11 | 聯華電子股份有限公司 | 積體電路及其製程 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4090289A (en) * | 1976-08-18 | 1978-05-23 | International Business Machines Corporation | Method of fabrication for field effect transistors (FETs) having a common channel stopper and FET channel doping with the channel stopper doping self-aligned to the dielectric isolation between FETS |
| US5382541A (en) * | 1992-08-26 | 1995-01-17 | Harris Corporation | Method for forming recessed oxide isolation containing deep and shallow trenches |
| US5372968A (en) * | 1993-09-27 | 1994-12-13 | United Microelectronics Corporation | Planarized local oxidation by trench-around technology |
| JPH10144785A (ja) * | 1996-11-06 | 1998-05-29 | Samsung Electron Co Ltd | 半導体装置及びその素子分離方法 |
| US6103594A (en) * | 1999-09-09 | 2000-08-15 | Chartered Semiconductor Manufacturing Ltd. | Method to form shallow trench isolations |
-
1999
- 1999-07-07 KR KR1019990027249A patent/KR100297734B1/ko not_active IP Right Cessation
-
2000
- 2000-07-07 JP JP2000207238A patent/JP3701175B2/ja not_active Expired - Fee Related
- 2000-07-07 US US09/611,799 patent/US6436611B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001024054A (ja) | 2001-01-26 |
| KR20010009083A (ko) | 2001-02-05 |
| JP3701175B2 (ja) | 2005-09-28 |
| US6436611B1 (en) | 2002-08-20 |
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| A201 | Request for examination | ||
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