JP4664777B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関するもので、特にＳＯＩ（Silicon On Insulator）基板を用いた半導体記憶装置に関する。
シリコン基板の上に絶縁膜（埋め込み絶縁膜）を有し、その上のシリコン層を有するＳＯＩ基板は特許文献１や特許文献２などによって広く知られている。
このようなＳＯＩ基板を用い、埋め込み絶縁膜上のシリコン層に形成したMOSトランジスタのチャネル領域に相当する部分をフローティングボディとし、ここに電荷を蓄積するようにしたＦＢＣ（Floating Body Cell）メモリセルを有する半導体記憶装置が開発されている。
このような半導体記憶装置は、キャパシタを省略できることからメモリセルの面積を著しく低減させ、高集積化が可能になるとともに、これに伴って単位面積あたりの記憶容量の増大を図ることができる。
ＦＢＣにおいては、そのＳＯＩ膜厚に関し、十分に空乏化された完全空乏化（ＦＤ：Fully Depleted）状態であればあるほど、すなわちＳＯＩ膜厚が薄ければ薄いほど、メモリセルに蓄えた情報を検知する時の指標になる△Ｖｔｈを大きくすることができる。この△Ｖｔｈは、”０”データ保持時のＶｔｈと”１”データ保持時のＶｔｈの差を表す。
このＦＤ状態は、ＳＯＩ膜厚が薄いほど得やすいため、ＦＢＣセルのメモリセルの性能向上（△Ｖｔｈの増大）という観点からはＳＯＩ膜厚を極力薄くする必要がある。
また、埋め込み酸化膜であるＢＯＸ（Buried Oxide）膜に関しては、ボディーとメモリセル部の基板電極（以下、プレート電極と称する）とのカップリングを良好にするためには、薄いほど良い。したがって、埋め込み酸化膜およびその上のＳＯＩ膜のいずれも薄い方が好ましいことになる。
特開２００１−２９８１７１号公報 特開平５−２５７３５６号公報
しかしながら、ＳＯＩ基板において、例えばＢＯＸ膜厚を６０オングストローム以下で、かつＳＯＩ膜厚を３００オングストローム以下に設定してＳＯＩウェハを製造することは、ウェハ製造プロセスを高精度に制御しなければならず、ウェハ製造コストを増大させることから良好なＦＢＣを実現する上で大きな障害になる。
さらに、ＳＯＩ膜厚が薄い場合は、コンタクト形成の際にコンタクトとプレート電位間に電気的短絡を生じやすくなるばかりか、コンタクト抵抗も増大するという問題がある。ＳＯＩ膜厚は均一に薄く出来るものの、ＳＯＩ膜厚が２０ｎｍ程度に薄くなるとかえって△Ｖｔｈが減少してしまい、ＳＯＩ膜を薄くして装置を十分な空乏状態で使用して性能向上を図ろうとする意図が達成されないことになる。
また、ＢＯＸ膜厚が極端に薄くなると、拡散容量が増大してしまい、ＦＢＣの大きな利点であるロジック部とのプロセス共通化が困難となってしまう。
本発明は上述した問題を解決するためになされたもので、メモリ素子としての特性に優れ、かつ容易に製造することのできる半導体装置を提供することを目的とする。
本発明の一態様では、絶縁膜上に形成されたシリコン層の所定領域に形成されたトランジスタのチャネル領域と、
このチャネル領域の上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の外側に位置し、前記チャネル領域よりも膜厚の厚いシリコン層に形成されたソース・ドレイン領域とを備え、
前記ソース・ドレイン領域のうち、ドレイン領域は前記チャネル領域と前記ゲート電極下部に達するように形成され、前記ソース領域の先端部は前記ゲート電極の側面における前記シリコン層表面部に位置し、
前記トランジスタは前記チャネル領域をフローティングボディセルとして構成するメモリ素子であることを特徴とする半導体装置が提供される。
本発明の一態様では、絶縁膜上に形成されたシリコン層の所定領域に形成されたトランジスタのチャネル領域と、
このチャネル領域の上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の外側に位置し、前記チャネル領域と同じシリコン層厚さを有するドレイン領域および前記チャネル領域並びにこれらよりも膜厚の厚いソース領域とを備え、
前記ソース・ドレイン領域のうち、ドレイン領域は前記チャネル領域と前記ゲート電極下部に達するように形成され、前記ソース領域の先端部は前記ゲート電極の側面における前記シリコン層表面部に位置し、
前記トランジスタは前記チャネル領域をフローティングボディセルとして構成するメモリ素子であることを特徴とする半導体装置が提供される。
本発明によれば、トランジスタのチャネル部のＳＯＩ膜厚がソース・ドレイン拡散層部分のＳＯＩ膜厚よりも薄く形成されているので、良好なトランジスタ特性を有すると共に製造が容易な半導体装置を提供することができる。
このような半導体装置は特にＦＢＣメモリセルのメモリ素子に使用した場合には有効である。
以下、ＦＢＣメモリセルを有する半導体記憶装置を例にとって、図面を参照して本発明の実施の形態のいくつかを詳細に説明する。以下の図面は膜厚等を正確に表したものではなく、模式的に表したものである。
（１）実施例１
本発明の第１の実施の形態にかかる半導体装置を製造する第１の製造工程の一例を図１Ａから図１Ｌを参照して説明する。
まず、シリコン半導体基材１０１の上に、例えば膜厚が２５０オングストロームの埋め込み酸化膜（BOX膜）１０２およびその上に例えば膜厚が１５００オングストロームのシリコン膜（ＳＯＩ膜）１０３を有するＳＯＩ基板１００を準備する（図１Ａ）。
次に、ＳＯＩ基板１００上に酸化雰囲気中で加熱処理を行って、例えば２０オングストローム程度の熱酸化膜１０４を形成し、続いて例えば１７００オングストロームのＳｉＮ膜１０５を堆積し、さらに例えば３０００オングストロームのＢＳＧ(BoroSilicate Glass)膜１０６を堆積する（図１Ｂ）。
次に、所望のパターンの素子領域を形成するためのレジストパターンを形成する。すなわち、全面にフォトレジスト１０７を塗布し、フォトリソグラフィ法を用いてパターニングを行い、レジストパターンを形成する。このパターンはここでは後に形成されるトランジスタの素子分離予定領域に相当する部分が残存するような形状となっている（図１Ｃ）。
そして、このパターニングされたレジスト１０７をマスク材として用い、ＢＳＧ膜およびＳｉＮ膜をRIEなどの異方性エッチング法を用いてエッチング除去する。これにより素子分離チャネル予定領域のＳＯＩ膜１０３および熱酸化膜１０４が露出した状態となる（図１Ｄ）。
続いてＳＯＩ基板上に残存するレジスト膜１０７を除去した後、ＢＳＧ／ＳｉＮ膜１０５〜１０６をマスク材として用いてＳＯＩ膜１０３および熱酸化膜１０４を反応性イオンエッチング（RIE）法を用いてエッチングする。このエッチング深さは例えば１５００オングストロームとする。したがって、素子形成領域外のＳＯＩ膜は除去される。
このエッチング後にエッチングの際の反応生成物を洗浄して除去し、続いてＳｉＮ膜１０５上に存在するＢＳＧ膜１０６を例えばウェット系のエッチング法を用いて除去する（図１Ｅ）。
続いて、熱酸化を行って、露出しているＳＯＩ膜１０３の側面に熱酸化膜１０８を例えば４０オングストロームの厚さで形成する。この熱酸化膜の側方は、隣接セルの素子形成領域との間で溝（トレンチ）となっているため、この部分をTEOS膜１０９で埋め込む。続いてＳＯＩ上のＳｉＮ膜をストッパ膜として用いてCMP法（化学機械的研磨法）を用いて、不要な部分のTEOSを除去し平坦化を行うことにより、ＳＴＩ（shallow Trench Isolation：浅いトレンチ素子分離）を形成する。この時点でのＳｉＮ膜のウェハ上の残存膜は１５００オングストローム程度になる（図１Ｆ）。
次に、セル部分のみ露出させるレジストパターンを形成し、その後、プレート電極形成用のリンのイオン注入を行い、レジストを剥離する。そして、ＳＯＩウェハ上にＳｉＮ膜１１０を２００オングストローム堆積し、次いで、ＢＳＧ膜１１１を１０００オングストローム堆積する（図1（Ｇ））。次にゲート電極にあたる部分のＢＳＧ膜が露出するようなレジストパターン１１２を形成し、このレジスト１１２をマスク材として用いて、ＢＳＧ／ＳｉＮ１１１，１１０、ＳｉＮ膜１０５、熱酸化膜１０４をＳＯＩ基板１０３面までエッチングして凹部１１３を形成し、ＳＯＩ１０３の上面を露出させる（図1Ｇ）。
残存するレジスト１１２を除去した後、再び薄膜化予定のＳＯＩ部分が露出するようなパターンを形成し、露出したＳＯＩ膜１０３をＣＤＥ法を用いてエッチングしてより深い凹部１１４とし、ＳＯＩ膜１０３の膜厚を所望の膜厚、例えば４００オングストロームにする。
次いでＳＯＩ基板上のＳｉＮ膜１１０上に残存するＢＳＧ膜１１１をＶＰＣ（真空プラズマ）法を用いてエッチング除去し、必要ならばTrのVt調整用のイオン注入を行う（図1Ｈ）。
したがって、ゲート電極形成予定箇所では、当初の１５００オングストロームから４００オングストロームまで厚さが減じられている。
次に、このＳＯＩ１０３が露出した状態で熱酸化を行い、凹部１１４内の底部および側壁部に厚さ６０オングストロームの熱酸化膜１１５を形成し、続いて不純物がドープされていないアモルファスシリコンを全面に２０００オングストローム堆積して凹部１１４を埋め込み、ＣＭＰ法を用いて平坦化を行うダマシンプロセスによりゲート電極１１６を形成する。
次に、ＳＯＩ基板上に残存するＳｉＮ膜１０５をH3PO4などの薬液を用いて剥離し、ＳＯＩ基板１０３の表面とゲート電極１１６の表面に後酸化による酸化膜１１７を形成し、所望の拡散層を形成するためドーピングのためのイオン注入を行う。このイオン注入は、リン又はボロンを３×１０１３（以下、３Ｅ１３と表記する）/cm2のドーズ量、加速電圧10keVの条件で行われる（図１Ｉ）。
次にＳＯＩ基板全面にＴＥＯＳ／ＳｉＮ／ＴＥＯＳ（２００／２００／４００）オングストローム）の積層膜を堆積してスペーサ１１８をゲート電極１１６に隣接させて残存させるためのエッチングを行い、ＳＯＩ基板の上面とポリシリコン電極を露出させ、３Ｅ１５/cm2以上のドーズ量のリン又はボロンを加速電圧10keVで所望の領域にイオン注入し、RTA法などを用いて高温短時間で不純物の活性化を行う（図１Ｊ）。
活性化終了後、後酸化膜１１７を除去し、コバルト（Ｃｏ）をＳＯＩ基板全面に堆積し、熱処理を行ってシリコンと直接接触した部分をサリサイド膜１１９とする。シリコンが存在しない部分の余分なコバルトはエッチング除去される。
サリサイド膜形成後、ウェハ全面にＳｉＮを２００オングストローム堆積し、次いで不純物がドープされていないシリケートガラスであるNSG（Non-Doped Silicate Glass）膜１２０を６０００オングストローム堆積して、CMP法を用いて平坦化を行う（図１Ｋ）。
次いで、ソース・ドレイン領域およびゲート電極とのコンタクトを形成するためのレジストパターンを形成して、RIE法によりNSG膜１２０をＳｉＮ上面が露出するまでエッチングしてコンタクトホール１２１を形成し、残存するレジストを剥離する。次いでコンタクトホール１２１の底部に露出したＳｉＮ膜をRIE法によりエッチング除去し、ＳＯＩ／ゲートポリシリコン上面をコンタクトホール１２１内に露出させ、Ti/TiN/Wの３層積層膜をそれぞれ100／200／3000オングストロームの厚さで堆積して、コンタクト内部にのみTi/TiN/W積層膜１２２が残存するようにCMP法を用いてコンタクト部以外のTi/TiN/Wを除去する。次いで3000オングストローム程度のNSG膜１２３を堆積して、配線層パターンに相当する部分に溝１２４を形成し、これCuをめっき法を用いて堆積し、CMP法を用いて不要な部分のCuをエッチングしてSL電極１２５を形成する（図１Ｌ）。
その後、配線金属層形成とコンタクトをホールへ金属（Ｃｕ）充填を同時に行うデュアルダマシン法を用いて形成し、半導体装置が完成する。
この実施の形態にかかる半導体装置では、チャネル部のＳＯＩ膜厚が十分薄いため、ＦＤ状態とすることができ、△Ｖthを増大させることができる。これはこの半導体装置をＦＢＣセルを含む半導体記憶装置として用いたときに特に有利である。
また、この半導体装置の上述した製造工程によれば、厚いＳＯＩ基板を用いてＦＢＣのメモリセルを製造する際して、メモリセル部のゲート電極を、ゲート絶縁膜を形成する前にチャネル領域のＳＯＩ部の膜厚が所望の薄い膜厚になるまで減少させて溝を形成し、この溝にゲート電極材料を埋め込んでゲート電極を形成するダマシンプロセスを用いてゲート電極を形成しているため、安定して信頼性の高い薄いＳＯＩ膜を得ることができる。
また、ゲート電極下部のチャネル領域以外の領域ではＳＯＩ膜の膜厚は現状のＳＯＩウェハの製造技術を用いて容易に製造できる膜厚なので、ＳＯＩウェハの製造コストの増大を防止することができる。
さらに、チャネル領域以外の領域ではＳＯＩ膜厚が十分に厚いので、コンタクト形成の際にコンタクトとプレート電位間に電気的短絡が生じることを容易に防止できる。
図２Ａから図２Ｌは本発明の第２の実施の形態にかかる半導体装置を製造する第２の製造工程を説明する素子断面図である。
ここでは、第１の実施の形態と同様に、シリコン基板２０１上に膜厚２５０オングストロームのＢＯＸ膜２０２、膜厚１５００オングストロームのＳＯＩ膜２０３を有するＳＯＩ基板２００を用いる（図２Ａ）。
次に、ＳＯＩ基板２００上に酸化雰囲気中で加熱処理を行って、例えば２０オングストローム程度の熱酸化膜２０４を形成し、続いて例えば１７００オングストロームのＳｉＮ膜２０５を堆積し、さらに例えば３０００オングストロームのＢＳＧ(BoroSilicate Glass)膜２０６を堆積する（図２Ｂ）。
次に、所望のパターンの素子領域を形成するためのレジストパターンを形成する。すなわち、全面にフォトレジスト２０７を塗布し、フォトリソグラフィ法を用いてパターニングを行い、レジストパターンを形成する。このパターンはここでは後に形成されるトランジスタの素子分離予定領域に相当する部分が残存するような形状となっている（図２Ｃ）。
そして、このパターニングされたレジスト２０７をマスク材として用い、ＢＳＧ膜２０６およびＳｉＮ膜２０５をRIEなどの異方性エッチング法を用いてエッチング除去する。これにより素子分離チャネル予定領域のＳＯＩ膜２０３および熱酸化膜２０４が露出した状態となる（図２Ｄ）。
続いてＳＯＩ基板上に残存するレジスト膜２０７を除去した後、ＢＳＧ／ＳｉＮ膜２０５〜２０６をマスク材として用いてＳＯＩ膜２０３および熱酸化膜２０４を反応性イオンエッチング（RIE）法を用いてエッチングする。このエッチング深さは例えば１５００オングストロームとする。したがって、素子形成領域外のＳＯＩ膜２０３は除去される。
このエッチング後にエッチングの際の反応生成物を洗浄して除去し、続いてＳｉＮ膜２０５上に存在するＢＳＧ膜２０６を例えばウェット系のエッチング法を用いて除去する（図２Ｅ）。
続いて、熱酸化を行って、露出しているＳＯＩ膜２０３の側面に熱酸化膜２０８を例えば４０オングストロームの厚さで形成する。この熱酸化膜の側方は、隣接セルの素子形成領域との間で溝（トレンチ）となっているため、この部分をTEOS膜２０９で埋め込む。続いてＳＯＩ上のＳｉＮ膜をストッパ膜として用いてCMP法（化学機械的研磨法）を用いて、不要な部分のTEOS膜を除去し平坦化を行うことにより、ＳＴＩ（shallow Trench Isolation：浅いトレンチ素子分離）を形成する。この時点でのＳｉＮ膜のウェハ上の残存膜は１３００オングストローム程度になる（図２Ｆ）。
次に、セル部分のみ露出させるレジストパターンを形成し、その後、プレート電極形成用のリンのイオン注入を行い、レジストを剥離する。そして、ＳＯＩウェハ上にＳｉＮ膜２１０を２００オングストローム堆積する。
次にゲート電極とそれに隣接するスペーサに相当する部分のＢＳＧ膜が露出するようなレジストパターン２１１を形成し、このレジスト２１１をマスク材として用いて、ＳｉＮ膜２１０、２０５、熱酸化膜２０４をＳＯＩ基板面までエッチングして凹部２１３を形成し、ＳＯＩ２０３の上面を露出させる（図２Ｇ）。
残存するレジスト２１１を除去した後、再び薄膜化予定のＳＯＩ部分が露出するようなパターンを形成し、露出したＳＯＩ膜２０３をＣＤＥ法を用いて更にエッチングしてより深い凹孔部２１４とし、ＳＯＩ膜２０３の膜厚を所望の膜厚、例えば４００オングストロームにする（図２Ｈ）。したがって、ゲート電極形成予定箇所では、当初の１５００オングストロームから４００オングストロームまで厚さが減じられている（図２Ｈ）。
次に、このＳＯＩ膜が露出した状態で熱酸化を行い、凹部２１４内の底部および側壁部に厚さ６０オングストロームの熱酸化膜を形成し、続いて不純物がドープされていないアモルファスシリコンを全面に２０００オングストローム堆積して孔部２１４を埋め込み、ＣＭＰ法を用いて平坦化を行うダマシンプロセスを行い、さらに埋め込みにより形成された部分のソース・ドレイン側の部分およびＳＯＩ基板上に残存するＳｉＮ膜２０５をH3PO4などの薬液を用いて除去するとゲート電極２１５が得られる。熱酸化を行って露出表面に熱酸化膜２１６を形成した後、所望の拡散層を形成するためドーピングのためのイオン注入を行う。このイオン注入は、リン又はボロンを３Ｅ１３／cm2のドーズ量、加速電圧10keVの条件で行われる（図２Ｉ）。
次にＳＯＩ基板全面にＴＥＯＳ／ＳｉＮ／ＴＥＯＳ（２００／２００／４００）オングストローム）の積層膜を堆積してスペーサ２１８を凹部２１４内でゲート電極２１５に隣接させて残存させるためのエッチングを行い、ＳＯＩ基板２０３の表面の酸化膜２１６とポリシリコン電極２１５を露出させ、３Ｅ１５/ｃｍ２以上のドーズ量のリン又はボロンを加速電圧10keVで所望の領域にイオン注入し、RTA法などを用いて高温短時間で不純物の活性化を行う（図２Ｊ）。
活性化終了後、酸化膜２１６を除去し、コバルト（Ｃｏ）をＳＯＩ基板全面に堆積し、熱処理を行ってシリコンと直接接触した部分をサリサイド膜２１９とする。シリコンが存在しない部分の余分なコバルトはエッチング除去される。
サリサイド膜形成後、ウェハ全面にＳｉＮを２００オングストローム堆積し、次いで不純物がドープされていないシリケートガラスであるNSG（Non-Doped Silicate Glass）膜１２０を６０００オングストローム堆積して、CMP法を用いて平坦化を行う（図２Ｋ）。
次いで、ソース・ドレイン領域およびゲート電極とのコンタクトを形成するためのレジストパターンを形成して、RIE法によりNSG膜２２０をＳｉＮ上面が露出するまでエッチングしてコンタクトホール２２１を形成し、残存するレジストを剥離する。次いでコンタクトホール１２１の底部に露出したＳｉＮ膜をRIE法によりエッチング除去し、ＳＯＩ／ゲートポリシリコン上面をコンタクトホール２２１内に露出させ、Ti/TiN/Wの３層積層膜をそれぞれ100／200／3000オングストロームの厚さで堆積して、コンタクト内部にのみTi/TiN/W積層膜２２２が残存するようにCMP法を用いてコンタクト部以外のTi/TiN/Wを除去する。次いで3000オングストローム程度のNSG膜２２３を堆積して、配線層パターンに相当する部分に溝２２４を形成し、これCuをめっき法を用いて堆積し、CMP法を用いて不要な部分のCuをエッチングしてSL電極２２５を形成する。
その後、配線金属層形成とコンタクトをホールへ金属（Ｃｕ）充填を同時に行うデュアルダマシン法を用いて形成し、半導体装置が完成する。
この実施の形態にかかる半導体装置においても、チャネル部のＳＯＩ膜厚が十分薄いため、ＦＤ状態とすることができ、△Ｖthを増大させることができる。これはこの半導体装置をＦＢＣセルを含む半導体記憶装置として用いたときに特に有利である。
また、この実施の形態では、スペーサ部分も膜厚が減じられた凹部内で形成されているため、膜厚の薄い部分が広がり、確実なＦＤ状態を得ることができる。
なお、上述した二つの製造工程の例では、ゲート電極が形成される溝の寸法をリソグラフィで規定される寸法で行っているが、CDE工程の前にあらかじめBSG膜を堆積して側壁を残すエッチングをRIE法を用いて行い、SOIを薄膜化する部分をリソグラフィで規定される部分よりも小さくすることも可能である。
図３は本発明の第３の実施の形態にかかる半導体装置の構造を示す素子断面図である。
図１Ｌに示した第１の実施の形態における構造と比較して説明する。便宜上図３においては３００番台の参照番号を用い、１０位および一位の数字は図１Ｌのものと対応している。
図３の構成は第１の実施の形態とほとんど同じであるが、異なる点は、ＳＯＩ膜３０３中に形成されるドレイン領域（Ｄ）とソース領域（Ｓ）のプロファイルである。すなわち、図３においてはドレイン領域（Ｄ）は第１の実施の形態と全く同じプロファイルとなっており、チャネル部の薄いＳＯＩ膜と接するようになっているが、ソース領域（Ｓ）はゲート電極の側面のＳＯＩ膜表面に先端が位置し、しかも拡散深さはソース領域全体に浅くなっている。
このような構成を得るには、図１Ｊで説明した拡散層形成のためのイオン注入条件をドレイン領域とソース領域で変え、ソース領域ではドーズ量を３Ｅ１３/cm2、加速電圧を10keVとしていずれもドレイン領域よりも低減させるようにすればよい。
このような構成とすることにより、ドレインとボディ領域のカップリングよりもソース領域とボディ領域のカップリングを大きくすることができるため、ＳＯＩのチャネル領域での薄膜化を行った場合でもＶｔｈの劣化が生じにくくなり、メモリ性能は向上する。
図４は本発明の第４の実施の形態にかかる半導体装置の構造を示す素子断面図である。
図１Ｌに示した第１の実施の形態における構造と比較して説明する。便宜上図４においては４００番台の参照番号を用い、１０位および一位の数字は図１Ｌのものと対応している。
図４の構成も第１の実施の形態とほとんど同じであるが、異なる点は、ドレイン領域ＤをなすＳＯＩ膜厚がチャネル部分の膜厚と同じになっていることである。
このような構成は、第２の実施の形態で説明した製造プロセスを応用することによりえられる。すなわち、図２Ｇの工程で形成する開口部をチャネル部とドレイン領域全体に広げ、ＳＯＩ膜をチャネル部とドレイン領域全体で膜厚を減少させるようにすれば良い。
また、この実施の形態では図３に示した実施の形態と同様に、ドレイン領域（Ｄ）はゲート電極直下でチャネル部と接するようになっているが、ソース領域（Ｓ）はゲート電極の側面のＳＯＩ膜表面に先端が位置している。このようなプロファイルの相違は図３の構成について説明した手法を採用することにより得られる。
この第４の実施の形態にかかる半導体装置においても、ドレインとボディ領域のカップリングよりもソース領域とボディ領域のカップリングを大きくすることができるため、ＳＯＩのチャネル領域での薄膜化を行った場合でもＶｔｈの劣化が生じにくくなり、メモリ性能は向上する。
以上の各実施の形態にかかる半導体装置においては、ＢＯＸ酸化膜の厚さを維持したままで、チャネル部のSOI膜を十分に薄膜化していることにより、データ“０”を書き込むために完全空乏型動作、データ“１”を書き込むために部分空乏型動作を行うことが可能となり、ΔＶthを増大させることができる。これはこの半導体装置をＦＢＣセルを含む半導体記憶装置として用いたときに特に有利である。
また、ＦＢＣのソース側の接合容量を大きくできるため、この点でもΔＶthを増大させることができる。
本発明の第１の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第１の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第１の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第１の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第１の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第１の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第１の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第１の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第１の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第１の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第１の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第１の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の一工程を示す素子断面図である。 本発明の第３の実施の形態にかかる半導体装置の構成を示す素子断面図である。 本発明の第４実施の形態にかかる半導体装置の構成を示す素子断面図である。
符号の説明
１０１、２０１、３０１、４０１ シリコン半導体基材
１０２、２０２、３０２、４０２ 埋め込み酸化膜
１０３、２０３、３０３、４０３ シリコン膜
１０９、２０９、３０９、４０９ ＳＴＩ
１１６、２１６、３１６、４１６ ゲート電極
Ｓ ソース領域
Ｄ ドレイン領域

Claims (4)

  1. 絶縁膜上に形成されたシリコン層の所定領域に形成されたトランジスタのチャネル領域と、
    このチャネル領域の上にゲート絶縁膜を介して形成されたゲート電極と、
    前記チャネル領域の外側に位置し、前記チャネル領域よりも膜厚の厚いシリコン層に形成されたソース・ドレイン領域とを備え、
    前記ソース・ドレイン領域のうち、ドレイン領域は前記チャネル領域と前記ゲート電極下部に達するように形成され、前記ソース領域の先端部は前記ゲート電極の側面における前記シリコン層表面部に位置し、
    前記トランジスタは前記チャネル領域をフローティングボディセルとして構成するメモリ素子であることを特徴とする半導体装置。
  2. 前記チャネル領域における前記シリコン層の膜厚が400オングストローム以下であることを特徴とする請求項１に記載の半導体装置。
  3. 絶縁膜上に形成されたシリコン層の所定領域に形成されたトランジスタのチャネル領域と、
    このチャネル領域の上にゲート絶縁膜を介して形成されたゲート電極と、
    前記チャネル領域の外側に位置し、前記チャネル領域と同じシリコン層厚さを有するドレイン領域および前記チャネル領域並びにこれらよりも膜厚の厚いソース領域とを備え、
    前記ソース・ドレイン領域のうち、ドレイン領域は前記チャネル領域と前記ゲート電極下部に達するように形成され、前記ソース領域の先端部は前記ゲート電極の側面における前記シリコン層表面部に位置し、
    前記トランジスタは前記チャネル領域をフローティングボディセルとして構成するメモリ素子であることを特徴とする半導体装置。
  4. 前記チャネル領域および前記ドレイン領域における前記シリコン層の膜厚が４００オングストローム以下であることを特徴とする請求項３に記載の半導体装置。
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