CN1330001C - 半导体器件 - Google Patents

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Abstract

本发明的一种制造半导体器件的方法包括：(a)在提供在绝缘膜12上的半导体层13上顺序形成栅绝缘膜14、第一导电层15和第一绝缘膜16；(b)有选择地除去所述半导体层、所述栅绝缘膜、所述第一导电层和所述第一绝缘膜，以形成器件隔离沟槽；(c)在所述器件隔离沟槽内形成第二绝缘膜17，在该沟槽内，所述第二绝缘膜的上表面高度与所述第一绝缘膜的上表面高度基本相同；(d)除去部分所述第二绝缘膜和所述第一绝缘膜，使暴露的第一导电层的上表面高度与第二绝缘膜的顶表面高度基本相同；以及(e)对所述第一导电层进行图形生成，以形成栅电极。

Description

半导体器件
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地说，涉及一种带有SOI(硅绝缘体)衬底的半导体器件的结构及器件隔离方法，该衬底带有通过半导体衬底上的埋置(buried)氧化物膜而形成的单晶半导体层。
背景技术
LSI对小型化和高密度生产的要求越来越高，且亚100nm代已经到来了。另一方面，低功耗和高速运行的要求也提高了。传统的大块衬底已很难满足这些要求了。
形成在SOI衬底上的MISFET(金属绝缘体半导体场效应晶体管)被认为是亚100nm代中的ULSI元件，由于源极和漏极区的结电容很小，相对于形成在大块衬底上的传统MISFET，其衬底偏置效应很低且亚阈值特性很好。
SOI-MISFET被分成两个工作模式：完全耗尽(fully-depleted)SOI-MISFET(以下称为FD型SOI-MISFET)和部分耗尽(partially-depleted)SOI-MISFET(以下称为PD-SOI-MISFET)。在FD型SOI-MISFET中，SOI层的膜厚度比最厚的耗尽层(体区总是处于耗尽状态)薄，而在PD型SOI-MISFET中，SOI层的膜厚度比最厚的耗尽层厚。特别地，由于可以获得陡峭的亚阈值特性，FD型SOI-MISFET被认为可以作为具有低运行电压和优良的超高速运行速度的ULSI元件。在亚100nm代中的FD型SOI-MISFET中，SOI衬底上的硅层的膜厚度大约减至10nm或更薄。
下面将描述制造传统SOI-MISFET的方法。
首先，将参考图1A-2B的剖面图描述在大块衬底上的典型MISFET上应用浅沟槽隔离技术(下文称为STI)的情况(下文称为第一传统示例)。提供了带有硅衬底51、埋置氧化物膜52和硅膜53的SOI衬底(图1A)。依序淀积大约5nm厚的垫层(pad)氧化物膜54和大约120nm厚的限位(stopper)氮化物膜55。然后，通过使用光刻和反应离子蚀刻(下文称为RIE)方法，把限位氮化物膜55、垫层氧化物膜54和硅膜53构图成岛状，并形成器件隔离沟槽(图1B)。随后，淀积STI埋置绝缘膜57并使用化学机械抛光(下文称为CMP)方法对STI埋置绝缘膜57进行图形生成(图1C)。
接下来，利用热磷酸湿蚀刻除去限位氮化物膜55和氟酸湿蚀刻除去垫层氧化物膜54，以暴露出硅膜53(图1D)。此时，位于硅膜53下部分下的埋置氧化物膜52被过蚀刻了(59)。然后，形成单绝缘膜60和淀积多晶硅膜61，然后对其进行图形生成以形成栅电极(图2A)。随后，形成侧壁绝缘膜63、源极区和漏极区64以及硅化物膜65以及淀积夹层绝缘膜66。然后，打开接触孔和形成金属布线67。因此，形成了MISFET(图2B)。图2C是示出MISFET的平面图。图1A-2B是沿图2C中的A-A′线切开的MISFET剖面图。
图3A-3D是示出在日本专利申请(JP-A 2001-24202)中公开的用于形成器件隔离区的方法(下文称为第二传统示例)的剖面图。依序在SOI衬底的硅膜的表面上淀积栅绝缘膜68和第一多晶硅膜70，其中，在硅衬底51上层叠埋置氧化物膜52和硅膜53。然后，使用相同的掩膜对第一多晶硅膜70、栅绝缘膜68和硅膜53进行图形生成(图3A)。随后，在整个表面上淀积STI埋置绝缘膜69和使用CMP方法对其进行平坦化(图3B)。
接下来，在整个表面上淀积第二多晶硅膜71和形成光刻胶掩膜图形58(图3C)。使用该掩膜图形58，通过RIE方法对第二多晶硅膜71、第一多晶硅膜70和栅绝缘膜68进行图形生成。在此，第一多晶硅膜70起到栅电极70a的作用，而第二多晶硅膜71起到栅电极布线71a的作用，彼此相邻的晶体管的栅电极通过布线71a连接。随后，通过离子注入形成源极和漏极区64。因此，得到了图3D的结构。
在SOI-MISFET中，众所周知，元件区的末端72的暴露会导致泄漏电流的流动。但是，根据这种器件隔离方法，在其上面形成有该元件的硅膜53的侧面被STI埋置绝缘膜69所覆盖。因此，元件区的末端72没有暴露出来且泄漏电流得到抑制(应当注意，生成泄漏电流的位置是与图3D垂直的方向上的末端，但在图3D中的示出是为了示出方便)。
在高密度生成中硅膜的一般膜厚度大约为10nm。但是，如果把STI结构应用到具有这种薄硅膜的SOI-MISFET中，在第一传统示例中会出现以下所述的问题。在形成图1C中所述的形状后，通过热磷酸的湿蚀刻方法除去限位氮化物膜55和HF湿蚀刻方法进一步除去垫层氧化物膜54。此时，同时还通过HF对STI埋置绝缘膜57进行蚀刻。因此，如图1D所示，硅膜53下的埋置氧化物膜52被过蚀刻了(图1D中的数字59)。特别地，如果硅膜53厚度薄(例如：10nm)，当对垫层氧化物膜54进行蚀刻时，在蚀刻中硅膜53侧面上的整个STi埋置绝缘膜57很容易消失。因此，在硅膜53末端的下角内非常容易出现过蚀刻59。
此外，形成栅绝缘膜60时硅膜53末端的下角上的埋置氧化物膜52被过蚀刻。然后，淀积多晶硅膜61。随后，当对多晶硅膜61进行图形生成时，残余多晶硅膜62留在过蚀刻部分59内(图2A)。
如图2C的平面图所示，形成的残余多晶硅膜62包围有源区(岛区)。这使得残余多晶硅膜62和多晶硅膜61在B-B′部位连接。此时，如果排列了两个或多个互相平行的栅电极，栅电极会通过残余多晶硅膜62互相之间发生短路。此外，在残余多晶硅膜62和每个源极和漏极区64之间生成的电容作为与栅电容并联的寄生电容。这给电路带来了负载，从而降低了运行速度。同样，如果由于用于形成源极和漏极区64的离子注入而引起的损害导致栅绝缘膜60的绝缘特性下降，栅电极和每个源极和漏极区64之间可能通过残余多晶硅膜62发生短路。
同样，如果过蚀刻部分59的形成导致了元件末端的暴露，泄漏电流很容易在元件区的末端上(图3D中的数字72)流动。
此外，在第一传统示例中，由于元件区的末端暴露，所以形成栅电极以覆盖元件区的侧面。因此，从栅电极施加到硅膜上的电场变强了。因此，小型化使逆窄沟道效应(reverse narrow channel effect)变得严重，降低了阈值。
为了防止上述的过蚀刻，可以考虑严格控制用HF对垫层氧化物膜54的湿蚀刻，但实际上这种控制很难。此时，必须生成如图4所示的阶梯。这是由于垫层氧化物膜54的膜厚度比STI埋置绝缘膜57的厚度薄得多。同样，如果为了除去该阶梯继续利用HF湿蚀刻，将会生成上述的过蚀刻部分。
在此，将参考图5对生成该步骤所出现的问题进行描述。在存在该阶梯的情况中，当在形成栅绝缘膜60之后淀积多晶硅膜61(图5A)和利用RIE方法蚀刻多晶硅膜61以形成栅电极时，会在该阶梯中留下未蚀刻的多晶硅膜62(图5B)。残余多晶硅膜62会在多晶硅膜之间或栅电极和每个源极和漏极区之间引起短路。同样，这个阶梯会损坏在光刻步骤中用于形成栅电极的光刻胶的形状。
同样，在第二传统示例中，如果为了得到如图3B所示的结构而利用CMP方法进行抛光，第一多晶硅膜70会比STI埋置绝缘膜69抛得深，这是因为多晶硅膜的抛光速率一般大于氧化物膜的抛光速率。这引起了图6A所示的阶梯的形成。此外，第一多晶硅膜70在CMP方法中不能作为抛光操作的限位膜。因此，如果多晶硅膜为薄膜，可能出现多晶硅膜完全消失的情况(图6B)。
顺便说一下，在日本专利申请(JP-A-平11-74538)中公开了一种半导体器件。这种传统示例的半导体器件带有包含绝缘层的衬底。第一导电型半导体层形成在绝缘层上，其部分半导体层作为沟道区。栅绝缘膜形成在半导体层的沟道区上和栅电极形成在栅绝缘层上。第二导电型源极和漏极区分别形成在半导体层内的沟道区的两侧上。孔去除区形成在半导体层内的一个区内且该孔去除区邻近于沟道区和源极和漏极区中的至少一个，以及具有防止沟道区内生成的孔和电子对中的孔进行积累的功能。
同样，日本专利申请(JP-A 2001-24202)中公开了一种SOI器件。这种传统示例的SOI器件包含由底层衬底、埋置氧化物膜和半导体层构成的层叠结构的SOI衬底。形成的氧化物膜与场区的半导体部分内的埋置氧化物膜接触，以确定有源区。每个栅电极图形带有只形成在有源区上的栅氧化物膜，且源极和漏极区形成栅电极图形的两侧上的半导体层的有源区内。栅电极线形成在栅电极图形和场区上，以连接各自形成在对准有源区上的栅电极图形。
同样，日本专利申请(JP-A-平11-67895)中公开了一种半导体器件的隔离结构。这种半导体器件的隔离结构包括带有有源区和场区的半导体衬底。埋置绝缘层形成在半导体衬底的有源区内的预先设定的深度上和隔离层形成在半导体衬底的有源区内比埋置绝缘层深的位置上。
发明内容
因此，本发明的主题是解决上述问题。因此，本发明的目标是：首先是不要暴露元件区末端，其次是不要生成残余多晶硅，最后是不要损害或损失作为栅电极的多晶硅膜。
在本发明中，一种制造半导体器件的方法包括步骤：(a)在绝缘膜的半导体层上顺序形成栅绝缘膜、第一导电层和第一绝缘膜；(b)有选择地除去半导体层、栅绝缘膜、第一导电层和第一绝缘膜以及形成器件隔离沟槽；(c)在器件隔离沟槽内形成第二绝缘膜，其中第二绝缘膜的上表面高度与第一绝缘膜的上表面高度基本相同；(d)除去部分第二绝缘膜和第一绝缘膜，使暴露的第一导电层的上表面高度与第二绝缘膜的顶表面高度基本相同；以及(e)对第一导电层进行图形生成和形成栅电极。
在本发明中的制造半导体器件的方法中，通过使用RIE(反应离子蚀刻)来进行步骤(d)。
在本发明中的制造半导体器件的方法中，在步骤(d)中，使用RIE除去部分第二绝缘膜和使用湿蚀刻除去第一绝缘膜。
在本发明中的制造半导体器件的方法中，还包括在步骤(d)后用于在第一导电层上形成第二导电层的步骤(f)，且在步骤(e)中，对第一导电层和第二导电层进行图形生成，以形成栅电极和从栅电极拉出来的栅牵引线。
在本发明中，一种制造半导体器件的方法包括步骤；(g)在绝缘膜的半导体层上顺序形成栅绝缘膜、第一导电层和第一绝缘膜；(h)有选择地除去半导体层、栅绝缘膜、第一导电层和第一绝缘膜以及形成器件隔离沟槽；(i)在器件隔离沟槽内形成第二绝缘膜，其中第二绝缘膜的上表面高度与第一绝缘膜的上表面高度基本相同；(j)除去第一绝缘膜和暴露第一导电层的表面；(k)在第一导电层和第二绝缘膜上淀积第二导电层；(l)对第二导电层进行平坦化；以及(m)对第二导电层和第一导电层进行图形生成以及形成栅电极。
在本发明中的制造半导体器件的方法中，以第二绝缘膜作为限位膜通过使用CMP(化学机械抛光)来进行步骤(l)。
在本发明中的制造半导体器件的方法中，还包括在步骤(l)后用于在第二导电层上形成第三导电层的步骤(n)，且在步骤(m)中，对第二导电层、第一导电层和第三导电层进行图形生成，以形成栅电极和从栅电极拉出来的栅牵引线。
在本发明中的制造半导体器件的方法中，进行步骤(b)或(h)时，使第一导电层的侧面和底面之间的角为钝角。
在本发明中的制造半导体器件的方法中，进行步骤(b)或(h)时，使第一导电层的侧面和底面之间的角以及半导体层的侧面和底面之间的角分别为钝角。
在本发明中的制造半导体器件的方法中，进行步骤(b)或(h)时，使第一导电层的侧面和底面之间的角以及第一绝缘膜的侧面和底面之间的角分别为钝角。
在本发明中的制造半导体器件的方法中，进行步骤(b)或(h)时，使第一导电层的侧面和底面之间的角为直角。
在本发明中的制造半导体器件的方法中，步骤(b)或(h)包括在半导体层、栅绝缘膜、第一导电层和第一绝缘膜上进行RIE的操作。
在本发明中的制造半导体器件的方法中，使用HBr-Cl2-O2-SF6系统气体通过蚀刻操作来进行步骤(b)或(h)。
在本发明中的制造半导体器件的方法中，在进行步骤(b)或(h)中的蚀刻时，调节O2的流量以控制半导体层、栅绝缘膜、第一导电层和第一绝缘膜的各侧的倾斜度。
在本发明中的制造半导体器件的方法中，步骤(c)或(i)包括通过使用CMP方法对第二绝缘膜进行平坦化的步骤。
在本发明中的制造半导体器件的方法中，第一绝缘膜是硅氮化物膜而第二绝缘膜是硅氧化物膜。
在本发明中的制造半导体器件的方法中，第一导电层或第二导电层由多晶硅组成。
本发明的半导体器件是这样一种半导体器件：半导体层形成在绝缘膜上，其中，绝缘膜与用于形成栅电极的导电层没有接触，且所有形成在绝缘膜上的器件隔离绝缘膜与绝缘体接触。
本发明的半导体器件是这样一种半导体器件：半导体层形成在绝缘膜上，其中，绝缘膜与用于形成栅电极的导电层没有接触，且器件隔离绝缘膜与用于形成栅电极的导电层没有接触。
本发明的半导体器件是这样一种半导体器件：半导体层形成在绝缘膜上，其中，该绝缘膜与用于形成栅绝缘膜的绝缘膜没有接触，且所有形成在该绝缘膜上的器件隔离绝缘膜与绝缘体接触。
本发明的半导体器件是这样一种半导体器件：半导体层形成在绝缘膜上，其中，该绝缘膜与用于形成栅绝缘膜的绝缘膜没有接触，且器件隔离绝缘膜与用于形成栅电极的导电层接触。
本发明的半导体器件是这样一种半导体器件：半导体层形成在绝缘膜上，其中，该半导体层与用于形成栅绝缘膜的绝缘膜没有接触，且所有形成在该绝缘膜上的器件隔离绝缘膜与绝缘体接触。
本发明的半导体器件是这样一种半导体器件：半导体层形成在绝缘膜上，其中，该半导体层与用于形成栅绝缘膜的绝缘膜没有接触，且器件隔离绝缘膜与用于形成栅电极的导电层没有接触。
在本发明的一种半导体器件中，半导体层的底面和半导体层与器件隔离绝缘膜接触的侧面之间的角为钝角。
在本发明的一种半导体器件中，器件隔离绝缘膜的上表面高度和栅电极的上表面高度基本相同。
在本发明的一种半导体器件中，栅电极带有第一导电材料层和形成在第一导电材料层的上面部位的第二导电材料层。
在本发明的一种半导体器件中，栅电极的上表面高度和器件隔离绝缘膜的上表面高度基本相同。
在本发明的一种半导体器件中，半导体器件是SOI(硅绝缘体)器件，绝缘膜是埋置绝缘膜，且半导体层是硅膜。
本发明的一种半导体器件包括：位于绝缘膜上带有源漏极区和沟道区且被构图成岛形的半导体层；通过作为沟道区的半导体层上部上的栅绝缘膜而形成的栅电极；以及位于绝缘膜上包围半导体层的器件隔离绝缘膜，其顶表面从半导体层的上表面向上凸出，与器件隔离绝缘膜的侧面接触的栅电极的侧面形成倒锥形。
在本发明的一种半导体器件中，半导体的侧面形成倒锥形。
在本发明的一种半导体器件中，形成有栅电极牵引线，它与栅电极的上表面接触且延伸在器件隔离绝缘膜的上表面上。
在本发明的一种半导体器件中，第一导电材料层构成栅电极和形成在其上面的第二导电材料层。
在本发明的一种半导体器件中，器件隔离绝缘膜的上表面高度和栅电极的上表面高度基本相同。
在本发明的一种半导体器件中，绝缘膜和半导体层是SOI衬底的埋置绝缘膜和形成在其上面的硅膜。
附图说明
图1A是示出本发明中第一传统示例的制造方法的步骤顺序剖面图；
图1B是示出本发明中第一传统示例的制造方法的另一步骤顺序剖面图；
图1C是示出本发明中第一传统示例的制造方法的再一步骤顺序剖面图；
图1D是示出本发明中第一传统示例的制造方法的再一步骤顺序剖面图；
图2A是示出本发明中第一传统示例的制造方法的再一步骤顺序剖面图；
图2B是示出本发明中第一传统示例的制造方法的再一步骤顺序剖面图；
图2C是示出本发明中第一传统示例的制造方法的平面图；
图3A是示出本发明中第二传统示例的制造方法的步骤顺序剖面图；
图3B是示出本发明中第二传统示例的制造方法的另一步骤顺序剖面图；
图3C是示出本发明中第二传统示例的制造方法的再一步骤顺序剖面图；
图3D是示出本发明中第二传统示例的制造方法的再一步骤顺序剖面图；
图4是描述传统示例中所存在的问题的剖面图；
图5A是描述第一传统示例中所存在的问题的步骤顺序剖面图；
图5B是描述第一传统示例中所存在的问题的另一步骤顺序剖面图；
图6A是描述第二传统示例中所存在的问题的步骤顺序剖面图；
图6B是描述第二传统示例中所存在的问题的另一步骤顺序剖面图；
图7A是示出本发明的第一实施例中的制造方法的步骤顺序剖面图；
图7B是示出本发明的第一实施例中的制造方法的另一步骤顺序剖面图；
图7C是示出本发明的第一实施例中的制造方法的再一步骤顺序剖面图；
图7D是示出本发明的第一实施例中的制造方法的另再一步骤顺序剖面图；
图8A是示出本发明的第一实施例中的制造方法的再一步骤顺序剖面图；
图8B是示出本发明的第一实施例中的制造方法的再一步骤顺序剖面图；
图8C是示出本发明的第一实施例中的制造方法的再一步骤顺序剖面图；
图8D是示出本发明的第一实施例中的制造方法的再一步骤顺序剖面图；
图9是示出蚀刻过程中正锥形和倒锥形的生成条件的视图；
图10A是示出正锥形和倒锥形的部分生成原理的剖面图；
图10B是示出正锥形和倒锥形的另一部分生成原理的剖面图；
图11是在RIE中硅氮化物膜和硅氧化物膜的蚀刻速度的对比图；
图12A是示出本发明的第二实施例中的制造方法的步骤顺序剖面图；
图12B是示出本发明的第二实施例中的制造方法的另一步骤顺序剖面图；
图12C是示出本发明的第二实施例中的制造方法的再一步骤顺序剖面图；
图12D是示出本发明的第二实施例中的制造方法的再一步骤顺序剖面图；
图12E是示出本发明的第二实施例中的制造方法的再一步骤顺序剖面图；
图13A是示出本发明的第二实施例中的制造方法的再一步骤顺序剖面图；
图13B是示出本发明的第二实施例中的制造方法的再一步骤顺序剖面图；
图13C是示出本发明的第二实施例中的制造方法的再一步骤顺序剖面图；
图13D是示出本发明的第二实施例中的制造方法的再一步骤顺序剖面图；
图14是多晶硅和硅氧化物膜之间的对比图；
图15A是示出本发明的第三实施例中的制造方法的步骤顺序剖面图；
图15B是示出本发明的第三实施例中的制造方法的另一步骤顺序剖面图；
图15C是示出本发明的第三实施例中的制造方法的再一步骤顺序剖面图；
图15D是示出本发明的第三实施例中的制造方法的再一步骤顺序剖面图；
图16A是示出本发明的第三实施例中的制造方法的再一步骤顺序剖面图；
图16B是示出本发明的第三实施例中的制造方法的再一步骤顺序剖面图；
图16C是示出本发明的第三实施例中的制造方法的再一步骤顺序剖面图；
图16D是示出本发明的第三实施例中的制造方法的再一步骤顺序剖面图；
图17A是示出本发明的第四实施例中的制造方法的步骤顺序剖面图；
图17B是示出本发明的第四实施例中的制造方法的另一步骤顺序剖面图；
图17C是示出本发明的第四实施例中的制造方法的再一步骤顺序剖面图；
图17D是示出本发明的第四实施例中的制造方法的再一步骤顺序剖面图；
图17E是示出本发明的第四实施例中的制造方法的再一步骤顺序剖面图；
图18A是示出本发明的第四实施例中的制造方法的再一步骤顺序剖面图；
图18B是示出本发明的第四实施例中的制造方法的再一步骤顺序剖面图；
图18C是示出本发明的第四实施例中的制造方法的再一步骤顺序剖面图；
图18D是示出本发明的第四实施例中的制造方法的再一步骤顺序剖面图；
图19A是示出本发明中对比示例的制造方法的步骤顺序剖面图；
图19B是示出本发明中对比示例的制造方法的另一步骤顺序剖面图；
图19C是示出本发明中对比示例的制造方法的再一步骤顺序剖面图；
图20A是示出本发明中对比示例的制造方法的再一步骤顺序剖面图；
图20B是示出本发明中对比示例的制造方法的再一步骤顺序剖面图；
图20C是示出本发明中对比示例的制造方法的再一步骤顺序剖面图。
具体实施方式
下面将参考附图描述本发明的实施例。
(第一实施例)
图7A-7C是示出本发明的第一实施例的制造方法的剖面图。
首先，如图7A所示，准备了由硅衬底11、埋置氧化物膜12和硅膜13组成的SOI衬底。在此，硅膜13的膜厚度很薄，只有10nm。依序在硅膜13上淀积栅绝缘膜14、第一多晶硅膜15和限位氮化物膜16(图7B)。
接下来，对限位氮化物膜16、第一多晶硅膜15、栅绝缘膜14和硅膜13进行蚀刻，以形成器件隔离沟槽，且使限位氮化物膜16的蚀刻末端平面为垂直且使第一多晶硅膜15、栅绝缘膜14和硅膜13的蚀刻末端平面为倒锥形平面(即，硅膜13的底平面和侧平面之间的角为钝角)。随后，淀积STI埋置绝缘膜17且通过CMP方法对STI埋置绝缘膜17进行平坦化(图7C)。在这种情况中，形成在第一多晶硅膜15上的限位氮化物膜16在CMP步骤中起到限位膜的作用。因此，用于形成栅电极的第一多晶硅膜15在CMP步骤中永远不会受到损坏。
现在将描述用于在蚀刻步骤中形成倒锥形或正锥形的蚀刻末端平面的方法。图9示出进行蚀刻时在HBr-Cl2-O2-SF6系统混合气体环境中锥角(θ)与SF6气体的流量比(flow rate ratio)之间的关系。如图9所示，在使用这种混合气体的情况中，当SF6气体的流量比增加时，可以获得正锥形的形状，而当SF6气体的流量比降低时可以获得倒锥形的形状。
这个原因将在下文中解释。图10A和10B是示出当在类似于图9的HBr-Cl2-O2-SF6系统混合气体环境中对硅层进行蚀刻时的硅层的锥形形状的示意图。图10A示出当这种混合气体中SF6气体的流量比较低时所形成的锥形形状，而图10B示出当SF6气体的流量比较高时所形成的锥形形状。
如果SF6气体的流量比较低(图10A)，在蚀刻操作的初始阶段，在图形末端上淀积蚀刻产品以形成侧面保护膜。该侧面保护膜具有保护硅层不受到蚀刻的作用，所以很难在靠近掩膜材料和硅层之间的边界上进行侧面蚀刻。但是，在较低的区域内没有侧面保护膜。因此，侧面保护膜这种抗蚀刻的保护作用在较低的区域内变得很弱，而侧面蚀刻在硅层的较低的区域内进行。因此，最后得到了这种倒锥形(图10A)。
相反，如图10B所述，如果SF6气体的流量比较高，在蚀刻操作中很难形成侧面保护膜。因此，不存在这种侧面保护膜抗蚀刻的保护作用，且从蚀刻操作的初始阶段就进行侧面蚀刻，所以掩膜材料的较低区域被蚀刻的部分不断增多。因此，最后得到了正锥形的形状，其中，掩膜材料较低的区域内的硅层的上面部分受到侧面蚀刻的严重影响。
应当注意，与形成正锥形器件隔离沟槽的情况的对比将在后来进行描述。
顺便说一下，在本实施例中，用于栅电极的第一多晶硅膜15和硅膜13在蚀刻过程中是倒锥形，以形成器件隔离沟槽。但是，即使只有第一多晶硅膜15是倒锥形，在形成栅电极部分时残余多晶硅膜会受到保护。这是由于在形成栅电极部分时没有对硅膜13进行蚀刻。
同样，在此，限位氮化物膜16也以垂直方向进行蚀刻。但是，即使形成限位氮化物膜16以具有倒锥形，也不存在问题。
接下来，如图7D所示，除去限位氮化物膜16和部分STI埋置绝缘膜17，以暴露出第一多晶硅膜15。此时，为了使第一多晶硅膜15和STi埋置绝缘膜17的表面高度相同，通过相同速率条件的RIE对限位氮化物膜16和STI埋置绝缘膜17进行蚀刻。因此，如图7D所示，当除去限位氮化物膜16时，第一多晶硅膜15和STI埋置绝缘膜17的表面高度相同。
下面将描述相同速率蚀刻方法的条件设置方法。图11示出O2气体的流量比与SiO2(STI埋置绝缘膜17)和Si3N4(限位氮化物膜16)的蚀刻速率之间的关系。这些数据是从使用CHF3-O2-Ar系统的混合气体的蚀刻中得到的。从图11中，可以看出随着O2气体流量比的升高，SiO2的蚀刻速率下降，而另一方面，Si3N4的蚀刻速率升高，在某特定一点上两种蚀刻速率变得一样。
应当注意，可以获得如图7D所示的状态的蚀刻操作期望应该在相同蚀刻速率的条件下进行。但是，即使不能在完全相同的条件下进行蚀刻，如果两个蚀刻速率的差别处于20％的范围内，在实际使用不会出现特殊的问题。
顺便说一下，在图7C-7D的步骤中，如果通过使用热磷酸除去限位氮化物膜16，STI埋置绝缘膜17向上凸出有限位氮化物膜16的厚度那么长，产生了另一阶梯。该阶梯在形成栅电极的下一步骤中会损坏栅电极的形状。但是，本实施例使用相同的蚀刻速率方法，以防止在第一多晶硅膜15和STI埋置绝缘膜17之间产生该阶梯。因此，可以获得非常准确的图形。
在此，对于除去该阶梯的方法，除了相同蚀刻速率的方法外，下面的方法也很有效。在图7C中，限位氮化物膜16和STI埋置绝缘膜17的上端通过CMP方法进行平坦化。随后，通过其速率快于限位氮化物膜16的RIE方法对STI埋置绝缘膜17进行蚀刻，使得达到限位氮化物膜16的下部分的高度(图8D)。然后，使用热磷酸有选择地除去限位氮化物膜16。
接下来，淀积第二多晶硅膜18，用于形成连接栅电极的栅布线(图8A)。随后，使用光刻和高密度等离子体蚀刻技术对第二和第一多晶硅膜进行图形生成，以产生由第一多晶硅膜15和第二多晶硅膜18构成的栅电极和栅布线的层叠结构(图8B)。
接下来，使用化学气相淀积(下文称为CVD)方法在整个表面上形成80nm厚的氧化物膜。随后，进行各向异性干蚀刻，以在栅电极的侧面上形成侧壁绝缘膜20。然后，使用离子注入和热处理来形成源极和漏极区21。随后，使用溅射方法在整个表面淀积钴膜，然后进行热处理以形成硅化物膜22。然后，除去没有被硅化的钴膜。在形成厚厚的夹层绝缘膜23后，形成接触孔。使用溅射方法淀积由铝等组成的金属膜，对该金属膜进行图形生成以形成金属布线24(图8C)。
在此，在其第二多晶硅膜18为平面的结构上进行用于形成栅电极的图形生成(图8A)。同样，器件隔离沟槽为倒锥形。因此，在STI埋置绝缘膜17的侧面上没有留下多晶硅膜。此外，在栅电极和源极和漏极区21之间不会发生短路。同样，由于STI埋置绝缘膜17相对于硅膜13具有凸出的结构，硅膜的侧面不被栅电极所覆盖。从而，抑制了在使用传统方法的STI隔离时成为问题的逆窄沟道效应。此外，在埋入STI埋置绝缘膜17后，不必进行用于除去垫层氧化物膜(图1C中的54)的HF工艺。因此，不像第一传统示例的情况，STI埋置绝缘膜17不会减少或消失。因此，硅膜末端下的埋置氧化物膜12的过蚀刻不会发生，过蚀刻在使用很薄的膜SOI衬底的情况中是个一直存在的问题。因此，不会生成残余多晶硅膜(图2A和2B中的符号62)。同样，在栅电极之间以及栅电极和源漏极区之间不会发生短路。(第二实施例)
图12A-13D是示出本发明的第二实施例的制造方法的剖面图。首先，如图12A所示，依序在由硅衬底11、埋置氧化物膜12和10nm厚的硅膜13构成的SOI衬底上淀积栅绝缘膜14、第一多晶硅膜15和限位氮化物膜16(图12B)。
接下来，有选择地对限位氮化物膜16、第一多晶硅膜15、栅绝缘膜14和硅膜13进行蚀刻，以形成器件隔离沟槽。此时，对限位氮化物膜16、第一多晶硅膜15和硅膜13的侧面进行蚀刻，使其具有倒锥形。随后，淀积STI埋置绝缘膜17，且通过CMP方法对STI埋置绝缘膜17进行平坦化(图12C)。
接下来，使用热磷酸除去限位氮化物膜16，以暴露第一多晶硅膜15的表面(图12D)。随后，淀积第二多晶硅膜18(图12E)。此外，使用CMP方法对第二多晶硅膜18进行平坦化(图13A)。在CMP步骤中，STI埋置绝缘膜17可以用作限位膜。
在此，图14示出在CMP步骤中多晶硅膜和二氧化硅膜(STI埋置绝缘膜)中的抛光量。从图14中，可以看出多晶硅膜的抛光率(每分钟的抛光量)大约是二氧化硅膜的抛光率的1.5倍，且当使用CMP方法对多晶硅膜进行抛光时，STI埋置绝缘膜可以用作限位膜。
接下来，淀积第三多晶硅膜25，以形成栅布线(图13B)，使用光刻和高密度等离子体蚀刻技术对层叠多晶硅膜进行图形生成，以形成第三多晶硅膜25的栅布线和由第一多晶硅膜15和第二多晶硅膜18构成的层叠结构的栅电极(图13C)。随后，使用类似于第一实施例中所描述的方法来形成侧壁绝缘膜20、源极和漏极区21以及硅化物膜22。淀积夹层绝缘膜23和形成金属布线24，以完成MISFET(图13D)。
在本实施例中，没有使用相同的蚀刻速率方法。在保持前一步骤的状态时就进行下一步骤(图12D)。但是，在淀积第二多晶硅膜18后，由于STI埋置绝缘膜17在下一CMP步骤中起到限位膜的作用，第二多晶硅膜18和STI埋置绝缘膜17之间的阶梯被去除了(图13A)。此外，在平面结构上形成第三多晶硅膜25之后(图13B)，进行图形生成以形成栅电极。因此，抑制了残余多晶硅的产生。因此，可以获得与第一实施例相同的效果。即，在栅电极和源漏极区之间以及栅电极之间不会发生短路。同样，逆窄沟道效应得到了预制，当在传统方法中使用STI隔离时它是个问题。同样，由于没有进行HF工艺，STI埋置绝缘膜17不会减少或消失。
(第三实施例)
图15A-16C是示出本发明的第三实施例的制造方法的剖面图。本实施例是没有给第一多晶硅膜15和硅膜13带来倒锥形的形状的方法。
如图15A所示，依序在带有硅衬底11、埋置氧化物膜12和硅膜13的SOI衬底上淀积栅绝缘膜14、第一多晶硅膜15和限位氮化物膜16(图15B)。随后，有选择地对限位氮化物膜16、第一多晶硅膜15、栅绝缘膜14和硅膜13进行蚀刻，以形成其侧平面是垂直的器件隔离沟槽。然后，淀积STI埋置绝缘膜17，且通过CMP方法对其进行平坦化(图15C)。
接下来，使用相同蚀刻速率的方法除去限位氮化物膜16，对第一多晶硅膜15的顶表面和StI埋置绝缘膜17的顶表面进行蚀刻，使它们的高度基本相同(图15D)。同样，不同于本方法，首先把STI埋置绝缘膜17蚀刻到限位氮化物膜16(图16D)，然后可以通过热磷酸除去限位氮化物膜16。此后，根据类似于第一实施例的方法进行该工艺(图16A和16B)，完成MISFET(图16C)。
在该方法中，在形成栅电极时的多晶硅膜的残余特性相对于第一实施例可能被认为是有误的，这是因为第一多晶硅膜15的锥角θ具有直角的形状。但是，通过使用相同蚀刻速率的方法来对第一多晶硅膜15和STI埋置绝缘膜17进行平坦化的方式，或者通过将STI埋置绝缘膜17蚀刻倒限位氮化物膜16的下端并将其除去、然后除去限位氮化物膜16并进行平坦化的方式，本实施例抑制了残余多晶硅的产生。
(第四实施例)
图17A-18D是示出本发明的第四实施例的制造方法的剖面图。如图17A所示，在带有硅衬底11、埋置氧化物膜12和硅膜13的SOI衬底上依序淀积栅绝缘膜14、第一多晶硅膜15和限位氮化物膜16(图17B)。随后，有选择地对限位氮化物膜16、第一多晶硅膜15、栅绝缘膜14和硅膜13进行蚀刻，以形成其侧面垂直的器件隔离沟槽。然后，淀积STI埋置绝缘膜17且通过CMP方法对其进行平坦化(图17C)。
接下来，使用热磷酸除去限位氮化物膜16，以暴露出第一多晶硅膜15(图17D)。
接下来，淀积第二多晶硅膜18(图17E)，且使用CMP方法对第二多晶硅膜18进行平坦化(图18A)。在CMP步骤中，STI埋置绝缘膜17可以用作限位膜。
接下来，淀积用于栅布线的第三多晶硅膜25(图18B)，使用光刻和高密度等离子体蚀刻技术对层叠多晶硅膜进行图形生成。因此，形成了第三多晶硅膜25的栅布线和由第一多晶硅膜15和第二多晶硅膜18构成的层叠结构的栅电极(图18C)。此后，使用类似于第一实施例中所描述的方法来形成侧壁绝缘膜20、源极和漏极区21以及硅化物膜22。淀积夹层绝缘膜23，形成接触孔和金属布线24，以及完成MISFET(图18D)。
在该方法中，淀积第二多晶硅膜18之后，以STI埋置绝缘膜17作为限位膜，进行CMP和平坦化操作。因此，可以获得与第二实施例中所描述的相同效果。
下面将描述具体示例。
下面将参考图7A-7D和图8A-8D描述基于本发明的第一实施例的示例。首先，准备了由硅衬底11、50-100nm厚的埋置氧化物膜12和10nm厚的硅膜13组成的SOI衬底(图7A)。随后，在形成具有1.5nm厚的栅绝缘膜14后，依序淀积分别为50nm厚的第一多晶硅膜15和50nm厚的限位氮化物膜16(图7B)。
接下来，在利用光刻形成作为掩膜的抗蚀膜后，对限位氮化物膜16进行蚀刻，使被蚀刻的侧面垂直。随后，依序把第一多晶硅膜15、栅绝缘膜14和硅膜13蚀刻成倒锥形，以形成器件隔离沟槽。
接下来，淀积由300nm厚的高密度等离子体氧化物膜组成的STI埋置绝缘膜17，且使用CMP方法对STI埋置绝缘膜17进行平坦化(图7C)。在此，在使用高纯度胶态二氧化硅淤浆的CMP方法中，高密度等离子体氧化物膜的抛光速率等于或大于氮化物膜的抛光速率的5倍。因此，在STI埋置绝缘膜17的CMP抛光中，即使其膜厚度为50nm，限位氮化物膜16也足以起到限位膜的作用。
接下来，使用相同蚀刻速率条件的RIE对限位氮化物膜16和STI埋置绝缘膜17进行蚀刻，以暴露第一多晶硅膜15。
接下来，为了形成栅布线，淀积具有100nm厚的第二多晶硅膜18(图8A)。随后，使用光刻和高密度等离子体蚀刻对层叠多晶硅膜进行图形生成。因此，形成了由第二多晶硅膜18组成的栅布线和由第一多晶硅膜15组成的栅电极的层叠结构(图8B)。
接下来，使用CVD方法在整个表面上淀积具有80nm厚的二氧化硅膜。然后，进行各向异性蚀刻以形成侧壁绝缘膜20。然后，使用离子注入和热处理来形成源极和漏极区21。此时，作为源极和漏极区的形成条件，通过进行例如能量为8keV剂量为4×1015离子/厘米-2的条件下的As+离子注入，在nMISFET区内形成源极/漏极层，以及通过进行例如能量为2keV剂量为5×1015离子/厘米-2的条件下的B+离子注入，在pMISFET区内形成源极/漏极层。此外，在1010℃的温度下进行10秒钟的激活处理(热处理)。
此后，形成具有5nm厚的CoSi2硅化物膜22。随后，形成500nm厚的夹层绝缘膜23。在接触孔打开后，形成金属布线24。然后，完成MISFET(图8C)。
(第二示例)
下面将参考图12和13的步骤顺序剖面图描述基于本发明的第二实施例的另一示例。
首先，如图12A所示，准备了由硅衬底11、50-100nm厚的埋置氧化物膜12和10nm厚的硅膜13组成的SOI衬底。随后，形成具有1.5nm厚的栅绝缘膜14，以及依序淀积分别为50nm厚的第一多晶硅膜15和50nm厚的限位氮化物膜16(图12B)。
接下来，在利用光刻形成抗蚀膜后，以该抗蚀膜作为掩膜有选择地把限位氮化物膜16、第一多晶硅膜15、栅绝缘膜14和硅膜13蚀刻成倒锥形，以形成器件隔离沟槽。随后，淀积由300nm厚的高密度等离子体氧化物膜组成的STI埋置绝缘膜17，且使用CMP方法对STI埋置绝缘膜17进行平坦化(图12C)。
接下来，使用热磷酸除去限位氮化物膜16，以暴露第一多晶硅膜15(图12D)。随后，淀积100nm厚的第二多晶硅膜18(图12E)。此后，使用CMP方法对第二多晶硅膜18进行平坦化(图13A)。在此，当对第二多晶硅膜18进行平坦化时，STI埋置绝缘膜17起到限位膜的作用。
接下来，如图13B所示，淀积100nm厚的第三多晶硅膜25，以形成栅布线。随后，使用光刻和高密度等离子体蚀刻技术对层叠多晶硅膜进行图形生成。因此，形成了由第三多晶硅膜25组成的栅布线和由第二多晶硅膜18和第一多晶硅膜15的层叠结构组成的栅电极(图13C)。
接下来，使用CVD在整个表面上淀积具有80nm厚的二氧化硅膜。然后，进行各向异性蚀刻以形成侧壁绝缘膜20。然后，使用离子注入和热处理来形成源极和漏极区21。此时，作为源极和漏极区的形成条件，通过进行例如能量为8keV剂量为4×1015离子/厘米-2的条件下的As+离子注入，在nMISFET区内形成源极/漏极层，以及通过进行例如能量为2keV剂量为5×1015离子/厘米-2的条件下的B+离子注入，在pMISFET区内形成源极/漏极层。此外，在1010℃的温度下进行10秒钟的激活处理(热处理)。
接下来，形成具有5nm厚的CoSi2硅化物膜22。随后，形成500nm厚的夹层绝缘膜23。在接触孔打开后，形成金属布线24。然后，完成MISFET(图13D)。
(对比示例)
在此，关于第一实施例，下面将参考图19A-20C把当第一多晶硅膜15、栅绝缘膜14和硅膜13被蚀刻成正锥形的示例作为对比示例进行描述。
类似于第一实施例，准备了由硅衬底11、埋置氧化物膜12和硅膜13组成的SOI衬底(图19A)。依序在其上面淀积栅绝缘膜14、第一多晶硅膜15和限位氮化物膜16(图19B)。
接下来，在把限位氮化物膜16构图成其端平面垂直后，把第一多晶硅膜15、栅绝缘膜14和硅膜13构图成正锥形(θ为钝角)，以形成器件隔离沟槽。随后，淀积STI埋置绝缘膜17，且使用CMP方法对其进行平坦化(图19C)。随后，例如，使用相同蚀刻速率的方法对第一多晶硅膜15和STI埋置绝缘膜17进行平坦化，然后淀积第二多晶硅膜18(图20A)。随后，通过在对层叠多晶硅膜进行图形生成的步骤中使用等离子体蚀刻方法，由于STI埋置绝缘膜17的屏蔽作用，其上部分被STI埋置绝缘膜17所覆盖的第一多晶硅膜15的末端平面的下部分没有被蚀刻，从而生成了残余多晶硅19(图20C)。由于残余多晶硅19连接至栅电极，这造成在互相平行的栅电极之间的泄漏电流的产生和栅电极等上面的寄生电容的增加。
如该对比示例所述，如果形成的器件隔离沟槽为正锥形，会生成残余多晶硅19。因此，这是所不希望出现的。同样，在短通道的SOI-MISFET中，由于漏极电场集中在元件区末端的下角内，可能会产生泄漏电流。但是，如果硅膜13也形成倒锥形且元件区末端的下角为钝角，电场就不容易集中。即，如果器件隔离沟槽为倒锥形，由于泄漏电流的产生就会受到抑制，因此这是所期望的。
在本发明的半导体器件中，用于形成与器件隔离沟槽邻近的栅电极的多晶硅膜形成倒锥形。因此，当形成栅电极时，可以预先防止了残余多晶硅的产生。同样，可以抑制栅电极之间的泄漏电流的产生和栅电极上的寄生电容的增加。同样，形成的器件隔离绝缘膜覆盖硅膜的侧面且从硅膜上凸出。因此，可以抑制泄漏电流的增多和逆窄沟道效应的产生。此外，由于硅膜也形成倒锥形，可以减缓电场的集中，从而降低了泄漏电流。
同样，在根据本发明的制造方法中，在任一步骤中都没有进行HF工艺。因此，可以除去由埋置氧化物膜的过蚀刻而引起的残余多晶硅。可以预先防止栅电极和源漏极区之间的短路、栅电极之间的泄漏电流的产生以及栅电极等上面的寄生电容的增加。同样，由于用于形成栅电极的光刻步骤在平坦的表面上进行，可以防止残余多晶硅的产生，还可以高精确地进行图形生成。
工业应用
由于相对于形成在大块衬底上的传统MISFET，形成在SOI衬底上的MISFET被期待为是亚100nm代的ULSI器件，它具有低节电容、低衬底偏置效应以及优良的亚阈值效应。

Claims (9)

1.一种半导体层形成在绝缘膜上的半导体器件，其中，所述绝缘膜与用于栅电极的导电层没有接触，以及
所有形成在所述绝缘膜上的器件隔离绝缘膜与所述绝缘膜接触，
其中所述半导体器件包括通过栅绝缘膜形成在半导体层上的栅电极，该栅电极的与所述器件隔离绝缘膜的侧平面接触的侧平面形成为倒锥形。
2.一种半导体层形成在绝缘膜上的半导体器件，其中，所述绝缘膜与栅绝缘膜没有接触，以及
所有形成在所述绝缘膜上的器件隔离绝缘膜与所述绝缘膜接触，
其中所述半导体器件包括通过栅绝缘膜形成在半导体层上的栅电极，该栅电极的与所述器件隔离绝缘膜的侧平面接触的侧平面形成为倒锥形。
3.一种半导体器件，包括：
半导体层，带有沟道区和源/漏极区，它们通过在绝缘膜上以岛形方式构图而形成；
栅电极，通过栅绝缘膜形成在所述半导体层的所述沟道区上；以及
器件隔离绝缘膜，形成在所述绝缘膜上以包围所述半导体层且带有从所述半导体层的上表面凸出的上表面，
其中与所述器件隔离绝缘膜的侧平面接触的所述栅电极的侧平面形成为倒锥形。
4.如权利要求3所述的半导体器件，其中，所述半导体层的侧平面形成为倒锥形。
5.如权利要求3所述的半导体器件，其中，栅布线形成在所述栅电极上。
6.如权利要求3-5的任一项所述的半导体器件，其中，形成的栅布线与所述栅电极的上表面接触且延伸到所述器件隔离绝缘膜的所述上表面。
7.如权利要求3-5的任一项所述的半导体器件，其中所述栅电极包含第一导电材料层和在所述第一导电材料层上的第二导电材料层。
8.如权利要求3-5的任一项所述的半导体器件，其中所述器件隔离绝缘膜的所述上表面的高度与所述栅电极的上表面的高度相互之间相同。
9.如权利要求3-5的任一项所述的半导体器件，其中所述绝缘膜和所述半导体层分别是在SOI衬底内的埋置绝缘膜和形成在所述埋置绝缘膜上的硅膜。
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