CN109545676A - 半导体器件栅极高度平坦化方法 - Google Patents
半导体器件栅极高度平坦化方法 Download PDFInfo
- Publication number
- CN109545676A CN109545676A CN201811396618.9A CN201811396618A CN109545676A CN 109545676 A CN109545676 A CN 109545676A CN 201811396618 A CN201811396618 A CN 201811396618A CN 109545676 A CN109545676 A CN 109545676A
- Authority
- CN
- China
- Prior art keywords
- grating
- semiconductor element
- polysilicon gate
- element high
- chemical mechanical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 57
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 48
- 229920005591 polysilicon Polymers 0.000 claims abstract description 48
- 238000005530 etching Methods 0.000 claims abstract description 41
- 238000000227 grinding Methods 0.000 claims abstract description 37
- 239000000126 substance Substances 0.000 claims abstract description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 21
- 230000002708 enhancing effect Effects 0.000 claims abstract description 8
- 230000008021 deposition Effects 0.000 claims abstract description 7
- 239000012528 membrane Substances 0.000 claims abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 2
- 229910003978 SiClx Inorganic materials 0.000 claims 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 63
- 238000010586 diagram Methods 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及一种半导体器件栅极高度平坦化方法，涉及半导体集成电路制造技术，包括：在所述有源区上形成多晶硅栅，然后进行组件增强工艺，其中，所述多晶硅栅由多晶硅、位于多晶硅上的多晶硅栅掩模层以及侧墙共同构成；在所述多晶硅栅的表面形成硬质掩模层，然后回填氧化硅介电层；进行第一次化学机械研磨，停止在所述硬质掩模层；沉积非晶硅薄膜；进行第二次化学机械研磨至所述非晶硅薄膜平坦化；以及以刻蚀工艺选定无选择性蚀刻方式进行回蚀；以有效控制栅极高度的一致性，提高组件电性与工艺窗口。
Description
技术领域
本发明涉及半导体集成电路制造技术，尤其涉及一种半导体器件栅极高度平坦化方法。
背景技术
在半导体集成电路制造中，特别是现行先进逻辑芯片工艺中，为了增加组件电性性能，例，会于pFET/nFET额外进行相应的电性增强工艺。这些电性增强工艺会直接影响到后续各种不同组件间栅极高度，造成不同组件间栅极高度的不同，而影响组件电性与工艺窗口。
因此，急需一种栅极高度平坦化方法，有效控制栅极高度的一致性。
发明内容
本发明的目的在于提供一种半导体器件栅极高度平坦化方法，以有效控制栅极高度的一致性，提高组件电性与工艺窗口。
本发明提供的半导体器件栅极高度平坦化方法，包括：步骤S1，在所述有源区上形成多晶硅栅，然后进行组件增强工艺，其中，所述多晶硅栅由多晶硅、位于多晶硅上的多晶硅栅掩模层以及侧墙共同构成；步骤S2，在所述多晶硅栅的表面形成硬质掩模层，然后回填氧化硅介电层；步骤S3，进行第一次化学机械研磨，停止在所述硬质掩模层；步骤S4，沉积非晶硅薄膜；步骤S5，进行第二次化学机械研磨至所述非晶硅薄膜平坦化；以及步骤S6，以刻蚀工艺选定无选择性蚀刻方式进行回蚀。
更进一步的，回填的所述氧化硅介电层高过所述多晶硅栅。
更进一步的，步骤S3更具体的为通过所述第一次化学机械研磨对所述氧化硅介电层进行化学机械研磨，并停止在所述硬质掩模层。
更进一步的，所述硬质掩模层为让所述第一次化学机械研磨做为研磨所述氧化硅介电层的停止层。
更进一步的，所述第二次化学机械研磨为对所述非晶硅进行化学机械研磨，并且研磨直至所述非晶硅平坦化。
更进一步的，所述无选择性刻蚀方式为对所述硬质掩模层、所述氧化硅介电层及所述多晶硅栅掩模层三层之间的无选择性。
更进一步的，所述多晶硅栅掩模层包括两层，分别为氮化硅掩模层和氧化物掩模层，所述无选择性刻蚀方式为所述氮化硅掩模层和所述氧化物掩模层均与所述硬质掩模层和所述氧化硅介电层之间无选择性。
更进一步的，所述无选择性蚀刻方式为干法无选择性蚀刻方式。
更进一步的，还包括步骤S7：进行选择性硅刻蚀工艺。
更进一步的，所述选择性硅刻蚀工艺为干法选择性硅刻蚀工艺。
本发明提供的半导体器件栅极高度平坦化方法，通过增加步骤S4沉积非晶硅薄膜、步骤S5进行第二次化学机械研磨至非晶硅平坦化以及步骤S6以刻蚀工艺选定无选择性蚀刻方式进行回蚀后，多晶硅栅得到全面平坦化，有效控制栅极高度的一致性，提高组件电性与工艺窗口。
附图说明
图1为电性增强工艺后的半导体器件示意图。
图2为预处理工艺后的半导体器件示意图。
图3为本发明一实施例的半导体器件栅极高度平坦化方法流程图。
图3a为本发明一实施例的在多晶硅栅的表面形成硬质掩模层后的半导体器件示意图。
图3b为本发明一实施例的在硬质掩模层上形成氧化硅介电层后的半导体器件示意图。
图3c为本发明一实施例的第一次化学机械研磨后的半导体器件的示意图。
图3d为本发明一实施例的沉积非晶硅薄膜后的半导体器件的示意图。
图3e为本发明一实施例的第二次化学机械研磨后的半导体器件的示意图。
图3f为本发明一实施例的无选择性蚀刻方式后的半导体器件的示意图。
图3g为本发明一实施例的选择性硅刻蚀工艺后的半导体器件的示意图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1，图1为电性增强工艺后的半导体器件示意图。如图1所示，半导体器件包括衬底100，衬底100包括有源区110和浅沟槽隔离区120，在有源区110上形成有pFET/nFET，pFET/nFET包括位于有源区110上的层间介质层(IL/HfO)210、位于层间介质层210上的由多晶硅(POLY_Gate)220、位于多晶硅220上由例如氮化硅掩模层(SIN_HM)231和氧化物掩模层(OX_HM)232构成的多晶硅栅掩模层230以及侧墙(SIN_Spacer)240共同构成的多晶硅栅200，且衬底100上包括硅锗(SiGe)130。如图1所示，在现有技术中，由于硅锗(SiGe)工艺，多晶硅栅掩模层230之间具有严重的高度差，也即多晶硅栅200之间具有严重的高度差。目前，通常采用预处理工艺来补偿多晶硅栅200之间的高度差。该预处理工艺包括光刻胶涂覆工艺(PR coating)、光刻胶回刻工艺(PR etch back)以及以光刻胶为有源区110的掩模材料的多晶硅栅掩模层刻蚀工艺。请参阅图2，图2为预处理工艺后的半导体器件示意图。如图2所示，现有技术的预处理工艺会由于光刻胶的过度消耗而导致有源区110中断的问题，以及由于氧化物掩模层(OX_HM)232厚度不同而导致pFET/nFET之间的侧墙(SIN_Spacer)240高度不一致，而影响组件电性与工艺窗口的问题。
在本发明一实施例中，提供一种半导体器件栅极高度平坦化方法。具体的，请参阅图3，图3为本发明一实施例的半导体器件栅极高度平坦化方法流程图。如图3所示，该栅极高度平坦化方法包括以下步骤：
步骤S1，在有源区上形成多晶硅栅，然后进行组件增强工艺，其中，多晶硅栅由多晶硅、位于多晶硅上的多晶硅栅掩模层以及侧墙共同构成。
请再参阅图1，半导体器件包括衬底100，衬底100包括有源区110和浅沟槽隔离区120，在有源区110上形成有pFET/nFET，pFET/nFET包括位于层间介质层210上的多晶硅栅200，然后依序完成pFET/nFET组件的电性增强工艺。电性增强工艺直接影响到pFET/nFET不同组件间栅极高度，造成不同组件间栅极高度的不同，如图1所示，多晶硅栅掩模层230之间具有严重的高度差，而影响组件电性与工艺窗口。
步骤S2，在多晶硅栅的表面形成硬质掩模层，然后回填氧化硅介电层。
具体的，请参阅图3a，图3a为本发明一实施例的在多晶硅栅的表面形成硬质掩模层后的半导体器件示意图。如图3a所示，在多晶硅栅200的表面形成硬质掩模层310。然后，请参阅图3b，图3b为本发明一实施例的在硬质掩模层上形成氧化硅介电层后的半导体器件示意图。如图3b所示，在硬质掩模层310上形成氧化硅介电层320。在本发明一实施例中，硬质掩模层310为让化学机械研磨(CMP)做为研磨氧化硅介电层的停止层。在本发明一实施例中，回填的氧化硅介电层320必须高过多晶硅栅200。在本发明一实施例中，硬质掩模层310的材料为氮化硅。
步骤S3，进行第一次化学机械研磨，停止在上述硬质掩模层。
请参阅图3c，图3c为本发明一实施例的第一次化学机械研磨后的半导体器件的示意图。如图3c所示，因硬质掩模层310为可以让化学机械研磨(CMP)做为研磨氧化硅介电层320的接触刻蚀停止层，因此步骤S3更具体的为：第一次化学机械研磨为对氧化硅介电层进行化学机械研磨，并停止在硬质掩模层310。
步骤S4，沉积非晶硅薄膜。
请参阅图3d，图3d为本发明一实施例的沉积非晶硅薄膜后的半导体器件的示意图。如图3d所示，在步骤S3的基础上沉积非晶硅薄膜(A-Si)330。
步骤S5，进行第二次化学机械研磨至非晶硅平坦化。
请参阅图3e，图3e为本发明一实施例的第二次化学机械研磨后的半导体器件的示意图。第二次化学机械研磨为对非晶硅进行化学机械研磨。并且，在非晶硅化学机械研磨过程中，不以研磨停止层做为研磨终点，而是研磨直至非晶硅平坦化。如图3e所示，进行第二次化学机械研磨后，非晶硅的表面被平坦化。
步骤S6，以刻蚀工艺选定无选择性蚀刻方式进行回蚀。
请参阅图3f，图3f为本发明一实施例的无选择性蚀刻方式后的半导体器件的示意图。如图3f所示，进行无选择性蚀刻方式后，多晶硅栅得到全面平坦化效果。在本发明一实施例中，无选择性刻蚀方式为对硬质掩模层、氧化硅介电层及多晶硅栅掩模层三层之间的无选择性。更具体的，在本发明已实施例中，如图1所示多晶硅栅掩模层230包括两层，分别为氮化硅掩模层(SIN_HM)231和氧化物掩模层(OX_HM)232，则无选择性刻蚀方式为该两层均与硬质掩模层和氧化硅介电层之间的无选择性。
在本发明一实施例中，无选择性蚀刻方式为干法无选择性蚀刻方式。
如图3f所示，经上述栅极高度平坦化步骤之后，多晶硅栅得到全面平坦化，有效控制栅极高度的一致性，提高组件电性与工艺窗口，规避不同芯片产品之间，原技术下光刻胶高度会有差异之问题。
在本发明一实施例中，该栅极高度平坦化方法进一步还可包括步骤S7：进行选择性硅刻蚀工艺。请参阅图3g，图3g为本发明一实施例的选择性硅刻蚀工艺后的半导体器件的示意图。如图3g所示，进行选择性硅刻蚀工艺，刻蚀掉多晶硅。在本发明一实施例中，上述选择性硅刻蚀工艺为干法选择性硅刻蚀工艺。
在本发明一实施例中，栅极高度平坦化方法通过增加步骤S4沉积非晶硅薄膜、步骤S5进行第二次化学机械研磨至非晶硅平坦化以及步骤S6以刻蚀工艺选定无选择性蚀刻方式进行回蚀后，多晶硅栅得到全面平坦化，有效控制栅极高度的一致性，提高组件电性与工艺窗口。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种半导体器件栅极高度平坦化方法，所述半导体器件包括衬底，所述衬底包括有源区和浅沟槽隔离区，其特征在于，包括：
步骤S1，在所述有源区上形成多晶硅栅，然后进行组件增强工艺，其中，所述多晶硅栅由多晶硅、位于多晶硅上的多晶硅栅掩模层以及侧墙共同构成；
步骤S2，在所述多晶硅栅的表面形成硬质掩模层，然后回填氧化硅介电层；
步骤S3，进行第一次化学机械研磨，停止在所述硬质掩模层；
步骤S4，沉积非晶硅薄膜；
步骤S5，进行第二次化学机械研磨至所述非晶硅薄膜平坦化；以及
步骤S6，以刻蚀工艺选定无选择性蚀刻方式进行回蚀。
2.根据权利要求1所述的半导体器件栅极高度平坦化方法，其特征在于，回填的所述氧化硅介电层高过所述多晶硅栅。
3.根据权利要求2所述的半导体器件栅极高度平坦化方法，其特征在于，步骤S3更具体的为通过所述第一次化学机械研磨对所述氧化硅介电层进行化学机械研磨，并停止在所述硬质掩模层。
4.根据权利要求3所述的半导体器件栅极高度平坦化方法，其特征在于，所述硬质掩模层为让所述第一次化学机械研磨做为研磨所述氧化硅介电层的停止层。
5.根据权利要求1所述的半导体器件栅极高度平坦化方法，其特征在于，所述第二次化学机械研磨为对所述非晶硅进行化学机械研磨，并且研磨直至所述非晶硅平坦化。
6.根据权利要求1所述的半导体器件栅极高度平坦化方法，其特征在于，所述无选择性刻蚀方式为对所述硬质掩模层、所述氧化硅介电层及所述多晶硅栅掩模层三层之间的无选择性。
7.根据权利要求6所述的半导体器件栅极高度平坦化方法，其特征在于，所述多晶硅栅掩模层包括两层，分别为氮化硅掩模层和氧化物掩模层，所述无选择性刻蚀方式为所述氮化硅掩模层和所述氧化物掩模层均与所述硬质掩模层和所述氧化硅介电层之间无选择性。
8.根据权利要求6所述的半导体器件栅极高度平坦化方法，其特征在于，所述无选择性蚀刻方式为干法无选择性蚀刻方式。
9.根据权利要求1所述的半导体器件栅极高度平坦化方法，其特征在于，还包括步骤S7：进行选择性硅刻蚀工艺。
10.根据权利要求9所述的半导体器件栅极高度平坦化方法，其特征在于，所述选择性硅刻蚀工艺为干法选择性硅刻蚀工艺。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811396618.9A CN109545676B (zh) | 2018-11-22 | 2018-11-22 | 半导体器件栅极高度平坦化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811396618.9A CN109545676B (zh) | 2018-11-22 | 2018-11-22 | 半导体器件栅极高度平坦化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109545676A true CN109545676A (zh) | 2019-03-29 |
| CN109545676B CN109545676B (zh) | 2021-06-15 |
Family
ID=65849158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811396618.9A Active CN109545676B (zh) | 2018-11-22 | 2018-11-22 | 半导体器件栅极高度平坦化方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109545676B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112992666A (zh) * | 2019-12-16 | 2021-06-18 | 株洲中车时代半导体有限公司 | 一种用于沟槽栅igbt结构的cmp工艺方法 |
| CN113644024A (zh) * | 2021-07-27 | 2021-11-12 | 上海华力集成电路制造有限公司 | 一种接触孔刻蚀关键尺寸的方法和半导体器件 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036068A (ja) * | 1999-06-25 | 2001-02-09 | Lucent Technol Inc | 電子デバイス |
| CN1297256A (zh) * | 1999-11-18 | 2001-05-30 | 株式会社东芝 | 半导体装置及其制造方法 |
| JP2004134479A (ja) * | 2002-10-09 | 2004-04-30 | Fujitsu Ltd | ２次元キャリア分布測定用試料、２次元キャリア分布測定用試料の作製方法、および２次元キャリア分布の評価方法 |
| CN101300668A (zh) * | 2005-10-31 | 2008-11-05 | 斯班逊有限公司 | 用于制造半导体组件的方法 |
| CN101459066A (zh) * | 2007-12-13 | 2009-06-17 | 中芯国际集成电路制造(上海)有限公司 | 栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法 |
| CN106935493A (zh) * | 2015-12-29 | 2017-07-07 | 台湾积体电路制造股份有限公司 | 形成半导体装置的方法 |
| CN108520865A (zh) * | 2018-03-21 | 2018-09-11 | 上海华力集成电路制造有限公司 | 栅极的制造方法 |
-
2018
- 2018-11-22 CN CN201811396618.9A patent/CN109545676B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036068A (ja) * | 1999-06-25 | 2001-02-09 | Lucent Technol Inc | 電子デバイス |
| CN1297256A (zh) * | 1999-11-18 | 2001-05-30 | 株式会社东芝 | 半导体装置及其制造方法 |
| JP2004134479A (ja) * | 2002-10-09 | 2004-04-30 | Fujitsu Ltd | ２次元キャリア分布測定用試料、２次元キャリア分布測定用試料の作製方法、および２次元キャリア分布の評価方法 |
| CN101300668A (zh) * | 2005-10-31 | 2008-11-05 | 斯班逊有限公司 | 用于制造半导体组件的方法 |
| CN101459066A (zh) * | 2007-12-13 | 2009-06-17 | 中芯国际集成电路制造(上海)有限公司 | 栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法 |
| CN106935493A (zh) * | 2015-12-29 | 2017-07-07 | 台湾积体电路制造股份有限公司 | 形成半导体装置的方法 |
| CN108520865A (zh) * | 2018-03-21 | 2018-09-11 | 上海华力集成电路制造有限公司 | 栅极的制造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112992666A (zh) * | 2019-12-16 | 2021-06-18 | 株洲中车时代半导体有限公司 | 一种用于沟槽栅igbt结构的cmp工艺方法 |
| CN112992666B (zh) * | 2019-12-16 | 2023-10-03 | 株洲中车时代半导体有限公司 | 一种用于沟槽栅igbt结构的cmp工艺方法 |
| CN113644024A (zh) * | 2021-07-27 | 2021-11-12 | 上海华力集成电路制造有限公司 | 一种接触孔刻蚀关键尺寸的方法和半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109545676B (zh) | 2021-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7807532B2 (en) | Method and structure for self aligned formation of a gate polysilicon layer | |
| CN100580902C (zh) | 半导体器件的制造方法 | |
| CN103137452B (zh) | 控制替代栅极结构高度的方法 | |
| US5262346A (en) | Nitride polish stop for forming SOI wafers | |
| CN105336688B (zh) | 半导体结构的形成方法 | |
| US20150325692A1 (en) | Fin field effect transistor (finfet) device including a set of merged fins formed adjacent a set of unmerged fins | |
| US20080124930A1 (en) | Methods of recycling a substrate including using a chemical mechanical polishing process | |
| CN105161450A (zh) | 一种双浅沟槽隔离形成方法 | |
| CN105161418B (zh) | 一种半导体器件及其制作方法和电子装置 | |
| CN109545676A (zh) | 半导体器件栅极高度平坦化方法 | |
| US6410403B1 (en) | Method for planarizing a shallow trench isolation | |
| US20240105501A1 (en) | Selective etches for reducing cone formation in shallow trench isolations | |
| CN109994429B (zh) | 半导体器件及其形成方法 | |
| CN102041508B (zh) | 刻蚀沟槽的方法 | |
| CN104078346A (zh) | 半导体器件的平坦化方法 | |
| CN104576539B (zh) | 半导体结构形成方法 | |
| CN104282564A (zh) | 半导体器件和鳍式场效应晶体管的形成方法 | |
| CN101097882A (zh) | 改善sti-cmp面内平坦性的方法 | |
| US6265325B1 (en) | Method for fabricating dual gate dielectric layers | |
| CN109950207A (zh) | 栅极的制造方法 | |
| CN106356295B (zh) | 一种层间介电层的化学机械抛光方法及其器件和电子装置 | |
| CN101800172A (zh) | 一种自对准多晶硅浮栅的制作方法 | |
| CN109755247B (zh) | 一种半导体器件及其制作方法 | |
| CN110957215B (zh) | 平坦化工艺方法 | |
| CN105336676B (zh) | 接触插塞的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |