CN113644024A - 一种接触孔刻蚀关键尺寸的方法和半导体器件 - Google Patents

一种接触孔刻蚀关键尺寸的方法和半导体器件 Download PDF

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Abstract

本发明实施例提出了一种接触孔刻蚀关键尺寸的方法和半导体器件，通过提供一包含有源区的半导体衬底，在有源区上形成多晶硅栅，多晶硅栅包括多晶硅、多晶硅栅掩模层和第一侧墙，在多晶硅栅表面形成硬质掩膜层，然后在硬质掩膜层表面回添氧化硅介质层，对氧化硅介质层进行化学机械研磨，以刻蚀工艺选定无选择性刻蚀方式进行回蚀，并去除多晶硅栅，沉积金属栅，并对金属栅进行化学机械研磨，对金属栅间的氧化硅介电层进行回蚀，沉积第二侧墙并对第二侧墙进行部分刻蚀，使得即使刻蚀工艺发生变化，也不会影响到关键尺寸大小,有效控制了关键尺寸的一致性，实现了自对准的工艺流程设计，增大了工艺窗口。

Description

一种接触孔刻蚀关键尺寸的方法和半导体器件
技术领域
本发明涉及半导体集成电路制造技术领域，具体涉及一种接触孔刻蚀关键尺寸的方法和半导体器件。
背景技术
在半导体集成电路制造中，特别是在现有的先进逻辑芯片工艺中，随着接触孔刻蚀(contact etch,简称CT etch)工艺变化，关键尺寸(Critical dimension,CD)的大小也会跟着发生变化,如图1所示，图1是接触孔刻蚀关键尺寸预期与实际对比的示意图,其中，图中11为预期正常情况下的关键尺寸大小，12为实际上的关键尺寸大小，显然，随着刻蚀工艺变化，关键尺寸变得比预期设定要大，而这会导致栅与栅间的电容值变化，会影响组件特性。
发明内容
有鉴于此,本发明提出了一种接触孔刻蚀关键尺寸的方法和半导体器件，以解决随着接触孔刻蚀工艺变化，关键尺寸也会发生变化的问题。
本发明提出一种接触孔刻蚀关键尺寸的方法，所述方法包括：
提供一半导体衬底，所述半导体衬底包括浅沟槽隔离区和有源区；
在所述有源区上形成多晶硅栅，然后进行组件增强工艺，其中，所述多晶硅栅包括多晶硅、位于所述多晶硅上的多晶硅栅掩模层和第一侧墙；
在所述多晶硅栅表面形成硬质掩膜层，然后在所述硬质掩膜层表面回添氧化硅介质层；
对所述氧化硅介质层进行化学机械研磨，并停止于所述硬质掩膜层；
以刻蚀工艺选定无选择性刻蚀方式进行回蚀，并去除所述多晶硅栅；
沉积金属栅，并对所述金属栅进行化学机械研磨；
对所述金属栅间的所述氧化硅介质层进行回蚀；
在经过回蚀的所述氧化硅介电层上沉积第二侧墙；
对所述第二侧墙进行部分刻蚀，使得所述第二侧墙与所述金属栅高度相同；
再次回填氧化硅介电层，并高于所述金属栅的顶部；
形成接触孔。
优选地，所述进行组件增强工艺包括pFET/nFET组件的电性增强工艺。
优选地，回填的所述氧化硅介电层高过所述多晶硅栅。
优选地，所述硬质掩模层为研磨所述氧化硅介电层的停止层。
优选地，所述无选择性刻蚀方式为对所述硬质掩模层、所述氧化硅介电层及所述多晶硅栅掩模层三层之间的无选择性。
优选地，所述无选择性蚀刻方式为干法无选择性蚀刻方式。
优选地，回蚀所述氧化硅介电层的高度不超过所述金属栅高度的一半。
优选地，回蚀所述氧化硅介电层的方式为干刻蚀或者湿法刻蚀方式。
优选地，所述第二侧墙相对于接触孔刻蚀的介电质有较低的刻蚀选择比。
优选地，所述方法还包括在所述接触孔中填充金属，以形成接触插塞。
本发明提出一种半导体器件，所述半导体器件包括：
经过平坦化处理的金属栅结构，所述金属珊结构包括半导体衬底、金属栅、第一侧墙、硬质掩膜层和氧化硅介电层；
第二侧墙；
接触孔。
优选地，所述第二侧墙通过对所述氧化硅介电层进行回蚀，然后在经过回蚀的所述氧化硅介电层上沉积形成，并且对所述第二侧墙进行部分刻蚀，使得所述第二侧墙与所述金属栅高度相同。
优选地，所述第二侧墙用于调节所述接触孔刻蚀关键尺寸的大小并固定所述接触孔的位置。
优选地，回蚀所述氧化硅介电层的高度不超过所述金属栅高度的一半。
优选地，所述第二侧墙相对于接触孔刻蚀的介电质有较低的刻蚀选择比。
优选地，所述半导体器件还包括接触插塞。
本发明提出的接触孔刻蚀关键尺寸的方法，基于经过平坦化处理的金属栅结构，通过对金属栅之间的氧化硅介电层进行回蚀，在经过回蚀的所述氧化硅介电层上沉积沉积形成第二侧墙，并对所述第二侧墙进行部分刻蚀，使得成型的第二侧墙能够固定后续形成的接触孔的位置，使得即使刻蚀工艺发生变化，也不会影响到关键尺寸大小,有效控制了关键尺寸的一致性，实现了自对准的工艺流程设计，增大了工艺窗口。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是接触孔刻蚀关键尺寸预期与实际对比的示意图；
图2是本发明实施例的接触孔刻蚀关键尺寸的方法的流程图；
图3是本发明实施例的对金属栅进行化学机械研磨后的结构示意图；
图4是本发明实施例的对金属栅间的氧化硅介电层进行回蚀后的结构示意图；
图5是本发明实施例的沉积第二侧墙后的结构示意图；
图6是本发明实施例的对第二侧墙进行刻蚀后的结构示意图；
图7是本发明实施例的再次回填氧化硅介电层后的结构示意图；
图8是本发明实施例的半导体器件的示意图；
图9是本发明实施例的另一半导体器件的示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
接触孔蚀刻是半导体制造中的一个重要步骤。接触孔蚀刻是采用光阻(PhotoResist，简称PR)作掩模，将光阻下面的氧化膜、氮化膜刻出一个竖孔(即接触孔)，用于将下层器件通过接触孔以连线(填充在接触孔中)与上层结构相连通。接触孔的大小直接关系到连线的电容、电阻大小以及RC延迟，因此，接触孔的关键尺寸成为一个非常重要的参数。
图2是本发明实施例的接触孔刻蚀关键尺寸的方法的流程图。
如图2所示，包括如下步骤：
步骤一，提供一半导体衬底，所述半导体衬底包括浅沟槽隔离区和有源区。
步骤二，在有源区上形成多晶硅栅，然后进行组件增强工艺。其中，所述多晶硅栅包括多晶硅、位于所述多晶硅上的多晶硅栅掩模层和第一侧墙，所述组件增强工艺包括pFET/nFET组件的电性增强工艺。
具体地，所述多晶硅栅掩模层包括两层，分别为氮化掩模层(SIN_HM)和氧化物掩模层(OX_HM)，在有源区区上形成有pFET/nFET，pFET/nFET包括所述多晶硅栅，依序完成pFET/nFET组件的电性增强工艺。
步骤三，在所述多晶硅栅表面形成硬质掩膜层，然后在所述硬质掩膜层表面回添氧化硅介电层。
在本发明实施例中，回填的氧化硅介电层必须高过所述多晶硅栅。
步骤四，对所述氧化硅介电层进行化学机械研磨，并停止于所述硬质掩模层。
在本发明实施例中，所述硬质掩模层为可以让化学机械(CMP)作为研磨氧化硅介电层的接触刻蚀停止层，所述硬质掩模层的材料为氮化硅。
步骤五，以刻蚀工艺选定无选择性刻蚀方式进行回蚀，并去除所述多晶硅栅。
具体地，所述无选择性刻蚀方式为对所述硬质掩模层、所述氧化硅介电层和所述多晶硅栅掩模层三层之间的无选择性。
在本发明实施例中，所述无选择性蚀刻方式为干法无选择性蚀刻方式。
步骤六，沉积金属栅，并对所述金属栅进行化学机械研磨。
这里，在金属栅化学机械研磨过程中，不以研磨停止层做为研磨终点，而是研磨直至金属栅平坦化。如图3所示，进行化学机械研磨后，金属栅的表面被平坦化。
请参阅图3，图3是本发明实施例的对金属栅进行化学机械研磨后的结构示意图，也即，经过上述步骤S210～步骤S260形成的半导体器件示意图，如图3所示，经过步骤S210～步骤S260形成的半导体器件包括半导体衬底1、金属栅2、第一侧墙3、硬质掩模层4和氧化硅介电层5。
步骤七，对所述金属栅间的所述氧化硅介电层进行回蚀。
请参阅图4，图4是本发明实施例的对金属栅间的氧化硅介电层进行回蚀后的结构示意图。在本发明实施例中，对所述金属栅间的所述氧化硅介电层进行回蚀的高度不超过所述金属栅高度的一半，也即，对一小半的氧化硅介电层进行回蚀。另外。回蚀所述氧化硅介电层的方式为干刻蚀或者湿法刻蚀方式。
步骤八，在经过回蚀的所述氧化硅介电层上沉积第二侧墙。
请参阅图5，图5是本发明实施例的沉积第二侧墙后的结构示意图，如图5所示，可以看到沉积的第二侧墙7。
在本发明实施例中，第二侧墙至少包括氧化物层和/或氮化物层，第一侧墙3、第二侧墙7只是为了便于说明进行了额外侧墙的沉积，第一侧墙3与第二侧墙7并没有本质上的不同。
步骤九，对所述第二侧墙进行部分刻蚀，使得所述第二侧墙与所述金属栅高度相同。
请参阅图6，图6是本发明实施例的对第二侧墙进行刻蚀后的结构示意图。如图6所示，对所述第二侧墙进行部分刻蚀，使得所述第二侧墙与所述金属栅高度相同。更具体地，对所述第二侧墙的刻蚀取决于后续要形成的接触孔的尺寸，在本发明实施例中，所述第二侧墙用于调节所述接触孔刻蚀关键尺寸的大小，并且刻蚀成型的第二侧墙要能够固定后续形成的接触孔的位置。
在本发明实施例中，所述第二侧墙相对于接触孔刻蚀的介电质有较低的刻蚀选择比。也即，侧墙的材质必须要与后续的接触孔刻蚀工艺中的介电质刻蚀有选择比，侧墙材质必须相对于介电质可以抵抗接触孔刻蚀。
步骤十，再次回填氧化硅介电层，并高于所述金属栅的顶部。
请参阅图7，图7是本发明实施例的再次回填氧化硅介电层后的半导体器件示意图。如图7所示，在本发明实施例中，为了便于接触孔刻蚀，再次回填的氧化硅介电层高于所述金属栅。
步骤十一，形成接触孔。
如图8所示，形成接触孔8。
在本发明实施例中，该接触孔刻蚀关键尺寸的方法进一步还可包括步骤S320，在所述接触孔中填充金属，以形成接触插塞。
在本发明实施例中，所述接触插塞为钨插塞。当然，可选地，也可以为其他金属材料的插塞。
综上所述，本发明实施例通过增加步骤七～步骤九，对所述金属栅间的氧化硅介电层进行回蚀，在经过回蚀的所述氧化硅介电层上进行额外侧墙沉积，并对所述额外侧墙进行刻蚀，使得额外侧墙，也即，第二侧墙7能作为接触孔的刻蚀工艺的底部自对准边界，即使刻蚀工艺发生变化，也不会影响到关键尺寸大小,有效控制了关键尺寸的一致性，实现了自对准的工艺流程设计，增大了工艺窗口。
图8是本发明实施例的半导体器件的示意图。如8所示，所述半导体器件包括金属栅结构、第二侧墙7和接触孔8。其中，所述金属珊结构，如图3所示，所述金属栅结构包括半导体衬底1、金属栅2、第一侧墙3、硬质掩膜层4和氧化硅介电层5。
具体地，所述第二侧墙7通过对所述氧化硅介电层5进行回蚀，然后在经过回蚀的所述氧化硅介电层上沉积形成，并且对所述第二侧墙7进行部分刻蚀，使得所述第二侧墙7与所述金属栅2高度相同。其中，回蚀所述氧化硅介电层的高度不超过所述金属栅高度的一半，所述第二侧墙相对于接触孔刻蚀的介电质有较低的刻蚀选择比。
在本发明实施例中，所述第二侧墙7用于调节所述接触孔刻蚀关键尺寸的大小。第二侧墙7可有效控制接触孔刻蚀关键尺寸，不会出现图1中所示的关键尺寸比预期大的问题。
图9是本发明实施例的另一的半导体器件的示意图。如图9所示，所述半导体器件还包括接触插塞6。
在本发明实施例中，所述接触插塞6为钨插塞。
本发明实施例提出的半导体器件，增加了额外的侧墙结构，也即，第二侧墙，用于调节接触孔刻蚀关键尺寸的大小并固定接触孔的位置，使得即使刻蚀工艺发生变化，也不会影响到关键尺寸大小,有效控制了关键尺寸的一致性，实现了自对准的工艺流程设计，增大了工艺窗口。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种接触孔刻蚀关键尺寸的方法，其特征在于,所述方法包括：
步骤一、提供一半导体衬底，在所述半导体衬底上形成浅沟槽隔离区和有源区；
步骤二、在所述有源区上形成多晶硅栅，然后进行组件增强工艺，其中，所述多晶硅栅包括多晶硅、位于所述多晶硅上的多晶硅栅掩模层和第一侧墙；
步骤三、在所述多晶硅栅表面形成硬质掩膜层，然后在所述硬质掩膜层表面回添氧化硅介电层；
步骤四、对所述氧化硅介电层进行化学机械研磨，并停止于所述硬质掩模层；
步骤五、以刻蚀工艺选定无选择性刻蚀方式进行回蚀，并去除所述多晶硅栅；
步骤六、沉积金属栅，并对所述金属栅进行化学机械研磨；
步骤七、对所述金属栅间的所述氧化硅介电层进行回蚀；
步骤八、在经过回蚀的所述氧化硅介电层上沉积第二侧墙；
步骤九，对所述第二侧墙进行部分刻蚀，使得所述第二侧墙与所述金属栅高度相同；
步骤十、回填所述氧化硅介电层，并高于所述金属栅的顶部；
步骤十一、形成接触孔。
2.根据权利要求1所述的方法，其特征在于，所述进行组件增强工艺包括pFET/nFET组件的电性增强工艺。
3.根据权利要求1所述的方法，其特征在于，回填的所述氧化硅介电层高过所述多晶硅栅。
4.根据权利要求1所述的方法，其特征在于，所述硬质掩模层为研磨所述氧化硅介电层的停止层。
5.根据权利要求1所述的方法，其特征在于，所述无选择性刻蚀方式为对所述硬质掩模层、所述氧化硅介电层和所述多晶硅栅掩模层三层之间的无选择性。
6.根据权利要求1所述的方法，其特征在于，所述无选择性蚀刻方式为干法无选择性蚀刻方式。
7.根据权利要求1所述的方法，其特征在于，回蚀所述氧化硅介电层的高度不超过所述金属栅高度的一半。
8.根据权利要求1所述的方法，其特征在于，回蚀所述氧化硅介电层的方式为干刻蚀或者湿法刻蚀方式。
9.根据权利要求1所述的方法，其特征在于，所述第二侧墙相对于接触孔刻蚀的介电质有较低的刻蚀选择比。
10.根据权利要求1所述的方法，其特征在于，所述方法还包括在所述接触孔中填充金属，以形成接触插塞。
11.一种半导体器件，其特征在于，所述半导体器件包括：
金属栅结构，所述金属珊结构包括半导体衬底、金属栅、第一侧墙、硬质掩膜层和氧化硅介电层；
第二侧墙；
接触孔。
12.根据权利要求11所述的半导体器件，其特征在于，所述第二侧墙通过对所述氧化硅介电层进行回蚀，然后在经过回蚀的所述氧化硅介电层上沉积形成，并且对所述第二侧墙进行部分刻蚀，使得所述第二侧墙与所述金属栅高度相同。
13.根据权利要求11所述的半导体器件，其特征在于，回蚀所述氧化硅介电层的高度不超过所述金属栅高度的一半。
14.根据权利要求11所述的半导体器件，其特征在于，所述第二侧墙相对于接触孔刻蚀的介电质有较低的刻蚀选择比。
15.根据权利要求11所述的半导体器件，其特征在于，所述第二侧墙用于调节所述接触孔刻蚀关键尺寸的大小并固定所述接触孔的位置。
16.根据权利要求11所述的半导体器件，其特征在于，所述半导体器件还包括接触插塞。
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