JP2005508568A - シリコン・オン・インシュレータ基板上の表側コンタクトの形成 - Google Patents

シリコン・オン・インシュレータ基板上の表側コンタクトの形成 Download PDF

Info

Publication number
JP2005508568A
JP2005508568A JP2002572618A JP2002572618A JP2005508568A JP 2005508568 A JP2005508568 A JP 2005508568A JP 2002572618 A JP2002572618 A JP 2002572618A JP 2002572618 A JP2002572618 A JP 2002572618A JP 2005508568 A JP2005508568 A JP 2005508568A
Authority
JP
Japan
Prior art keywords
contact
silicon
oxide layer
layer
polycrystalline silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002572618A
Other languages
English (en)
Inventor
フェチナー,ポール・エス
ユエ,チェイサン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Honeywell International Inc
Original Assignee
Honeywell International Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Honeywell International Inc filed Critical Honeywell International Inc
Publication of JP2005508568A publication Critical patent/JP2005508568A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743Making of internal connections, substrate contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

シリコン・オン・インシュレータ(SOI)ウェーハに表側コンタクトを形成する方法が説明される。接続多結晶シリコンがシリコン基板層をコンタクト用プラグに接続する。この接続はSOIウェーハの底部基板を接地する又は底部基板にバイアスをかける手段を提供する。ドーピングを追加するためにスペーサを加えることができる。

Description

【技術分野】
【0001】
本発明は、一般にシリコン・オン・インシュレータ(SOI)ウェーハのデバイス製造方法に関し、さらに詳細に述べると、SOIウェーハのシリコン基板に達する表側(フロントサイド)コンタクトを形成する方法に関する。
【背景技術】
【0002】
本出願は、2001年3月14日出願の米国仮出願番号60/275,764の優先権を主張するものであり、この仮出願を参照により組み込んでいる。SOIは、シリコン基板上に絶縁層(即ち、埋込酸化物層)を配置するデバイス製造方法である。その後、この絶縁層の上部に配置されたシリコンの層内でトランジスタが製造される。この方法は、キャパシタンスを低減することによって速度がより速く、使用する電力がより少なくなり、SOI上のデバイス動作を従来の相補型MOS(CMOS)法のものより優れたものにしている。
【0003】
多数の応用において、SOI回路のシリコン基板を接地し、バイアスをかけることが望まれている。しかしながら、大部分の、フリップチップ(flip chip)やダイスタッキング(die stacking)などのより進歩した実装(packaging)技術では、基板への接続を製造することは非常に高価である。したがって、基板を表側(フロントサイド)コンタクトに接続することが必要である。標準的な半導体の製造方法はこの表側コンタクトを作るように変更しなければならない。
【0004】
サブミクロンのリソグラフィでは、コンタクト層及び金属電極配線層を規定するコンタクト用誘電層の高度な平面性が要求される。ゲート多結晶シリコン(gate polysilicon)、ソース/ドレイン領域、及びその下の基板に同時に接触させるためには、平面化されたコンタクト用誘電物を下のシリコン基板までエッチングできるように選択性の要件を大幅に増加させなければならない。これらの要件は製造コストを増加させる。
【0005】
表側コンタクト形成方法は、Brady等により、米国特許第5314841号、「Method of Forming a Frontside Contact to the Silicon Substrate of a SOI Wafer」に記載されている。この方法は、図1に示すように構造物を平面化することなく表側コンタクトを形成する。この方法では、今日の平面化コンタクト用誘電物の工程に対応できるためにはコンタクトのエッチングを大幅に調整することが必要になる。
【0006】
発明名称が「Method for Forming a Frontside Contact to the Silicon Substrate of a SOI Wafer in the Presence of Planarized Contact Dielectrics」で、本発明と同一の被譲渡人に譲渡された米国特許出願第09/163687号には、このようなコンタクトを形成する別の手法が記載されている。この手法は、図2に示すように明確に定めた輪郭と局部的な相互接続を含む。この明確に定めた輪郭は密度に影響を与え、一方、局部的な相互接続はすべてのSOIプロセスに必要なものではない。
【発明の開示】
【発明が解決しようとする課題】
【0007】
本明細書に開示された方法と構造は、これら従来の試みを改良するものと考えられる。
【課題を解決するための手段】
【0008】
SOIウェーハのシリコン基板層を表側コンタクトに接続する典型的な実施形態について説明する。孔が電界酸化物層と埋込酸化物層とを通してエッチングされ、これによって、表側コンタクトが形成される予定の部分のシリコン基板層を露出させている。この孔の部分のシリコン基板層内に注入が行われる。その後、接続多結晶シリコンが孔内に付着され、エッチングされて表側コンタクトを形成する。コンタクト用誘電層が次に付着される。コンタクト用孔がコンタクト用誘電層内にエッチングされ、コンタクト用プラグを形成する耐熱性金属が充填される。その後、コンタクト用プラグの上に金属パッドが配置されてウェーハ上の他の部品への表面配線が設けられる。接続多結晶シリコンを付着する前に、孔内にドープスペーサを配置することによってドーピングを追加することができる。以下に、現在好ましい実施形態を添付図面と合わせて説明するが、各種の図において同一の参照数字は同一の部品を表している。
【発明を実施するための最良の形態】
【0009】
第1の典型的実施形態
図3は表側コンタクト100の第1の典型的実施形態を示す。この表側コンタクト100はシリコン基板層102、埋込酸化物層104、電界酸化物層106、インプラント112、接続多結晶シリコン114、コンタクト用誘電層116、コンタクト用プラグ118、及び金属パッド120を含むことができる。図示したように、接続多結晶シリコン114はシリコン基板層102をコンタクト用プラグ118に接続して、シリコン・オン・インシュレータ(SOI)回路のシリコン基板を接地する又はこの基板にバイアスをかける手段をもたらしている。表側コンタクト100を製造する方法を以下に説明する。
【0010】
図4は典型的な実施形態による加工の第一段階時の表側コンタクト部分を示す。表側コンタクト100の形成は、表側コンタクト100が形成されることになっている部分のSOIウェーハからシリコンの上層を除去し、埋込酸化物層104を露出させることによって開始することができる。シリコンの上層は図4に示してない。シリコンの上層は、例えば、反応性イオンエッチング(RIE)法を用いて除去することができる。埋込酸化物層104に対して選択的な他のエッチング法を使用することもできる。その後、埋込酸化物層104上に電界酸化物層106を付着することができる。化学蒸着又はその他の任意の適切な方法を用いて付着を行うことができる。電界酸化物層106は保護層として働き、またドーピングバリアとして役立つことができる。
【0011】
図5は典型的な実施形態による加工の追加段階時の表側コンタクト部分を示す。図4に示すように、電界酸化物層106を付着した後、エッチングする予定のパターンを備えたフォトレジスト108を電界酸化物層106の上に配置することができる。次に、孔110が電界酸化物層106及び埋込酸化物層104を通して、下のシリコン基板層102までエッチングされる。参照により本明細書に組み込まれている普通に譲渡された特許出願、「Method for Forming a Frontside Contact to the Silicon Substrate of a SOI Wafer in the Presence of Planarized Contact Dielectrics」(番号09/163,687)に概説されるように、この孔110の明確な輪郭は利益のあるものであろう。エッチング法は、経済性などの要因に基づいて選択してもよい。典型的な実施形態によれば、工業的標準の直線壁型RIEプラズマエッチングが使用される。
【0012】
エッチングによって孔110が生成された後、シリコン基板層102内のドーピングを増加させるために孔110を通して注入112を行ってもよい。注入112はP+注入かN+注入のどちらで行ってもよい。注入112は、シリコン基板層102と接続多結晶シリコン114の間に電気接続を与えるのに十分な導電性があるものが使用できる。典型的実施形態によれば、接続多結晶シリコン114がN+を添加されている場合、シリコン基板層102内で70keVにおいておおむね1.25×1015原子/cm2のP+注入112が行われるが、他の注入物を用いてもよい。別の実施形態においては、N+注入を行うことが利益になるかもしれず、あるいは注入をまったく行わないほうが利益になるかもしれない。注入112を行った後、フォトレジスト108を除去し、ウェーハの洗浄を行うことができる。
【0013】
図6は典型的な実施形態による加工の追加段階における表側コンタクト部分を示す。接続多結晶シリコン114はウェーハ上に付着することができる。接続多結晶シリコン114にはN+あるいはP+を添加することができる。この不純物添加は付着の前か後のどちらかで行われる。ドーパント及び不純物添加時期の各選択は、他のウェーハに関する製造要求条件に基づいて決定することができる。例えば、ウェーハ上のゲート製造のために他のN+ドープ多結晶シリコンが必要な場合、表側コンタクト100を形成するために同じ材料を使用することができる(図3参照)。
【0014】
接続多結晶シリコン114は次にエッチングすることができる。エッチング工程の前に、接続多結晶シリコン114の縁を規定するためにフォトレジストが一般に使用される。このフォトレジストは図6に示してない。エッチング方法は、接続多結晶シリコン114に適合するものであれはどのようなものを用いてもよい。典型的実施形態によれば、本発明のフォトレジスト及びエッチ工程はウェーハ上のゲート加工と同時に起こるだろう。図6はエッチング後の接続多結晶シリコン114の典型的実施形態を示しているが、この接続多結晶シリコンはこの形状に限定されない。シリコン基板層102をコンタクト用プラグ118に接続する手段を与えるものであればどんな形状でも用いることができる。
【0015】
図7は典型的な実施形態による加工の追加段階時の表側コンタクト部分を示す。コンタクト用誘電層116はウェーハ上に付着することができる。次いで、ウェーハ上を平坦面にするために平面化処理を行うことができる。典型的実施形態では、化学的機械研磨を使用しているが、他の平面化手法を用いてもよい。表側コンタクト100は標準のゲート接点と同じ高さにすることができるので、表側コンタクト100を含まない工程の流れに対して選択性の要求条件を追加する必要はない。
【0016】
図3に戻って説明すると、次に、コンタクト用誘電層116を通してコンタクト用孔をエッチングすることができる。耐熱性金属をコンタクト用孔内に付着させ、コンタクト用プラグ118を形成することができる。典型的実施形態においては、タングステンが用いられる。しかしながら、他の銅又はアルミニウムなどの金属もこの目的に好適に使用できる。接続多結晶シリコン114をウェーハの上層に接続する他の方法を使用することもできる。コンタクト用プラグ118の上に金属パッド120が配置されてウェーハ上の他の部品への表面配線が設けられる。金属パッド120はアルミニウムでよいが、本目的のために他の導電性材料を使用することができる。
【0017】
ケイ素化合物はコンタクト用プラグ118と接続多結晶シリコン114の間に配置することができる。このケイ素化合物は図3に示してない。ケイ素化合物は合金工程の熱処理段階時に形成することができ、さもなければコンタクト用プラグ118を付着させる前に接続多結晶シリコン114上に付着することができる。その他の障壁層を用いることもできる。別の実施形態においては、表側コンタクト100を形成するときにケイ素化合物を使用しないかもしれない。
【0018】
図11は典型的な実施形態により表側コンタクト100を形成する方法を例示する工程系統図を提供している。方法1100は、図3から図7までを参考に上記の方法を要約したものである。
【0019】
第2の典型的実施形態
図8は別の典型的実施形態による表側コンタクト800を示している。この表側コンタクト800はシリコン基板層102、埋込酸化物層104、電界酸化物層106、インプラント112、接続多結晶シリコン114、コンタクト用誘電層116、コンタクト用プラグ118、金属パッド120、及びスペーサ122を含む。図示されているように、接続多結晶シリコン114は、シリコン基板102をコンタクト用プラグ118に接続して、シリコン・オン・インシュレータ(SOI)回路のシリコン基板を接地する又はこの基板にバイアスをかける手段を提供している。
【0020】
表側コンタクト800はドーピングを追加するためにスペーサ122を含む。スペーサ122は、回路設計上埋込酸化物層104を厚くする必要がある場合に必要と可能性がある。例えば、表側コンタクト800の厚さが10,000〜20,000オングストロームの範囲にある場合、十分なドーピングを持たせるためにスペーサ122が必要となる可能性がある。表側コンタクト800を製造する方法を以下に説明する。
【0021】
図4は典型的実施形態による加工の第一段階時の表側コンタクト部分を示す。表側コンタクト800の形成は、表側コンタクト800が形成されることになっている部分のSOIウェーハからシリコンの上層を除去し、埋込酸化物層104を露出させることによって開始することができる。シリコンの上層は図4に示してない。シリコンの上層は、例えば、RIE法を用いて除去することができる。埋込酸化物層104に対して選択的な他のエッチング法を使用することもできる。その後、埋込酸化物層104上に電界酸化物層106を付着することができる。化学蒸着又はその他の任意の適切な方法を用いて付着を行うことができる。電界酸化物層106は保護層として働き、またドーピングバリアとして役立つことができる。
【0022】
図5は典型的な実施形態による加工の追加段階時の表側コンタクト部分を示す。図4に示すように、電界酸化物層106を付着した後、エッチングする予定のパターンを備えたフォトレジスト108を電界酸化物層106の上に配置することができる。次に、孔110が電界酸化物層106及び埋込酸化物層104を通して、下のシリコン基板層102までエッチングされる。参照により本明細書に組み込まれている普通に譲渡された特許出願、「Method for Forming a Frontside Contact to the Silicon Substrate of a SOI Wafer in the Presence of Planarized Contact Dielectrics」(番号09/163,687)に概説されるように、この孔110の明確な輪郭は利益のあるものであろう。エッチング法は、経済性などの要因に基づいて選択してもよい。典型的実施形態によれば、工業的標準の直線壁型RIEプラズマエッチングが使用される。
【0023】
エッチングによって孔110が生成された後、シリコン基板層102内のドーピングを増加させるために孔110を通して注入112を行ってもよい。注入112はP+注入かN+注入のどちらで行ってもよい。ドーパントの選択はスペーサ122及び接続多結晶シリコン114のドーパントタイプに基づいて決定することができる。例えば、スペーサ122と接続多結晶シリコン114がP+である場合、P+注入が好ましいだろう。注入112は、シリコン基板層102と接続多結晶シリコン114の間に電気接続を与えるのに十分な導電性があるものが使用できる。典型的実施形態によれば、シリコン基板層102内で70keVにおいておおむね1.25×1015原子/cm2のP+注入112が行われるが、他の注入物を用いてもよい。別の実施形態においては、N+注入を行うことが利益になるかもしれず、あるいは注入をまったく行わないほうが利益になるかもしれない。注入112を行った後、フォトレジスト108を除去し、ウェーハの洗浄を行うことができる。
【0024】
図9は典型的な実施形態による加工の追加段階時の表側コンタクト部分を示す。典型的な実施形態において、孔110内に珪酸ホウ素ガラスを付着させ、表側コンタクトの側面124に沿って逆にエッチングしてスペーサ122を形成する。珪酸ホウ素ガラスのスペーサはP+ドーピングを追加することができる。珪酸ホウ素ガラスに対して選択的な付着法及びエッチング法であればどれも使用することができる。典型的実施形態においてはドーピング源として珪酸ホウ素ガラスが選択される。しかしながら、N+ドーピングをもたらすものを含めて、他のドーパント材を使用することができる。
【0025】
図10は典型的実施形態による加工の追加段階時の表側コンタクト部分を示す。接続多結晶シリコン114はウェーハ上に付着することができる。典型的実施形態において、接続多結晶シリコン114は不純物添加されていない多結晶シリコンとして付着することができる。接続多結晶シリコン114は付着の後、N+あるいはP+を添加することができる。別の実施形態においては、接続多結晶シリコン114は付着の前に不純物添加することができ、あるいは付着時のその位置で不純物添加することができる。ドーパントタイプの選択は、インプラント112及びスペーサ122のドーパントタイプに基づいて行うことができる。例えば、インプラント112とスペーサ122がP+である場合、接続多結晶シリコン114はP+添加になるであろう。他の実施形態では異なったドーパントタイプの組み合わせを用いることができる。例えば、インプラント112、スペーサ122、及び接続多結晶シリコン114はすべてN+添加することができる。
【0026】
その後、接続多結晶シリコン114はエッチングすることができる。エッチング工程の前に、接続多結晶シリコン114の縁を規定するためにフォトレジストが一般に使用される。このフォトレジストは図10に示してない。エッチング方法は、接続多結晶シリコン114に適合するものであれはどのようなものを用いてもよい。典型的実施形態によれば、本発明のフォトレジスト及びエッチ工程はウェーハ上のゲート加工と同時に起こるだろう。図10はエッチング後の接続多結晶シリコン114の典型的実施形態を示しているが、この接続多結晶シリコンはこの形状に限定されない。シリコン基板層102をコンタクト用プラグ118に接続する手段を与えるものであればどんな形状でも用いることができる。
【0027】
接続多結晶シリコン114の上部領域にドープを行うには代表的なMOSトランジスタ製造方法に伴うソース/ドレイン/ゲート注入及びアニールで十分かもしれない。しかしながら、表側コンタクト800の開口部が深くて狭い場合は、ドーパントがシリコン基板層102の界面まで実質的に拡散しないかもしれない。不純物添加したスペーサ122から外部へ拡散すれば、実質的にシリコン基板層102の界面まで達する接続多結晶シリコン114のドーピングが得られる。
【0028】
図8に戻って説明すると、コンタクト用誘電層116はウェーハ上に付着することができる。次いで、ウェーハ上を平坦面にするために平面化処理を行うことができる。典型的実施形態では、化学的機械研磨を使用しているが、他の平面化手法を用いてもよい。
【0029】
その後、コンタクト用誘電層116を通してコンタクト用孔をエッチングすることができる。耐熱性金属をコンタクト用孔内に付着させ、コンタクト用プラグ118を形成することができる。典型的実施形態においては、タングステンが用いられる。しかしながら、他の銅又はアルミニウムなどの金属もこの目的に好適に使用できる。接続多結晶シリコン114をウェーハの上層に接続する他の方法を使用することもできる。コンタクト用プラグ118の上に金属パッド120が配置されてウェーハ上の他の部品への表面配線が設けられる。金属パッド120はアルミニウムでよいが、本目的のために他の導電性材料を使用することができる。
【0030】
ケイ素化合物はコンタクト用プラグ118と接続多結晶シリコン114の間に配置することができる。このケイ素化合物は図8に示してない。ケイ素化合物は合金工程の熱処理段階時に形成することができ、さもなければコンタクト用プラグ118を付着させる前に接続多結晶シリコン114上に付着することができる。その他の障壁層を用いることもできる。別の実施形態においては、表側コンタクト800を形成するときにケイ素化合物を使用しないかもしれない。
【0031】
図12は、典型的な実施形態により表側コンタクト800を形成する方法を例示する工程系統図を提供している。方法1200は図4、5、8、9及び図10を参考に上記の方法を要約したものである。
【0032】
本明細書では2つの典型的実施形態を開示してきたが、本発明の目的とする範囲を逸脱することなく他の変更態様が可能である。例えば、数多のエッチング及び付着方法を含め、種々の半導体製造方法が本発明自体の範囲を逸脱することなく用いることができる。請求範囲はその効力について記述のない限り、文書に記載された指示ないしは要素に限定されるものと解釈すべきではない。したがって、以下の請求項及びこれと同等のものの範囲と精神の範囲に入るすべての実施形態は本発明のものとして請求される。
【図面の簡単な説明】
【0033】
【図1】構造を平面化せずに表側コンタクトを形成する方法を示す従来技術の断面図である。
【図2】明確に定めた形状制御を行い、局部的な相互接続を用いて表側コンタクトを形成する方法を示す従来技術の断面図である。
【図3】第1の典型的実施形態の表側コンタクトの断面図である。
【図4】上部シリコンを除去し電界酸化物を付着させた後の典型的実施形態の表側コンタクト部分の断面図である。
【図5】典型的な実施形態のエッチング及び注入を行った後の表側コンタクト部分の断面図である。
【図6】第1の典型的な実施形態により接続多結晶シリコンを付着した後の表側コンタクト部分の断面図である。
【図7】第1の典型的な実施形態によりコンタクト用誘電層を付着した後の表側コンタクト部分の断面図である。
【図8】第2の典型的な実施形態による表側コンタクトの断面図である。
【図9】第2の典型的な実施形態によりスペーサを形成した後の表側コンタクト部分の断面図である。
【図10】第2の典型的な実施形態により接続多結晶シリコンを付着した後の表側コンタクト部分の断面図である。
【図11】第1の典型的な実施形態により表側コンタクトを形成する方法を例示する工程系統図である。
【図12】第2の典型的な実施形態により表側コンタクトを形成する方法を例示する工程系統図である。

Claims (40)

  1. コンタクト用プラグと、
    少なくとも電界酸化物層と埋込酸化物層を含み、基板層を露出させる孔が電界酸化物層と埋込酸化物層とを通してエッチングされる複数の半導体層と、
    基板層にバイアスをかける手段を提供する接続を基板層とコンタクト用プラグ間に提供する接続多結晶シリコンと、を組み合わせて含むシリコン・オン・インシュレータ基板上の表側コンタクト。
  2. 前記コンタクト用プラグが金属である請求項1に記載のコンタクト。
  3. 前記金属がタングステンである請求項2に記載のコンタクト。
  4. 前記基板層が孔の下にドープ領域を有する請求項1に記載のコンタクト。
  5. 前記ドープ領域が注入によってP+を添加される請求項4に記載のコンタクト。
  6. 前記P+の注入が70keVでおおむね1.25×1015原子/cm2の注入である請求項5に記載のコンタクト。
  7. 前記ドープ領域が注入によってN+を添加される請求項4に記載のコンタクト。
  8. 前記ドープ領域がシリコン基板層と接続多結晶シリコン間の電気接続を提供する請求項4に記載のコンタクト。
  9. 前記接続多結晶シリコンが実質的に基板層内のドープ領域と接触する請求項4に記載のコンタクト。
  10. 金属パッドが実質的にコンタクト用プラグの上に配置される請求項1に記載のコンタクト。
  11. ケイ素化合物が実質的に接続多結晶シリコンとコンタクト用プラグの間に配置される請求項1に記載のコンタクト。
  12. コンタクト用誘電層が実質的に電界酸化物層の上に配置される請求項1に記載のコンタクト。
  13. 孔の中に配置された少なくとも1つのスペーサを更に含み、該少なくとも1つのスペーサがドーピングを追加するために珪酸ホウ素ガラスで構成される請求項1に記載のコンタクト。
  14. コンタクト用プラグと、
    少なくとも電界酸化物層と埋込酸化物層を含み、基板層を露出させる孔が電界酸化物層と埋込酸化物層とを通してエッチングされる複数の半導体層と、
    孔の中に配置されて追加のドーピングを与える少なくとも1つのスペーサと、
    基板層にバイアスをかける手段を提供する接続を基板層とコンタクト用プラグ間に提供する接続多結晶シリコンと、を組み合わせて含むシリコン・オン・インシュレータ基板上の表側コンタクト。
  15. 前記少なくとも1つのスペーサが珪酸ホウ素ガラスで構成される請求項14に記載のコンタクト。
  16. 前記コンタクト用プラグが金属である請求項14に記載のコンタクト。
  17. 前記金属がタングステンである請求項16に記載のコンタクト。
  18. 前記基板層が孔の下にドープ領域を有する請求項14に記載のコンタクト。
  19. 前記ドープ領域が注入によってP+を添加される請求項18に記載のコンタクト。
  20. 前記P+の注入が70keVで概ね1.25×1015原子/cm2の注入である請求項19に記載のコンタクト。
  21. 前記ドープ領域がシリコン基板層と接続多結晶シリコン間の電気接続を提供する請求項18に記載のコンタクト。
  22. 前記接続多結晶シリコンが実質的に基板層内のドープ領域と接触する請求項18に記載のコンタクト。
  23. 金属パッドが実質的にコンタクト用プラグの上に配置される請求項14に記載のコンタクト。
  24. ケイ素化合物が実質的に接続多結晶シリコンとコンタクト用プラグの間に配置される請求項14に記載のコンタクト。
  25. コンタクト用誘電層が実質的に電界酸化物層の上に配置される請求項14に記載のコンタクト。
  26. 金属パッドが実質的にタングステンコンタクト用プラグの上に配置されるタングステンコンタクト用プラグと、
    少なくとも電界酸化物層と埋込酸化物層を含み、基板層を露出させる孔が電界酸化物層と埋込酸化物層とを通してエッチングされ、基板層が、70keVで1.25×1015原子/cm2の注入によって実質的に不純物を添加されているP+注入領域を孔の下に有し、コンタクト用誘電層が実質的に電界酸化物層の上に配置される複数の半導体層と、
    基板層のドープ領域とタングステンコンタクト用プラグ間の接続を提供し、ケイ素化合物が実質的に接続多結晶シリコンとタングステンコンタクト用プラグの間に配置され、前記接続が基板層にバイアスをかける手段を提供する接続多結晶シリコンと、を組み合わせて含むシリコン・オン・インシュレータ基板上の表側コンタクト。
  27. 孔の中に配置された少なくとも1つのスペーサを更に含み、少なくとも1つのスペーサがドーピングを追加するために珪酸ホウ素ガラスで構成される請求項26に記載のコンタクト。
  28. シリコン・オン・インシュレータ基板上に表側コンタクトを形成する方法であって、
    表側コンタクトが形成されるべき部分のシリコンの上層を除去し、これによって埋込酸化物層を実質的に露出させる工程と、
    埋込酸化物層上に電界酸化物層を付着させる工程と、
    電界酸化物層及び埋込酸化物層を通してシリコン基板層まで孔をエッチングする工程と、
    孔を通して基板層に注入を行う工程と、
    接続多結晶シリコンを付着させる工程と、
    接続多結晶シリコンをエッチングする工程と、
    コンタクト用誘電層を付着させる工程と、
    コンタクト用プラグを形成する工程とを組み合わせて含む方法。
  29. 金属パッドを実質的にコンタクト用プラグの上に形成する工程を更に含む請求項28に記載の方法。
  30. 注入を行う工程の後、ドーピングを追加するために少なくとも1つのスペーサに付着させ、エッチングを行う工程を更に含む請求項28に記載の方法。
  31. 前記少なくとも1つのスペーサが珪酸ホウ素ガラスで構成されている請求項30に記載の方法。
  32. 前記シリコンの上部層を除去する工程は反応性イオンエッチングを用いることを含む請求項28に記載の方法。
  33. 前記孔をエッチングする工程が、エッチングする位置を実質的に画成するためフォトレジストを適用する工程を含むことを含む請求項28に記載の方法。
  34. 前記孔をエッチングする工程が、直線壁型エッチングを行う工程を含む請求項28に記載の方法。
  35. 前記注入を行う工程が、70keVで概ね1.25×1015原子/cm2のP+注入を行うことを含む請求項28に記載の方法。
  36. 前記接続多結晶シリコンをエッチングする工程が、エッチングする位置を実質的に画成するためフォトレジストを適用する工程を含む請求項28に記載の方法。
  37. 前記コンタクト用プラグを形成する工程が、コンタクト用誘電層内のコンタクト用孔をエッチングする工程を含む請求項28に記載の方法。
  38. 前記コンタクト用プラグを形成する工程が、コンタクト用孔内に金属を付着させる工程を含む請求項28に記載の方法。
  39. 前記金属がタングステンである請求項38に記載の方法。
  40. ケイ素化合物が実質的に金属と接続多結晶シリコンの間に配置される請求項38に記載の方法。
JP2002572618A 2001-03-14 2002-03-12 シリコン・オン・インシュレータ基板上の表側コンタクトの形成 Pending JP2005508568A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US27576401P 2001-03-14 2001-03-14
US09/995,400 US6603166B2 (en) 2001-03-14 2001-11-27 Frontside contact on silicon-on-insulator substrate
PCT/US2002/007311 WO2002073667A2 (en) 2001-03-14 2002-03-12 Formation of a frontside contact on silicon-on-insulator substrate

Publications (1)

Publication Number Publication Date
JP2005508568A true JP2005508568A (ja) 2005-03-31

Family

ID=26957582

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002572618A Pending JP2005508568A (ja) 2001-03-14 2002-03-12 シリコン・オン・インシュレータ基板上の表側コンタクトの形成

Country Status (6)

Country Link
US (2) US6603166B2 (ja)
EP (1) EP1368828A2 (ja)
JP (1) JP2005508568A (ja)
AU (1) AU2002247310A1 (ja)
NO (1) NO20034099L (ja)
WO (1) WO2002073667A2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6776622B2 (en) * 2002-07-26 2004-08-17 Winbond Electronics Corporation Conductive contact structure and process for producing the same
DE10303643B3 (de) * 2003-01-30 2004-09-09 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Substratkontakten bei SOI-Schaltungsstrukturen
US7485926B2 (en) * 2003-01-30 2009-02-03 X-Fab Semiconductor Foundries Ag SOI contact structures
JP2004327910A (ja) * 2003-04-28 2004-11-18 Sharp Corp 半導体装置およびその製造方法
DE10324433B4 (de) * 2003-05-28 2007-02-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Substratkontakts für ein SOI-Halbleiterbauteil
US7672558B2 (en) * 2004-01-12 2010-03-02 Honeywell International, Inc. Silicon optical device
US7177489B2 (en) * 2004-03-18 2007-02-13 Honeywell International, Inc. Silicon-insulator-silicon thin-film structures for optical modulators and methods of manufacture
US7149388B2 (en) * 2004-03-18 2006-12-12 Honeywell International, Inc. Low loss contact structures for silicon based optical modulators and methods of manufacture
US7217584B2 (en) * 2004-03-18 2007-05-15 Honeywell International Inc. Bonded thin-film structures for optical modulators and methods of manufacture
US20050214989A1 (en) * 2004-03-29 2005-09-29 Honeywell International Inc. Silicon optoelectronic device
DE102005046624B3 (de) * 2005-09-29 2007-03-22 Atmel Germany Gmbh Verfahren zur Herstellung einer Halbleiteranordnung
US20070101927A1 (en) * 2005-11-10 2007-05-10 Honeywell International Inc. Silicon based optical waveguide structures and methods of manufacture
US7362443B2 (en) 2005-11-17 2008-04-22 Honeywell International Inc. Optical gyro with free space resonator and method for sensing inertial rotation rate
US7463360B2 (en) * 2006-04-18 2008-12-09 Honeywell International Inc. Optical resonator gyro with integrated external cavity beam generator
US7454102B2 (en) 2006-04-26 2008-11-18 Honeywell International Inc. Optical coupling structure
US20070274655A1 (en) * 2006-04-26 2007-11-29 Honeywell International Inc. Low-loss optical device structure
US7535576B2 (en) * 2006-05-15 2009-05-19 Honeywell International, Inc. Integrated optical rotation sensor and method for sensing rotation rate
US7414289B2 (en) 2006-07-17 2008-08-19 Advanced Micro Devices, Inc. SOI Device with charging protection and methods of making same
US7675121B2 (en) * 2007-10-08 2010-03-09 International Business Machines Corporation SOI substrate contact with extended silicide area

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521615A (ja) * 1991-07-10 1993-01-29 Ricoh Co Ltd 半導体装置とその製造方法
JPH09232427A (ja) * 1996-02-23 1997-09-05 Nec Corp 半導体装置の製造方法
JP2000196102A (ja) * 1998-10-20 2000-07-14 Citizen Watch Co Ltd 半導体装置およびその製造方法
JP2000223684A (ja) * 1999-01-28 2000-08-11 Internatl Business Mach Corp <Ibm> Soiウエハ上に基板コンタクトを形成する方法および半導体デバイス

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5049521A (en) 1989-11-30 1991-09-17 Silicon General, Inc. Method for forming dielectrically isolated semiconductor devices with contact to the wafer substrate
US5314841A (en) 1993-04-30 1994-05-24 International Business Machines Corporation Method of forming a frontside contact to the silicon substrate of a SOI wafer
US5479048A (en) 1994-02-04 1995-12-26 Analog Devices, Inc. Integrated circuit chip supported by a handle wafer and provided with means to maintain the handle wafer potential at a desired level
JP3377896B2 (ja) 1995-11-30 2003-02-17 シャープ株式会社 半導体装置の製造方法
US5610083A (en) 1996-05-20 1997-03-11 Chartered Semiconductor Manufacturing Pte Ltd Method of making back gate contact for silicon on insulator technology
US6300666B1 (en) 1998-09-30 2001-10-09 Honeywell Inc. Method for forming a frontside contact to the silicon substrate of a SOI wafer in the presence of planarized contact dielectrics
US6355511B1 (en) * 2000-06-16 2002-03-12 Advanced Micro Devices, Inc. Method of providing a frontside contact to substrate of SOI device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521615A (ja) * 1991-07-10 1993-01-29 Ricoh Co Ltd 半導体装置とその製造方法
JPH09232427A (ja) * 1996-02-23 1997-09-05 Nec Corp 半導体装置の製造方法
JP2000196102A (ja) * 1998-10-20 2000-07-14 Citizen Watch Co Ltd 半導体装置およびその製造方法
JP2000223684A (ja) * 1999-01-28 2000-08-11 Internatl Business Mach Corp <Ibm> Soiウエハ上に基板コンタクトを形成する方法および半導体デバイス

Also Published As

Publication number Publication date
AU2002247310A1 (en) 2002-09-24
US20020195638A1 (en) 2002-12-26
WO2002073667A2 (en) 2002-09-19
NO20034099D0 (no) 2003-09-15
US6603166B2 (en) 2003-08-05
WO2002073667A3 (en) 2003-03-13
EP1368828A2 (en) 2003-12-10
US6576508B2 (en) 2003-06-10
NO20034099L (no) 2003-10-31
US20020130347A1 (en) 2002-09-19

Similar Documents

Publication Publication Date Title
US5777370A (en) Trench isolation of field effect transistors
JP3251867B2 (ja) 半導体ウエハの層間スタッド形成方法
US5759907A (en) Method of making large value capacitor for SOI
JP3860672B2 (ja) トランジスタの製造方法およびその製造方法によって製造されたトランジスタ
US5614750A (en) Buried layer contact for an integrated circuit structure
US10916468B2 (en) Semiconductor device with buried local interconnects
US6576508B2 (en) Formation of a frontside contact on silicon-on-insulator substrate
CN108231670B (zh) 半导体元件及其制作方法
CN111816605A (zh) 半导体元件及其制作方法
US6054385A (en) Elevated local interconnect and contact structure
US6137126A (en) Method to reduce gate-to-local interconnect capacitance using a low dielectric constant material for LDD spacer
US20010016413A1 (en) Semiconductor device and method of manufacturing a semiconductor device with reduced contact failures
KR100311842B1 (ko) 컨택트 형성 방법 및 반도체 장치
EP0660392A1 (en) Method and interlevel dielectric structure for improved metal step coverage
US7227228B2 (en) Silicon on insulator device and method of manufacturing the same
US6426263B1 (en) Method for making a merged contact window in a transistor to electrically connect the gate to either the source or the drain
JP2002050702A (ja) 半導体装置
US20040217421A1 (en) SOI field effect transistor element having an ohmic substrate contact
US7053454B1 (en) Semiconductor component, method for producing the semiconductor component, and method for producing electrical connections between individual circuit elements
JP3342652B2 (ja) Bpsgリフローおよびこれによって形成される集積回路チップに関連するパターンひずみを抑制する方法
JP3247106B2 (ja) 集積回路の製法と集積回路構造
KR0161191B1 (ko) 반도체 소자의 제조방법
KR100674645B1 (ko) 반도체 소자 제조 방법
KR0178291B1 (ko) 횡방향 고속 바이폴라 트랜지스터 및 그의 제조방법
JPH09252133A (ja) 集積回路装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081104

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090203

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090422

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090804