CN114520185A - 利用富陷阱层增强的隔离沟槽 - Google Patents

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Abstract

本申请涉及利用富陷阱层增强的隔离沟槽，揭示了具有电性隔离的半导体结构以及形成具有电性隔离的半导体结构的方法。包含介电材料的浅沟槽隔离区设置于半导体衬底中。沟槽延伸穿过该浅沟槽隔离区并延伸至位于该浅沟槽隔离区下方的该半导体衬底中的沟槽底部。介电层至少部分地填充该沟槽。布置于该半导体衬底中的多晶区包括设置于该沟槽底部下方的部分。

Description

利用富陷阱层增强的隔离沟槽
技术领域
本发明涉及半导体装置制造及集成电路，尤其涉及具有电性隔离的半导体结构以及形成具有电性隔离的半导体结构的方法。
背景技术
半导体结构(例如经设计以操作于射频的半导体装置)容易受各种机制导致的性能下降的影响。例如，由于不良的装置隔离，在射频操作期间，谐波生成及高寄生损耗可能降低装置性能。
需要改进的具有电性隔离的半导体结构以及形成具有电性隔离的半导体结构的方法。
发明内容
在本发明的一个实施例中，一种结构包括半导体衬底、由介电材料组成而位于该半导体衬底中的浅沟槽隔离区、延伸穿过该浅沟槽隔离区并延伸至位于该浅沟槽隔离区下方的该半导体衬底中的沟槽底部的沟槽、以及至少部分地填充该沟槽的介电层。布置于该半导体衬底中的多晶区包括设置于该沟槽底部下方的部分。
在本发明的一个实施例中，一种方法包括在半导体衬底中形成由介电材料组成的浅沟槽隔离区，形成延伸穿过该浅沟槽隔离区并延伸至位于该浅沟槽隔离区下方的该半导体衬底中的沟槽底部的沟槽，以及用介电层至少部分地填充该沟槽。该方法还包括在该半导体衬底中形成多晶区。该多晶区包括设置于该沟槽底部下方的部分。
附图说明
包含于本说明书并构成本说明书的一部分的附图示例说明本发明的各种实施例，并与上面所作的有关本发明的概括说明以及下面所作的有关该些实施例的详细说明一起用以解释本发明的该些实施例。在该些附图中，类似的附图标记表示不同视图中类似的特征。
图1-图5显示依据本发明的实施例处于处理方法的连续制造阶段的结构的剖视图。
图6-图10显示依据本发明的替代实施例的结构的剖视图。
具体实施方式
请参照图1并依据本发明的实施例，提供包含单晶半导体材料例如单晶硅的半导体衬底10。半导体衬底10可为块体衬底(也就是，非绝缘体上硅或非SOI衬底)，其包含单晶半导体材料(例如单晶硅)，该材料可为具有晶体结构的结晶，但也可具有有限程度的缺陷。本文中所使用的非SOI衬底没有埋置氧化物层。在一个实施例中，半导体衬底10可为高电阻率块体衬底，其包含具有大于或等于1000欧姆-厘米的电阻率的单晶硅。在一个实施例中，半导体衬底10可为高电阻率块体衬底，其包含具有在从1000欧姆-厘米至50000欧姆-厘米的范围内的电阻率的单晶硅。在一个实施例中，半导体衬底10可包含经p型掺杂物(例如，硼)轻掺杂以提供p型导电性的单晶半导体材料。
形成浅沟槽隔离区14，该浅沟槽隔离区从半导体衬底10的顶部表面12延伸浅深度d1至半导体衬底10中。浅沟槽隔离区14可包含介电材料，其通过化学气相沉积沉积于半导体衬底10中图案化的沟槽中，经抛光，以及脱釉(deglazed)。包含于浅沟隔离区14中的该介电材料可包括二氧化硅、氮化硅、碳化硅、富硅二氧化硅、低K SiCOH，或这些材料的其中两种或更多的组合。浅沟槽隔离区14围绕半导体衬底10的部分，以定义装置区16。
可在装置区16下方的半导体衬底10中设置多晶层18、19。多晶层18可与浅沟槽隔离区14共同延伸，且与多晶层18相比，多晶层19可位于半导体衬底10中较大的深度，以使多晶层18设置于多晶层19与半导体衬底10的顶部表面12之间以及多晶层19与多晶层18之间。多晶层18、19可在水平平行或基本平行于顶部表面12的平面中延伸。
与设置于多晶层18、19之间、多晶层18之上、以及多晶层19之下的半导体衬底10的该单晶半导体材料相比，多晶层18、19具有不同的结晶度。在一个实施例中，多晶层18、19可包含多晶半导体材料层的晶粒，其电阻率大于半导体衬底10的该单晶半导体材料的电阻率。在一个实施例中，多晶层18、19可具有大于或等于1000欧姆-厘米的电阻率。在一个实施例中，多晶层18、19的电阻率可在约10000欧姆-厘米至约1000000欧姆-厘米的范围内。在一个实施例中，半导体衬底10的该单晶半导体材料可具有约1000欧姆-厘米至约10000欧姆-厘米的电阻率，且多晶层18、19可具有约10倍至约100倍的较大电阻率(也就是，在约10000欧姆-厘米至约1000000欧姆-厘米的范围内)。
在一个实施例中，可通过在位于半导体衬底10的顶部表面12下方的半导体衬底10中形成受损伤的或非晶半导体材料，并将该受损伤的半导体材料的至少其中部分转换为多晶半导体材料来形成多晶层18、19。可通过在给定的一组注入条件下注入例如氩离子的离子注入制程而在半导体衬底10中形成该受损伤的或非晶半导体材料。可通过执行热处理(也就是，退火制程)来完成从受损伤的或非晶半导体材料向多晶半导体材料的转换。在一个实施例中，该热处理可包括在例如1000℃持续不到10秒的快速热处理(rapid thermalprocessing)。在一个实施例中，该热处理重结晶该半导体表面，并保留嵌埋于顶部表面12之下的个别的多晶硅层作为多晶层18、19。在一个实施例中，多晶层18在浅沟槽隔离区14下方的厚度可厚于在装置区16下方的厚度。在一个实施例中，可通过调节例如在半导体衬底10中通过该离子注入制程形成的受损伤的或非晶半导体材料的分布来略去多晶层19。
通过块体(也就是，非SOI)衬底互补金属氧化物半导体(CMOS)制程可形成场效应晶体管20，作为半导体衬底10的装置区16中的半导体装置结构。场效应晶体管20可包括由导体(例如掺杂多晶硅或功函数金属)组成的栅极电极22，以及由电性绝缘体(例如二氧化硅或氧化铪)组成的栅极介电质24。可通过沉积层堆叠并利用光刻及蚀刻制程图案化该层堆叠来形成栅极电极22及栅极介电质24。场效应晶体管20还可包括环状(halo)区、轻掺杂漏极延伸区、由位于装置区16中的半导体衬底10的部分半导体材料提供的半导体本体26、源极/漏极区28、以及位于栅极电极22上的侧间隙壁。在一个实施例中，场效应晶体管20可为经设计用于射频操作的开关场效应晶体管。
源极/漏极区28经掺杂以具有与半导体衬底10及半导体本体26相反的导电类型。在一个实施例中，场效应晶体管20可为n型场效应晶体管。在此情况下，源极/漏极区28可包含用n型掺杂物(例如，砷、锑及/或磷)掺杂以提供n型导电性的半导体材料，且半导体衬底10及半导体本体26可包含用p型掺杂物(例如，硼或铟)掺杂以提供p型导电性的半导体材料。该掺杂物类型的极性可交换，以使场效应晶体管20为p型场效应晶体管而不是n型场效应晶体管。
请参照图2，其中，类似的附图标记表示图1中类似的特征，且在该处理方法的下一制造阶段，可通过硅化制程形成硅化物层29，其包括包括位于源极/漏极区28上的区段，且可选地，位于栅极电极22上的区段。在形成硅化物层29之后，在浅沟槽隔离区14、装置区16、以及场效应晶体管20上方形成介电层30。介电层30可包括包含氮化硅的共形层以及包含硼磷硅酸盐玻璃或二氧化硅的介电层，该介电层作为覆被层(blanket layer)沉积于该共形层上方，并接着通过化学机械抛光平坦化，以移除形貌。
形成沟槽34，其延伸穿过介电层30及浅沟槽隔离区14并进入位于浅沟槽隔离区14下方的半导体衬底10的部分中。为此，在介电层30上方形成牺牲掩模32。牺牲掩模32可包括光敏材料层，例如光刻胶，其通过旋涂制程铺设、经预烘烤、暴露于通过光掩模投射的光、曝光后烘烤、以及用化学显影剂显影，以定义布置于将被蚀刻以定义沟槽34的区域上方的开口。
沟槽34可由延伸至沟槽底部36的侧表面或侧壁38、40围绕。与浅沟槽隔离区14类似，沟槽34可围绕装置区16，并且还可围绕位于装置区16下方的半导体衬底10的部分。沟槽34的部分可设置于浅沟槽隔离区14内，且沟槽34的部分可设置于位于浅沟槽隔离区14下方的半导体衬底10中。多晶层18可将由浅沟槽隔离区14围绕的半导体衬底10的部分与由沟槽34围绕的半导体衬底10的部分完全隔开。沟槽底部36可相对于顶部表面12(图1)位于半导体衬底10中的深度d2处，该深度大于浅沟槽隔离区14的深度d1。例如，沟槽34可从顶部表面12延伸至约80微米至约100微米的沟槽底部36的深度。沟槽34还可沿垂直方向完全穿过两个多晶层18、19。
侧壁38、40可具有任意各种不同的轮廓。在该代表性实施例中，侧壁38、40为平面，并相对于顶部表面12垂直或基本垂直取向。在一个替代实施例中，侧壁38、40可包括通过Bosch蚀刻制程形成的贝壳纹(scallop)。在一个替代实施例中，可在该Bosch蚀刻制程之后使用侧壁平滑制程，以自侧壁38、40移除该贝壳纹。在一个替代实施例中，侧壁38，40可相对于顶部表面12倾斜，并随着与沟槽底部36的距离增加而收敛。在一个替代实施例中，侧壁38、40可相对于顶部表面12倾斜，并随着与沟槽底部36的距离增加而岔开。
请参照图3，其中，类似的附图标记表示图2中类似的特征，且在该处理方法的下一制造阶段，在邻近沟槽底部36以及位于其下方的半导体衬底10的部分中以及在邻近沟槽34的侧壁38、40的半导体衬底10的部分中形成包含受损伤的或非晶半导体材料的注入区44。用以图案化沟槽34的牺牲掩模32还可充当注入掩模，以阻止在装置区16中的半导体衬底10的注入。
注入区44可通过离子注入制程形成，该离子注入制程引入能量离子，离子轨迹被引导至沟槽底部36及沟槽34的侧壁38、40中。通过与所经过的半导体材料中的原子核及电子的随机散射事件，该能量离子在半导体衬底10中沿其路径丧失能量。在核碰撞中丧失的能量使半导体衬底10的目标原子自其原始晶格位置偏离，从而损伤其晶格结构。与在该注入制程期间被掩蔽的或相对于沟槽底部36及侧壁38、40在离子范围之外的半导体衬底10的单晶半导体材料的未损伤区域相比，半导体衬底10的晶格结构在注入区44内被损伤或非晶化。
该离子可自合适的源气体生成，并利用离子注入工具以给定的注入条件注入围绕沟槽34的半导体衬底10中。可选择该离子注入制程的该注入条件(例如，离子种类、剂量、能量、倾斜角度)，以调节注入区44的特性。在一个实施例中，该离子种类在半导体衬底10的半导体材料中为电性不活跃。在一个实施例中，该离子可自惰性气体生成，例如氩或氦。在一个实施例中，氩离子的剂量可大于或等于1x1014离子/平方厘米。在一个实施例中，氩离子的剂量可在从约1x1014离子/平方厘米至约5x1015离子/平方厘米的范围内变化。在一个实施例中，氩离子的能量可在从约30keV至约1000keV的范围内变化。其它注入惰性气体离子种类的剂量及能量可类似或不同于氩离子的剂量及能量。该离子注入条件可包括单次注入、多次注入、在不同倾斜角度执行的多次注入、不同能量、分段注入等。在一个实施例中，注入区44可通过至少一次注入形成，可以垂直入射执行至少一次注入，且可以倾斜角度执行至少一次注入。
在一个实施例中，若侧壁38、40相对于顶部表面12倾斜并随着与沟槽底部36的距离增加而岔开，则邻近沟槽34的侧壁38、40的注入区44的厚度可增加。该侧壁倾斜可通过增加离子轨迹的可达性而提升用以在邻近沟槽34的侧壁38、40的半导体衬底10的该部分中形成注入区44的该注入的覆盖范围。
请参照图4，其中，类似的附图标记表示图3中类似的特征，且在该处理方法的下一制造阶段，移除牺牲掩模32，并通过执行热处理(也就是，退火制程)，将注入区44中的该受损伤或非晶半导体材料转换为多晶区48。在一个实施例中，用以热处理注入区44并形成多晶区48的该热处理可为快速热退火。在一个实施例中，该快速热退火可通过使用例如一排闪光灯执行，以将半导体衬底10加热至在900℃至1125℃的范围内的峰值温度，并在该峰值温度具有30毫秒至5秒的停留时间，且在一个特定实施例中，该峰值温度可为1000℃，将其保持小于或等于1秒的停留时间。或者，该热处理可包括在900℃至1100℃的温度范围内执行的一次或多次炉退火。
多晶区48包含多晶半导体材料(例如，多晶硅)，尤其多晶半导体材料的晶粒。除该多晶晶粒外，多晶区48还可包含作为残余损伤的缺陷，且该缺陷可包含注入种类(例如，氩或氙)的捕获原子。与多晶区48相比，围绕沟槽34及多晶区48布置的半导体衬底10的该半导体材料具有晶格结构且没有晶粒。
多晶区48设置于邻近沟槽34的半导体衬底10中，更具体地说，多晶区48的部分设置于邻近沟槽34的侧壁38、40及沟槽底部36的半导体衬底10中。在一个实施例中，邻近沟槽底部36的多晶区48的该部分与沟槽底部36共同延伸(也就是，与沟槽底部36共用边界)。在一个实施例中，邻近侧壁38、40的多晶区48的该部分与侧壁38、40共同延伸。在一个实施例中，邻近沟槽底部36的多晶区48的该部分与沟槽底部36共同延伸，且邻近侧壁38、40的多晶区48的该部分与侧壁38、40共同延伸。在一个实施例中，邻近侧壁38、40及沟槽底部36的多晶区48的该不同部分是连续的且不断开的。在一个实施例中，邻近侧壁38、40的多晶区48的该部分可从浅沟槽隔离区14延伸至位于沟槽底部36及下方的多晶区48的该部分。多晶层18、19可在装置区16下方完全延伸至多晶区48，以定义由多晶半导体材料构成的各自水平条。在一个实施例中，由于注入深度的局部差异，位于沟槽底部36及下方的多晶区48的该部分可厚于邻近侧壁38、40的多晶区48的该部分。
多晶区48的特征可在于具有电阻率大于或等于半导体衬底10的半导体材料的电阻率的富陷阱材料。在一个实施例中，多晶区48可具有大于或等于1000欧姆-厘米的电阻率。在一个实施例中，多晶区48的电阻率可在约10000欧姆-厘米至约1000000欧姆-厘米的范围内。在一个实施例中，多晶层18、19的电阻率与多晶区48的电阻率可相等或基本相等。
请参照图5，其中，类似的附图标记表示图4中类似的特征，且在该处理方法的下一制造阶段，可在介电层30上方沉积介电层50，并通过化学机械抛光平坦化，以移除形貌。介电层50的部分可至少部分填充沟槽34，以在半导体衬底10中定义深沟槽隔离区54。介电层50可包括介电材料，例如硼磷硅酸盐玻璃或二氧化硅，并可包含定义气隙的空洞(未显示)。接着执行中间工艺处理及后端工艺处理，包括形成用于与场效应晶体管20耦接的互连结构的接触件、过孔，以及线路。
多晶区48可在操作期间增强场效应晶体管20的电性隔离。其特征在于高电阻的多晶区48可减少操作期间场效应晶体管20的谐波生成及寄生损耗。多晶区48有效地将深沟槽隔离区54的深度延伸超出沟槽34的深度，且多晶区48沿潜在的电流泄漏路径定位。
请参照图6，其中，类似的附图标记表示图5中类似的特征，且依据替代实施例，可通过背侧研磨(backside grinding)来薄化半导体衬底10。半导体衬底10的该薄化可导致薄化后，半导体衬底10的背侧表面13横贯位于沟槽34的沟槽底部36下方的多晶区48的该部分并与其共同延伸。
请参照图7，其中，类似的附图标记表示图5中类似的特征，且依据替代实施例，可通过背侧研磨来薄化半导体衬底10，且可在背侧表面13与位于沟槽34的沟槽底部36下方的多晶区48的该部分之间形成注入层60。位于多晶区48和背侧表面13之间的注入层60可横贯位于沟槽34的沟槽底部36下方的多晶区48的该部分并与其共同延伸。
请参照图8，其中，类似的附图标记表示图5中类似的特征，且依据替代实施例，半导体衬底10可通过背侧研磨薄化，并经蚀刻以在背侧表面13定义沟槽62，沟槽62横贯位于沟槽34的沟槽底部36下方的多晶区48的部分并与其共同延伸。沟槽62可由包含电性绝缘体(例如二氧化硅)或包含多晶硅的层64填充。
请参照图9，其中，类似的附图标记表示图3中类似的特征，且依据替代实施例，沟槽34可横向设置于浅沟槽隔离区14中，较靠近浅沟槽隔离区14与装置区16中的半导体材料之间的界面。多晶区48可邻近沟槽34的沟槽底部36重叠和合并，沟槽34具有侧壁38、40，它们相对于顶部表面12倾斜，并随着与沟槽底部36的距离增加而收敛。多晶区48可延伸于浅沟槽隔离区14所围绕的半导体衬底10的该部分以及沟槽34所围绕的该半导体衬底的该部分下方。多晶区48的该重叠及合并可消除对修改背侧表面13的措施的需要。
请参照图10，其中，类似的附图标记表示图2中类似的特征，且依据替代实施例，沟槽34的侧壁38、40可包括在邻近浅沟槽隔离区14的半导体衬底10中形成的凹槽70。可在形成注入区44之前通过蚀刻制程形成凹槽70。凹槽70局部加宽邻近浅沟槽隔离区14的底部的沟槽34。该局部加宽可通过增加离子轨迹的可达性来提升用以在邻近沟槽34的沟槽底部36及侧壁38、40的半导体衬底10的该部分中形成注入区44的该注入的覆盖范围。当沟槽34经至少部分填充以定义深沟槽隔离区54时，介电层52的部分可填充凹槽70。
如上所述的方法用于集成电路芯片的制造。制造者可以原始晶圆形式(例如，作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配所得的集成电路芯片。在后一种情况中，该芯片设于单芯片封装件中(例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装件中(例如陶瓷承载件，其具有表面互连或嵌埋互连或两者皆有)。在任何情况下，可将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为中间产品或最终产品的部分。
本文中引用的由近似语言例如“大约”、“大致”及“基本上”所修饰的术语不限于所指定的精确值。该近似语言可对应于用以测量该值的仪器的精度，且除非另外依赖于该仪器的精度，否则可表示所述值的+/-10％。
本文中引用术语例如“垂直”、“水平”等作为示例来建立参考框架，并非限制。本文中所使用的术语“水平”被定义为与半导体衬底的传统平面平行的平面，而不论其实际的三维空间取向。术语“垂直”及“正交”是指垂直于如刚刚所定义的水平面的方向。术语“横向”是指在该水平平面内的方向。
与另一个特征“连接”或“耦接”的特征可与该另一个特征直接连接或耦接，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可与另一个特征“直接连接”或“直接耦接”。如存在至少一个中间特征，则特征可与另一个特征“非直接连接”或“非直接耦接”。在另一个特征“上”或与其“接触”的特征可直接在该另一个特征上或与其直接接触，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可直接在另一个特征“上”或与其“直接接触”。如存在至少一个中间特征，则特征可“不直接”在另一个特征“上”或与其“不直接接触”。
对本发明的各种实施例所作的说明是出于示例说明的目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。

Claims (20)

1.一种结构，包括：
半导体衬底；
浅沟槽隔离区，位于该半导体衬底中，该浅沟槽隔离区由第一介电材料组成；
第一沟槽，延伸穿过该浅沟槽隔离区并延伸至位于该浅沟槽隔离区下方的该半导体衬底中的沟槽底部；
介电层，至少部分填充该第一沟槽；以及
多晶区，位于该半导体衬底中，该多晶区包括设置于该沟槽底部下方的第一部分。
2.如权利要求1所述的结构，其中，该第一沟槽包括延伸至该沟槽底部的第一侧壁及第二侧壁，该多晶区包括邻近该第一侧壁设置的第二部分，且该多晶区包括邻近该第二侧壁设置的第三部分。
3.如权利要求2所述的结构，其中，该多晶区的第一部分、该第二部分、以及该第三部分是连续的。
4.如权利要求2所述的结构，其中，该浅沟槽隔离区在该半导体衬底中延伸至第一深度，且该沟槽底部位于该半导体衬底中的第二深度，该第二深度大于该第一深度。
5.如权利要求2所述的结构，其中，该多晶区的该第二部分邻近该第一侧壁从该浅沟槽隔离区向该多晶区的该第一部分延伸，且该多晶区的该第三部分邻近该第二侧壁从该浅沟槽隔离区向该多晶区的该第一部分延伸。
6.如权利要求1所述的结构，其中，该多晶区具有在约10000欧姆-厘米至约1000000欧姆-厘米的范围内的电阻率。
7.如权利要求1所述的结构，其中，该浅沟槽隔离区围绕该半导体衬底的第一部分，且还包括：
场效应晶体管，包括位于该半导体衬底的该第一部分中的源极/漏极区。
8.如权利要求1所述的结构，其中，该浅沟槽隔离区在该半导体衬底中延伸至第一深度，该沟槽底部位于该半导体衬底中的第二深度，该第二深度大于该第一深度，且该多晶区的该第一部分与该沟槽底部共同延伸。
9.如权利要求1所述的结构，还包括：
第一多晶层，位于该半导体衬底中，该第一多晶层在该半导体衬底中横向延伸，以横贯该多晶区。
10.如权利要求9所述的结构，其中，该第一多晶层与该浅沟槽隔离区共同延伸。
11.如权利要求10所述的结构，其中，该浅沟槽隔离区围绕该半导体衬底的第一部分，该第一沟槽围绕该半导体衬底的第二部分，且该第一多晶层横向延伸于该半导体衬底的该第二部分下方，并将该半导体衬底的该第一部分与该半导体衬底的该第二部分隔开。
12.如权利要求10所述的结构，其中，该半导体衬底具有顶部表面，且还包括：
第二多晶层，位于该半导体衬底中，该第二多晶层横向延伸于该半导体衬底中，以横贯该多晶区，该第一多晶层设置于该第二多晶层与该顶部表面间，且该第一多晶层通过该半导体衬底的结晶半导体材料与该第二多晶层隔开。
13.如权利要求1所述的结构，其中，该半导体衬底包括顶部表面以及与该顶部表面相对的背侧，该半导体衬底的该背侧与该多晶区的该第一部分共同延伸。
14.如权利要求1所述的结构，其中，该半导体衬底包括顶部表面以及与该顶部表面相对的背侧，且还包括：
第二沟槽，位于与该多晶区的该第一部分共同延伸的该半导体衬底的该背侧中，该第二沟槽包含第二介电材料。
15.如权利要求1所述的结构，其中，该半导体衬底包括顶部表面以及与该顶部表面相对的背侧，且还包括：
注入层，位于该半导体衬底的该背侧与该多晶区的该第一部分间，该注入层与该多晶区的该第一部分共同延伸。
16.如权利要求1所述的结构，其中，该浅沟槽隔离区围绕该半导体衬底的第一部分，该第一沟槽围绕该半导体衬底的第二部分，且该多晶区的该第一部分延伸于该半导体衬底的该第一部分及该第二部分下方。
17.如权利要求1所述的结构，其中，该沟槽包括延伸至该沟槽底部的第一侧壁及第二侧壁，该沟槽还包括位于该第一侧壁中的凹槽，且该凹槽邻近该浅沟槽隔离区设置。
18.一种方法，包括：
在半导体衬底中形成由介电材料组成的浅沟槽隔离区；
形成延伸穿过该浅沟槽隔离区并延伸至位于该浅沟槽隔离区下方的该半导体衬底中的沟槽底部的沟槽；
用介电层填充该沟槽的至少一部分；以及
在该半导体衬底中形成多晶区；
其中，该多晶区包括设置于该沟槽底部下方的第一部分。
19.如权利要求18所述的方法，其中，该沟槽包括延伸至该沟槽底部的第一侧壁及第二侧壁，该多晶区包括邻近该第一侧壁设置的第二部分，且该多晶区包括邻近该第二侧壁设置的第三部分。
20.如权利要求19所述的方法，其中，该多晶区的该第二部分邻近该第一侧壁从该浅沟槽隔离区向该多晶区的该第一部分延伸，且该多晶区的该第三部分邻近该第二侧壁从该浅沟槽隔离区向该多晶区的该第一部分延伸。
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