CN104282564A - 半导体器件和鳍式场效应晶体管的形成方法 - Google Patents
半导体器件和鳍式场效应晶体管的形成方法 Download PDFInfo
- Publication number
- CN104282564A CN104282564A CN201310277589.5A CN201310277589A CN104282564A CN 104282564 A CN104282564 A CN 104282564A CN 201310277589 A CN201310277589 A CN 201310277589A CN 104282564 A CN104282564 A CN 104282564A
- Authority
- CN
- China
- Prior art keywords
- material layer
- semiconductor material
- implanted regions
- fin
- ion implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 219
- 238000000034 method Methods 0.000 title claims abstract description 62
- 230000005669 field effect Effects 0.000 title claims abstract description 26
- 239000000463 material Substances 0.000 claims abstract description 155
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 238000002347 injection Methods 0.000 claims abstract description 14
- 239000007924 injection Substances 0.000 claims abstract description 14
- 238000000227 grinding Methods 0.000 claims description 46
- 230000015572 biosynthetic process Effects 0.000 claims description 33
- 239000008267 milk Substances 0.000 claims description 9
- 210000004080 milk Anatomy 0.000 claims description 9
- 235000013336 milk Nutrition 0.000 claims description 9
- 229940090044 injection Drugs 0.000 claims description 7
- 229910052787 antimony Inorganic materials 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims description 5
- 229910052738 indium Inorganic materials 0.000 claims description 5
- 229910052757 nitrogen Inorganic materials 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 abstract description 96
- 230000008569 process Effects 0.000 abstract description 15
- 238000002360 preparation method Methods 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035800 maturation Effects 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种半导体器件和鳍式场效应晶体管的形成方法。在所述半导体器件的形成方法中，半导体衬底的器件密集区上的半导体材料层表面位置高于器件稀疏区上的半导体材料层位置，因而在器件稀疏区上的半导体材料层上覆盖掩膜层，向密集区上部分厚度的半导体材料层内注入离子形成离子注入区域，之后去除所述离子注入区域。其中，在注入离子后，改变了离子注入区域内的半导体材料特性，使半导体材料层的离子注入区域与非离子注入区域的性质发生差异，进而在后续去除离子注入区域的过程中，对非离子注入区域的半导体材料层几乎不产生影响，从而使最终获得的器件稀疏区和密集区的半导体材料层的高度接近一致，提高半导体器件的性能。
Description
技术领域
本发明涉及半导体形成领域，尤其是涉及一种半导体器件的形成方法和鳍式场效应晶体管的形成方法。
背景技术
随着集成电路（简称IC）制造技术的飞速发展，尤其是进入亚微特征尺寸领域后，传统集成电路尺寸不断缩小，半导体元件的尺寸也须相应变小。
然而，如MOS晶体管通过在栅极施加电压，调节通过沟道区域的电流来产生开关信号，但当半导体技术进入45纳米以下节点时，传统的平面式MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。常规的MOS晶体管已经无法满足对器件性能的需求，多栅器件作为常规器件的替代得到了广泛的关注。
鳍式场效应晶体管（Fin FET）是一种新兴的多栅器件。参考图1所示，常规的FinFET包括：半导体衬底1；位于半导体衬底1上的鳍片3；位于半导体衬底1上的氧化层2；依次位于氧化层2表面且横跨鳍片3的栅介质层（未示出）和栅极4；位于鳍片3两侧的鳍间侧墙6；位于栅极4两侧的栅极侧墙5；位于栅极4及栅极侧墙5两侧鳍片3内的源/漏极31。
对于Fin FET，鳍片14的顶部以及两侧的侧壁与栅极相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
请结合参考图2所示，FinFET的制备工艺如下：
在半导体衬底1上方形成多个鳍片3；在半导体衬底1上方形成氧化层2，其中所述多个鳍片3上端露出所述氧化层2；在所述鳍片3与氧化层2上方依此形成栅极介电层（一般采用高K介质层）和半导体材料层，以CMP（化学机械研磨工艺）调整所述半导体材料层厚度，后续用以形成栅极或伪栅极。再之后在所述鳍片3以及半导体材料层4两侧形成如图1所示的栅极侧墙6和鳍间侧墙5，并通过离子注入等方式形成源漏极。
现有在FinFET的制备过程中，在栅极材料层4经研磨工艺后，其表面41各部分出现大幅度的凹凸缺陷，高度落差大，该缺陷直接影响后续的半导体器件制备工序，并影响最终形成的半导体器件的性能。
发明内容
本发明解决的问题是在鳍式场效应晶体管制备过程中，经研磨后的半导体材料的各部分高度落差大。
为解决上述问题，本发明提供了一种半导体器件的形成方法，包括：
提供半导体衬底，所述半导体衬底包括器件密集区和器件稀疏区；
在半导体衬底上方形成半导体材料层，所述器件稀疏区上的所述半导体材料层上表面位置低于所述器件密集区上的所述半导体材料层上表面位置；
在所述器件稀疏区的半导体材料层上形成掩膜层；
向所述器件密集区的部分厚度的半导体材料层中注入离子，形成离子注入区域；
去除所述器件稀疏区的所述掩膜层后，去除所述器件密集区的所述离子注入区域。
可选地，所述离子注入区域的底部位置与所述器件稀疏区的半导体材料层表面的高度差为±80埃。
可选地，所述离子包括O、C、N、H、In、B、Sb或P。
可选地，去除所述离子注入区域的方法为CMP。
可选地，所述CMP采用的研磨浆液对于所述离子注入区域和离子注入区域之外的所述半导体材料层的研磨选择比大于4。
本发明还提供了一种鳍式场效应晶体管的形成方法，包括：
提供半导体衬底，所述半导体衬底包括鳍片区和低位区；
在所述半导体衬底上形成氧化层，所述鳍片区域内的鳍片的上端露出所述氧化层；
在所述氧化层和所述鳍片上形成栅介质层；
在栅介质层上方形成半导体材料层；
所述鳍片区的所述半导体材料层的上表面位置高于低位区的半导体材料层的上表面位置；
在所述低位区的半导体材料层上覆盖掩膜层；
向所述鳍片区的部分厚度的半导体材料层中注入离子，形成离子注入区域；
去除所述光刻胶层后，除去所述离子注入区域。
可选地，所述离子注入区域的底部位置与所述低位区的半导体材料层表面的高度差为±80埃。
可选地，所述离子包括O、C、N、H、In、B、Sb或P。
可选地，露出所述氧化层的所述鳍片的高度为500～700埃。
可选地，所述半导体材料层的厚度为2000～5000埃。
可选地，所述离子注入区域的深度为500～1000埃。
可选地，所述离子的注入剂量为1.0x1015/cm2～5.0x1020/cm2。
可选地，所述离子的注入能量为5KeV～200KeV。
可选地，除去所述离子注入区域的方法为CMP。
可选地，所述CMP采用的研磨浆液对于所述离子注入区域和离子注入区域之外的所述半导体材料层的研磨选择比大于4。
可选地，所述半导体材料层的材质为多晶硅。
与现有技术相比，本发明的技术方案具有以下优点：
本技术方案中，由于器件稀疏区（低位区）的半导体材料层表面高度低于器件密集区（鳍片区），因此先在半导体衬底器件稀疏区的半导体材料层上覆盖掩膜层，然后向半导体衬底器件密集区上部分厚度的半导体材料层内注入离子形成离子注入区域。在注入离子后，改变了被离子注入的半导体材料层的特性，使半导体材料层的离子注入区域与非离子注入区域的性质发生差异，从而在后续去除离子注入区域的过程中，对非离子注入区域的半导体材料层几乎不产生影响，进而使最终获得的器件稀疏区和密集区的半导体材料层的高度接近一致，提高半导体器件的性能。
进一步地，本方案中，采用CMP工艺去除半导体材料层中的离子注入区域，且所用的研磨浆液对于所述离子注入区域和离子注入区域之外的所述半导体材料层的研磨选择比大于4，从而在研磨去除离子注入区域时，可有效避免未注入离子的半导体材料层受到过度腐蚀，使得在去除所述离子注入区域后，所获得的器件稀疏区和密集区的半导体材料层的高度接近一致。此外，上述方案还可有效控制CMP工艺的研磨终点位置，以提高研磨后的半导体材料层厚度的精确度。
附图说明
图1现有鳍式场效应晶体管的结构示意图；
图2为图1中鳍式场效应晶体管的制备过程示意图；
图3至图7是本发明的实施例1提供的半导体器件的形成方法的示意图。
具体实施方式
正如背景技术中所述，在鳍式场效应晶体管制备过程中，经研磨层工艺后的栅极材料表面会出现较大幅度的凹凸缺陷，从而影响后续半导体器件的制备工序以及最终形成的半导体器件的性能。
造成该缺陷的原因可能是，参考图2所示，所述鳍片3凸起于所述半导体衬底1表面，因而在所述半导体衬底1上方形成的半导体材料层在研磨前具有明显的凸起部位（可参考图3中的半导体材料层140的凸起150），而且在鳍式场效应晶体管制备过程中，在一半导体衬底上往往同时形成有众多的鳍片3，基于所述鳍片3的特殊结构以及半导体衬底1上的鳍片3排列的密度差异，所形成的半导体材料层表面的凹凸现象明显。现有的CMP往往对半导体衬底各部分同时进行研磨，而基于研磨前半导体材料层表面明显的凹凸差异，导致了研磨后的半导体材料层表面的凹凸缺陷。
针对上述诸如在鳍式场效应晶体管制备过程中，常规的研磨工艺研磨表面凹凸现象明显的半导体材料层以获得特定厚度的半导体材料层后，获得的半导体材料层的表面各区域表面的高度落差大，无法满足半导体制备工艺中对于材料层表面的平整度要求，并由此造成后续获得的半导体器件的性能缺陷。本发明提供了一种半导体器件的形成方法和鳍式场效应晶体管的形成方法。
在半导体器件的形成方法中，在半导体衬底上方形成半导体材料层后，在半导体衬底的器件密集区的半导体材料层表面位置高于器件稀疏区的半导体材料层表面位置；在器件稀疏区的半导体材料层表面覆盖一层掩膜层，并向未覆盖掩膜层的器件密集区的部分厚度的半导体材料层内注入离子，形成离子注入区域，以改变离子注入区域内的半导体材料层的特性，使得半导体材料层的离子注入区域和非离子注入区域的性质发生差异，从而在后续去除所述离子注入区域时，对非离子注入区域的半导体材料层几乎不产生影响，进而使最终获得的器件稀疏区和密集区的半导体材料层的高度接近一致，从而提高制得的半导体器件的性能。
进一步地，在以CMP工艺研磨去除所述离子注入区域时，可采用对于所述离子注入区域和离子注入区域之外的所述半导体材料层的研磨选择比较大的研磨浆液，从而在去除所述离子注入区域时，避免对非注入离子区域的半导体材料层产生较大影响，从而使得研磨后的器件密集区和稀疏区的半导体材料层表面高度接近一致的同时，还可精确控制所述半导体材料层的研磨终点，以保证研磨后获得的半导体材料层的厚度。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面以在鳍式场效应晶体管制备过程中，对于半导体材料层表面平整化工艺为例，结合附图对本发明的具体实施方式做详细的说明。
本实施例鳍式场效应晶体管的形成方法包括：
参考图3所示，提供半导体衬底100，所述半导体衬底包括凸起的鳍片120。
所述半导体衬底100可以为硅衬底，也可以是锗、锗硅、砷化镓衬底或绝缘体上硅衬底，常见的半导体衬底均可作为本实施例中的半导体衬底。
本实施例中的半导体衬底200可选为硅衬底。
所述鳍片120与所述半导体衬底100一体成型，所述鳍片120可通过刻蚀半导体衬底形成，其过程在此不再赘述。
所述半导体衬底100上包括多个呈凸起状的鳍片120，且所述多个鳍片120密集地聚集于所述半导体衬底100的一侧，为了便于描述，将所述半导体导体衬底100上，密集地设有所述鳍片120的部分定义为I区（即，器件密集区），而未设有所述鳍片120的部分定义为II区（即，器件稀疏区）。
请继续参考图3所示，在所述半导体衬底100上形成氧化层110，所述鳍片120顶端露出所述氧化层120；在所述氧化层110以及露出所述氧化层110的鳍片120上形成栅介质层130；之后在所述栅介质层130上沉积半导体材料层140。
基于所述鳍片120的存在，在半导体衬底100的I区的所述半导体材料层140上包括多个凸起150，所述I区上的半导体材料层140的表面位置明显高于II区上的所述半导体材料层140的表面位置。
本实施例中，露出所述氧化层10的鳍片120的凸起高度h1为500～700埃。
本实施例中，所述氧化层110的材质可选为二氧化硅，形成方法可选为CVD（化学气相沉积法），所述氧化层110后续用于形成STI（浅沟道隔离）。
所述栅介质层130可选为二氧化硅层或是高K栅介质层，所述高k栅介质层的材料为HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO和HfZrO。所述栅介质层130的形成方法可选为CVD。
所述半导体材料层140多晶硅层或是单晶硅层等，具体材料可根据半导体器件形成的实际工艺确定。如在后栅（last gate）工艺中，所述半导体材料层140则可选为多晶硅层。所述半导体材料层的形成工艺可以是CVD工艺，或是PVD工艺。具体工艺在此不再赘述。
本实施中，所述半导体材料层140的高度h2可选为2000～5000埃。
本实施例中，所述栅介质层130为二氧化硅层，所述半导体材料层140为多晶硅层，形成工艺均采用CVD。
参考图4所示，在所述半导体衬底100的II区上的半导体材料层上覆盖掩膜层160。
本实施例中，所述掩膜层160的材质为光阻材料，其形成工艺为曝光、显影等工艺，在此不再赘述。
参考图5所示，以所述掩膜层160为掩膜，向所述半导体衬底100的I区上的半导体材料层140（即未覆盖掩膜层160的部分半导体材料层140）中注入特定剂量的离子，形成离子注入区域143，改变所述离子注入区域143中的半导体材料层140的特性。
本实施例中，向所述I区上的半导体材料层140中注入的离子可选为：O、C、N、H、In、B、Sb或P。
值得注意的是，在本发明其余的实施例中，还可向所述半导体材料层140内注入其他的离子，以形成所述离子注入区域143，只要可改变所述离子注入区域内的半导体材料层160特性的离子均在本发明的保护范围内。
所述离子注入区域143的底部位置与所述半导体衬底100的II区上的半导体材料层140的表面的位置的高度差为±80，即所述离子注入区域143的深度h3，与所述半导体材料层II区142表面至所述离子注入区域143顶端的距离h4（即图3所示的所述半导体材料层140最低处至所半导体材料层140的顶端的距离）的差的绝对值，︱h4-h3︱=80埃。如在后续以CMP去除离子注入区域143过程中，采用的研磨液可能会对未注入离子区域的半导体材料层140产生微弱的腐蚀，此时根据最终所要形成的半导体材料层140的厚度，通过调节h3和h4的高度差，可在去除所述离子注入区域143后，稍稍去除一部分的II区上的半导体材料层140，从而降低去除后的所述I区上的半导体材料层140和所述II区上的半导体材料层140的高度落差，优化所述半导体材料层140整体平整度。
本实施例中，所述离子注入区域143囊括了所述半导体材料层140上的凸起150，且所述离子注入区域143的底部位置优选与所述II区上的半导体材料层140区表面的位置齐平，即h4=h3。
本实施例中，离子注入区域143形成的具体工艺包括：
在形成所述掩膜层160后，以5KeV～200KeV的离子注入能量向所述半导体衬底100的I区上的半导体材料层140内注入剂量为1.0x1015/cm2～5.0x1020/cm2的离子，以形成所述离子注入区域143。所述离子注入区域143的深度h3为500～1000A。
值得注意的是，所述离子注入区域143的深度与所述鳍片120结构（鳍片120的高度，露出所述氧化层110的凸起部位高度）、所述半导体材料层140结构（包括半导体衬底100上I区和II区上半导体材料层140的范围和高度和II区上半导体材料层140的范围和高度），以及后续所要形成的半导体器件结构相关。所述离子注入区域143的具体深度调节可通过调节所述离子注入的能量实现，且通过调节离子注入的剂量可有效调节后续研磨所述离子注入区域143中的离子浓度，从而在后续以CMP去除离子注入区域143时，可根据最终所要形成的半导体材料厚度，调节离子注入区域143和非离子注入区域的半导体材料层140的研磨速率比，在确保最终得到的I区上的半导体材料层140和II区上的半导体材料层140高度接近一致的同时，提高研磨效率。调整离子注入能量和剂量的工艺是本领域较成熟工艺，在此不再赘述。
本实施例中，可通过形成所述鳍片120露出所述氧化层110的高度h1，所述半导体材料层140的厚度，调节注入所述半导体材料层140中的离子剂量和注入离子的能量，使得形成的所述离子注入区域143的底部位置与所述II区上的半导体材料层140表面齐平，即：h3=h4。
参考图6，以湿法刻蚀工艺去除所述述掩膜层160。
参考图7所示，以化学研磨工艺（CMP）去除所述离子注入区域143，露出所述离子注入区域143下方未掺杂离子的半导体材料层140。
本实施中，所述CMP工艺中所采用的研磨浆液对于所述离子注入区域143和未掺杂离子的所述半导体材料层140的研磨选择比大于4。从而在彻底去除所述离子注入区域134后，不会对所述离子注入区域143下方和II区上的半导体材料层140造成较大磨损，在确保I区上的半导体材料层140和II区上的半导体材料层140的高度接近一致的同时，有效控制研磨终点，避免未掺杂的半导体材料层140受到不必要损失，确保研磨后的所述半导体材料层140的厚度。
本实施例中，可选用主要组分为H2O2,KOH的研磨浆液，其对于离子注入区域143和非离子注入区域143的半导体材料层具有较大的刻蚀选择比。
本实施例中，基于所述离子注入区域143的底部位置与所述II区上的半导体材料层140表面齐平，在去除所述离子注入区域143后，I区上的半导体材料层140表面高度和II区上的半导体材料层140的表面高度接近一致，且II区上的半导体材料层140几乎未受到研磨损失，获得的所述半导体材料层140的上平整度较好。
可选方案中，在完成所述离子注入区域143研磨后，可根据后续所要形成的栅极（或是伪栅极厚度）再一次采用CMP工艺研磨获得的半导体材料层144表面，以精确所述半导体材料层144的厚度，同时还可起到优化研磨后获得的半导体材料层144表面平整度的效果。
下表1为向所述半导体材料层中注入特定量P离子以形成离子注入区域后，CMP过程中所述离子注入区域和为注入离子的半导体材料层的研磨速率对比数据；
表2为向所述半导体材料层中注入特定量O离子以形成离子注入区域后，CMP过程中所述离子注入区域143和为注入离子的半导体材料层的研磨速率对比数据。
其中，Cabot SS25和Cabot PL6103为所采用的研磨浆液的型号；FujiboIC1010和Fujibo H700是所采用的研磨垫型号。
表1
表2
由上表1和表2可知，在相同的研磨条件下，在向半导体材料层中注入特定剂量的离子，形成离子注入区域后（实施例1～10），相比于未注入离子的半导体材料层（对比例1），两者的CMP的研磨速率区别较大。从而在CMP过程中，去除离子注入区域部分的半导体材料层时，非离子注入区域的半导体材料层几乎未受影响。上述技术方案使得所述半导体材料层经研磨后，所述半导体材料层表面各部分的高度接近一致，提高了研磨后获得的半导体材料层表面平整度；同时非离子注入区域外的半导体材料层免受过多损失，确保了获得的半导体材料层的厚度；除外，还有效控制了CMP工艺的研磨终点控制，以提高获得的半导体材料层的厚度精度。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (16)
1.一种半导体器件的形成方法，其特征在于：包括：
提供半导体衬底，所述半导体衬底包括器件密集区和器件稀疏区；
在半导体衬底上方形成半导体材料层，所述器件稀疏区上的所述半导体材料层上表面位置低于所述器件密集区上的所述半导体材料层上表面位置；
在所述器件稀疏区的半导体材料层上形成掩膜层；
向所述器件密集区的部分厚度的半导体材料层中注入离子，形成离子注入区域；
去除所述器件稀疏区的所述掩膜层后，去除所述器件密集区的所述离子注入区域。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述离子注入区域的底部位置与所述器件稀疏区的半导体材料层表面的高度差为±80埃。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述离子包括O、C、N、H、In、B、Sb或P。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，去除所述离子注入区域的方法为CMP。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述CMP采用的研磨浆液对于所述离子注入区域和离子注入区域之外的所述半导体材料层的研磨选择比大于4。
6.一种鳍式场效应晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括鳍片区和低位区；
在所述半导体衬底上形成氧化层，所述鳍片区域内的鳍片的上端露出所述氧化层；
在所述氧化层和所述鳍片上形成栅介质层；
在栅介质层上方形成半导体材料层；
所述鳍片区的所述半导体材料层的上表面位置高于低位区的半导体材料层的上表面位置；
在所述低位区的半导体材料层上覆盖掩膜层；
向所述鳍片区的部分厚度的半导体材料层中注入离子，形成离子注入区域；
去除所述光刻胶层后，除去所述离子注入区域。
7.如权利要求6所述的鳍式场效应晶体管的形成方法，其特征在于，所述离子注入区域的底部位置与所述低位区的半导体材料层表面的高度差为±80埃。
8.如权利要求6所述的鳍式场效应晶体管的形成方法，其特征在于，所述离子包括O、C、N、H、In、B、Sb或P。
9.如权利要求6所述的鳍式场效应晶体管的形成方法，其特征在于，露出所述氧化层的所述鳍片的高度为500～700埃。
10.如权利要求9所述的鳍式场效应晶体管的形成方法，其特征在于，所述半导体材料层的厚度为2000～5000埃。
11.如权利要求9所述的鳍式场效应晶体管的形成方法，其特征在于，所述离子注入区域的深度为500～1000埃。
12.如权利要求11所述的鳍式场效应晶体管的形成方法，其特征在于，所述离子的注入剂量为1.0x1015/cm2～5.0x1020/cm2。
13.如权利要求11所述的鳍式场效应晶体管的形成方法，其特征在于，所述离子的注入能量为5KeV～200KeV。
14.如权利要求6所述的鳍式场效应晶体管的形成方法，其特征在于，除去所述离子注入区域的方法为CMP。
15.如权利要求14所述的鳍式场效应晶体管的形成方法，其特征在于，所述CMP采用的研磨浆液对于所述离子注入区域和离子注入区域之外的所述半导体材料层的研磨选择比大于4。
16.如权利要求6所述的鳍式场效应晶体管的形成方法，其特征在于，所述半导体材料层的材质为多晶硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310277589.5A CN104282564B (zh) | 2013-07-03 | 2013-07-03 | 半导体器件和鳍式场效应晶体管的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310277589.5A CN104282564B (zh) | 2013-07-03 | 2013-07-03 | 半导体器件和鳍式场效应晶体管的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104282564A true CN104282564A (zh) | 2015-01-14 |
| CN104282564B CN104282564B (zh) | 2018-12-21 |
Family
ID=52257343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310277589.5A Active CN104282564B (zh) | 2013-07-03 | 2013-07-03 | 半导体器件和鳍式场效应晶体管的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104282564B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097468A (zh) * | 2014-05-21 | 2015-11-25 | 中国科学院微电子研究所 | 一种平坦化的工艺方法 |
| CN106783859A (zh) * | 2016-11-21 | 2017-05-31 | 武汉新芯集成电路制造有限公司 | 一种浮栅生成方法、闪存浮栅生成方法及闪存制造方法 |
| CN107885892A (zh) * | 2016-09-29 | 2018-04-06 | 中国科学院微电子研究所 | 一种cmp工艺仿真方法和系统 |
| CN108597995A (zh) * | 2018-05-24 | 2018-09-28 | 睿力集成电路有限公司 | 半导体集成电路结构的研磨方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040253775A1 (en) * | 2003-06-12 | 2004-12-16 | Krishnashree Achuthan | Multi-step chemical mechanical polishing of a gate area in a finfet |
| US20080038889A1 (en) * | 2006-08-11 | 2008-02-14 | Samsung Electronics Company, Ltd. | Fin structure and method of manufacturing fin transistor adopting the fin structure |
| CN102290350A (zh) * | 2010-06-18 | 2011-12-21 | 飞兆半导体公司 | 利用cmp技术的具有平坦表面的沟槽mos势垒肖特基整流器 |
| US20110312180A1 (en) * | 2010-06-21 | 2011-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post cmp planarization by cluster ion beam etch |
| CN102479701A (zh) * | 2010-11-30 | 2012-05-30 | 中国科学院微电子研究所 | 化学机械平坦化方法和后金属栅的制作方法 |
| CN102543699A (zh) * | 2010-12-23 | 2012-07-04 | 中芯国际集成电路制造(上海)有限公司 | 一种金属栅极的形成方法 |
-
2013
- 2013-07-03 CN CN201310277589.5A patent/CN104282564B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040253775A1 (en) * | 2003-06-12 | 2004-12-16 | Krishnashree Achuthan | Multi-step chemical mechanical polishing of a gate area in a finfet |
| US20080038889A1 (en) * | 2006-08-11 | 2008-02-14 | Samsung Electronics Company, Ltd. | Fin structure and method of manufacturing fin transistor adopting the fin structure |
| CN102290350A (zh) * | 2010-06-18 | 2011-12-21 | 飞兆半导体公司 | 利用cmp技术的具有平坦表面的沟槽mos势垒肖特基整流器 |
| US20110312180A1 (en) * | 2010-06-21 | 2011-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post cmp planarization by cluster ion beam etch |
| CN102479701A (zh) * | 2010-11-30 | 2012-05-30 | 中国科学院微电子研究所 | 化学机械平坦化方法和后金属栅的制作方法 |
| CN102543699A (zh) * | 2010-12-23 | 2012-07-04 | 中芯国际集成电路制造(上海)有限公司 | 一种金属栅极的形成方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097468A (zh) * | 2014-05-21 | 2015-11-25 | 中国科学院微电子研究所 | 一种平坦化的工艺方法 |
| CN107885892A (zh) * | 2016-09-29 | 2018-04-06 | 中国科学院微电子研究所 | 一种cmp工艺仿真方法和系统 |
| CN107885892B (zh) * | 2016-09-29 | 2021-05-11 | 中国科学院微电子研究所 | 一种cmp工艺仿真方法和系统 |
| CN106783859A (zh) * | 2016-11-21 | 2017-05-31 | 武汉新芯集成电路制造有限公司 | 一种浮栅生成方法、闪存浮栅生成方法及闪存制造方法 |
| CN108597995A (zh) * | 2018-05-24 | 2018-09-28 | 睿力集成电路有限公司 | 半导体集成电路结构的研磨方法 |
| CN108597995B (zh) * | 2018-05-24 | 2023-11-07 | 长鑫存储技术有限公司 | 半导体集成电路结构的研磨方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104282564B (zh) | 2018-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9257344B2 (en) | FinFETs with different fin height and EPI height setting | |
| CN102122645B (zh) | 集成电路结构、其制造方法和使用方法 | |
| US7247887B2 (en) | Segmented channel MOS transistor | |
| US10854729B2 (en) | Method to reduce etch variation using ion implantation | |
| US7190050B2 (en) | Integrated circuit on corrugated substrate | |
| US7265008B2 (en) | Method of IC production using corrugated substrate | |
| CN103872132B (zh) | 金属氧化物半导体(mos)晶体管及其制作方法 | |
| US9564367B2 (en) | Methods of forming different FinFET devices with different threshold voltages and integrated circuit products containing such devices | |
| US9570468B2 (en) | Semiconductor device with three or four-terminal-FinFET | |
| US20200058749A1 (en) | Transistor layout to reduce kink effect | |
| US20160260714A1 (en) | Ferroelectric finfet | |
| CN103426772A (zh) | 利用替代沟道材料形成鳍式场效应晶体管装置的方法 | |
| CN108493159A (zh) | 栅极的制造方法 | |
| CN104282564A (zh) | 半导体器件和鳍式场效应晶体管的形成方法 | |
| CN207587740U (zh) | 晶体管及半导体器件 | |
| US9680023B1 (en) | Method of manufacturing a dual-gate FinFET | |
| CN104347410B (zh) | 鳍式场效应晶体管及其形成方法 | |
| TW202306162A (zh) | 電晶體結構 | |
| CN103681332B (zh) | 晶体管的形成方法、半导体器件的形成方法 | |
| CN103187280A (zh) | 鳍式场效应晶体管的制作方法 | |
| CN103413829A (zh) | 一种u型围栅隧穿晶体管器件及其制造方法 | |
| KR100506455B1 (ko) | 반도체소자의 형성방법 | |
| CN112652578B (zh) | 半导体结构的形成方法、晶体管 | |
| CN111354681B (zh) | 晶体管结构及其形成方法 | |
| TW202404086A (zh) | 電晶體結構 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |