CN108597995B - 半导体集成电路结构的研磨方法 - Google Patents

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Abstract

本发明提供一种半导体集成电路结构的研磨方法，包括：提供待处理结构，其上表面轮廓定义突出部及遮掩部，突出部具有高于遮掩部的离子注入面，遮掩部具有初始上表面，离子注入面与初始上表面位于同一侧，突出部具有突起高度；自离子注入面进行离子注入，以破坏突出部的内部化学键结进而提高突出部的研磨速率；研磨突出部，使突出部形成为一研磨表面，不高于初始上表面。本发明可以通过离子注入的方式解决半导体结构研磨速率的问题，从而可以依据实际需求调节不同区域的研磨速率；可以解决将具有高度差的结构层刻蚀研磨至同一平面的过程中所造成的晶圆表面刮伤的问题；本发明还可以在同一晶圆的不同结构的研磨过程中，保证研磨后得到薄膜的均一性。

Description

半导体集成电路结构的研磨方法
技术领域
本发明属于半导体集成电路器件结构制备技术领域，特别是涉及一种半导体集成电路结构的研磨方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管；晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
目前，在半导体器件结构的制备中，经常遇到需要刻蚀以及研磨等工艺，在研磨过程中往往存在研磨速率很差以及研磨后形成缺陷等诸多问题，例如，在一DRAM产品中，记忆单元(memory cell)与其边缘(periphery)器件形成后，上面需要覆盖一层介电质(通常是SiO2)，由于memory cell和periphery区域的高度差，造成介电质层高度落差，为了减少这种高度差，通常需要在periphery上覆盖光阻，对memory cell上面的介电质层进行刻蚀，光阻去除后，再使用CMP(chemical mechanical polish，化学机械研磨)的方法将介电质层磨平，从而，刻蚀后形成的突起会在后续的化学机械研磨中断裂，并造成晶圆表面刮伤，最终可能影响产品的电性和良率。
因此，如何提供一种半导体集成电路结构的研磨方法，以解决现有技术中存在的研磨速率差以及研磨过程容易造成产品缺陷等的问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体集成电路结构的研磨方法，用于解决现有技术中研磨速率差以及研磨过程容易造成产品缺陷等问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的研磨方法，包括步骤：
1)提供一待处理结构，并由所述待处理结构的上表面轮廓定义一突出部及一遮掩部，所述突出部具有一高于所述遮掩部的离子注入面，所述遮掩部具有一初始上表面，其中，所述离子注入面与所述初始上表面位于所述待处理结构的同一侧，且所述突出部还具有由所述初始上表面形成的水平面至所述离子注入面的突起高度；
2)自所述离子注入面对所述突出部进行离子注入，以破坏所述突出部的内部化学键结进而提高所述突出部的研磨速率；以及
3)自所述离子注入面研磨所述突出部，以使所述突出部形成为一研磨表面，所述研磨表面不高于由所述初始上表面形成的水平面。
作为本发明的一种优选方案，步骤3)中，所述突出部的所述研磨表面与所述遮掩部的所述初始上表面位于同一水平面上。
作为本发明的一种优选方案，步骤2)具体包括：
2-1)于步骤1)所述的待处理结构的表面形成图形化的掩膜层，且所述图形化的掩膜层具有显露所述离子注入面的窗口；
2-2)基于所述图形化的掩膜层，自所述离子注入面对所述突出部进行所述离子注入；
2-3)在步骤3)之前，去除所述离子注入后的所述图形化的掩膜层。
作为本发明的一种优选方案，步骤2-1)中，所述图形化掩膜层的形成选自在涂胶时利用表面高低差自然形成以及利用曝光显影的工艺形成中的任意一种。
作为本发明的一种优选方案，所述待处理结构包括基底、位于所述基底上的存储单元结构以及覆盖所述存储单元结构且覆盖所述存储单元结构周围的所述基底的介质层，其中，所述介质层位于所述存储单元结构顶部表面上的部分构成所述突出部，所述介质层位于所述存储单元结构周围的所述基底表面上的部分构成所述遮掩部。
作为本发明的一种优选方案，步骤3)中，所述研磨表面与所述遮掩部的所述初始上表面构成于一连续表面，且所述研磨表面仍高于所述存储单元结构的顶部表面。
作为本发明的一种优选方案，所述介质层包括氧化硅层，步骤2)中进行所述离子注入的离子来源包括As及Ar气体中的至少一者。
作为本发明的一种优选方案，步骤2)中，进行所述离子注入的注入离子的分子量大于40，所述离子注入的注入剂量大于1E15/平方厘米。
作为本发明的一种优选方案，步骤2)中，进行所述离子注入的离子来源包括惰性气体；步骤3)中，所述研磨工艺包括化学机械研磨；步骤3)前，所述遮掩部的所述初始上表面如同所述突出部的所述离子注入面在暴露于化学机械研磨设备中。
作为本发明的一种优选方案，步骤2)与步骤3)之间还包括：对进行所述离子注入后的所述突出部进行干法刻蚀，再对经过所述干法刻蚀后的所述突出部进行所述研磨，以形成所述研磨表面，其中，进行所述离子注入与进行所述干法刻蚀基于相同的掩膜层，且所述掩膜层在进行所述研磨之前去除。
作为本发明的一种优选方案，步骤2)中，进行所述离子注入的注入深度控制于所述离子注入面与由所述初始上表面形成的水平面之间。
作为本发明的一种优选方案，在批次制程中重复实施步骤1)至步骤3)，通过步骤2)中控制进行所述离子注入的注入剂量动态调节步骤3)中所述突出部的研磨速率，其中，所述研磨速率与所述注入剂量呈正比。
本发明还提供一种半导体集成电路结构的研磨方法，所述研磨方法包括如下步骤：
1)提供一待处理结构，于所述待处理结构上定义第一注入区及第二注入区，所述第一注入区具有第一离子注入面，所述第二注入区具有第二离子注入面，其中，所述第一离子注入面与所述第二离子注入面位于所述待处理结构的同一侧，在相同研磨且未离子注入的条件下，所述第一注入区的研磨速率小于所述第二注入区的研磨速率；
2)自所述第一离子注入面对所述第一注入区进行第一离子注入，并自所述第二离子注入面对所述第二注入区进行第二离子注入，以改善所述第一注入区及所述第二注入区的研磨速率，其中，进行所述第一离子注入的注入剂量大于进行所述第二离子注入的注入剂量，以使所述第一注入区的研磨速率与所述第二注入区的研磨速率相互趋近；以及
3)自所述第一离子注入面及所述第二离子注入面研磨所述待处理结构，使所述第一注入区具有第一研磨表面，所述第二注入区具有第二研磨表面，所述第一研磨表面和所述第二研磨表面的高度差不大于所述第一离子注入面和所述第二离子注入面的高度差。
作为示例，步骤3)中，所述第一注入区的所述第一研磨表面与所述第二注入区的所述第二研磨表面位于同一水平面上。
作为本发明的一种优选方案，所述第一注入区及所述第二注入区的分布选自所述第一注入区对应位于所述待处理结构的中心，所述第二注入区环绕位于所述第一注入区的外围，以及所述第二注入区对应位于所述待处理结构的中心，所述第一注入区环绕位于所述第二注入区的外围中的任意一种。
作为本发明的一种优选方案，所述第一注入区及所述第二注入区的分布选自于所述第一注入区呈环形，所述第二注入区包括位于环形的所述第一注入区中心的中心部以及位于环形的所述第一注入区外围的外围部，以及所述第二注入区呈环形，所述第一注入区包括位于环形的所述第二注入区中心的中心部以及位于环形的所述第二注入区外围的外围部中的任意一种。
作为本发明的一种优选方案，步骤1)还包括：于所述待处理结构上定义至少一个辅助离子注入区，步骤2)还包括：对所述辅助离子注入区进行辅助离子注入，其中，所述第一注入区、所述第二注入区以及各所述辅助离子注入区中的至少两者具有不同的注入剂量，以使的各注入区的研磨速率相互趋近。
作为本发明的一种优选方案，步骤2)中，所述第一离子注入的注入离子种类与所述第二离子注入的注入离子种类相同。
作为本发明的一种优选方案，步骤2)中，通过超级扫描技术动态调整并控制所述待处理结构的不同注入区进行离子注入的注入剂量。
作为本发明的一种优选方案，步骤2)中，进行各离子注入的注入离子的分子量均大于40；进行各所述离子注入的注入剂量大于1E15/平方厘米。
作为本发明的一种优选方案，步骤2)中，进行各离子注入的离子来源包括惰性气体；步骤3)中，所述研磨工艺包括化学机械研磨。
作为本发明的一种优选方案，其特征在于，步骤2)中，通过控制进行各离子注入的注入剂量调节对应注入区的研磨速率，其中，所述研磨速率与所述注入剂量呈正比。
本发明还提供一种半导体集成电路结构的研磨方法，所述研磨方法包括如下步骤：
1)提供一待处理结构，于所述待处理结构上定义注入区及非注入区，所述注入区具有一离子注入面，所述非注入区具有初始上表面，其中，所述离子注入面与所述初始上表面位于所述待处理结构的同一侧，且在相同研磨且未离子注入的条件下，所述注入区的研磨速率小于所述非注入区的研磨速率；
2)自所述离子注入面对所述注入区进行离子注入，以提高所述注入区的研磨速率，使得所述注入区的研磨速率提高至所述非注入区的研磨速率相互趋近；以及
3)自所述离子注入面及所述初始上表面研磨所述待处理结构，使所述注入区具有第一研磨表面，所述非注入区具有第二研磨表面，所述第一研磨表面和所述第二研磨表面的高度差不大于所述离子注入面和所述初始上表面的高度差。
作为本发明的一种优选方案，步骤1)中，所述离子注入面与所述初始上表面相平齐，步骤3)中，所述注入区的所述第一研磨表面与所述非注入区的所述第二研磨表面位于同一水平面上。
如上所述，本发明的半导体集成电路结构的研磨方法，具有以下有益效果：
本发明提供了一种半导体集成电路结构的研磨方法，可以通过离子注入的方式解决半导体结构研磨速率的问题，从而可以依据实际需求调节不同区域的研磨速率；通过本发明的研磨方法可以解决将具有高度差的结构层刻蚀研磨至同一平面的过程中所造成的晶圆表面刮伤的问题；另外，通过本发明的研磨方法还可以在同一晶圆的不同结构的研磨过程中，保证研磨后得到薄膜的均一性等。
附图说明
图1显示为本发明提供的半导体结构研磨方法的工艺流程图。
图2显示为本发明实施例一研磨方法工艺中提供的待处理结构的示意图。
图3显示为本发明实施例一研磨方法工艺中形成图形化的掩膜层的结构示意图。
图4显示为本发明实施例一研磨方法工艺中进行离子注入的示意图。
图5显示为本发明实施例一研磨方法工艺中进行研磨的示意图。
图6显示为本发明实施例一另外一种去除突起部工艺中干法刻蚀后的结构示意图。
图7显示为本发明实施例一研磨方法工艺中研磨后得到的结构示意图。
图8(a)显示本发明实施例二研磨方法中提供的待处理结构的截面示意图。
图8(b)显示本发明实施例二研磨方法中进行离子注入后的一种结构示意图。
图8(c)显示本发明实施例二研磨方法中进行离子注入后的另一种结构示意图。
图9(a)显示本发明实施例二研磨方法中进行离子注入后的再一种结构示意图。
图9(b)显示本发明实施例二研磨方法中进行离子注入后的又一种结构示意图。
图10显示为本发明提供的研磨方法中离子注入剂量与研磨速率的关系图。
图11显示本发明对比例中于待处理结构上形成掩膜层以进行刻蚀的结构示意图。
图12显示为本发明对比例中刻蚀后形成突起的结构示意图。
图13显示为本发明对比例中研磨所述突起后在介质层表面形成刮伤的结构示意图。
元件标号说明
100 待处理结构
100a 基底
100b 存储单元结构
100c 介质层
101 注入区
101a 离子注入面
101b 研磨表面
101c 结构破坏区
101d 干法刻蚀后的凸起
102 非注入区
102a 初始上表面
103 图形化的研磨层
103a 窗口
104 掩膜层
105 突起
106 刮伤
200 待处理结构
201 第一注入区
201a 第一离子注入面
201b 第一研磨表面
201c 第一中心部
201d 第一外围部
202 第二注入区
202a 第二离子注入面
202b 第二研磨表面
202c 第二中心部
202d 第二外围部
S1～S3 步骤1)～步骤3)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一：
如图1～7所示，本发明提供一种半导体结构的研磨方法，包括如下步骤：
1)提供一待处理结构，并由所述待处理结构的上表面轮廓定义一突出部及一遮掩部，所述突出部具有一高于所述遮掩部的离子注入面，所述遮掩部具有一初始上表面，其中，所述离子注入面与所述初始上表面位于所述待处理结构的同一侧，且所述突出部还具有由所述初始上表面形成的水平面至所述离子注入面的突起高度；
2)自所述离子注入面对所述突出部进行离子注入，以破坏所述突出部的内部化学键结进而提高所述突出部的研磨速率；以及
3)自所述离子注入面研磨所述突出部，以使所述突出部形成为一研磨表面，所述研磨表面不高于由所述初始上表面形成的水平面。
下面将结合图示详细说明本发明的半导体结构研磨方法的具体步骤。
首先，如图1中的S1及图2所示，进行步骤1)，提供一待处理结构100，并由所述待处理结构的上表面轮廓定义一突出部101及一遮掩部102，所述突出部101具有一高于所述遮掩部102的离子注入面101a，所述遮掩部102具有一初始上表面102a，其中，所述离子注入面101a与所述初始上表面102a位于所述待处理结构100的同一侧，且所述突出部101还具有由所述初始上表面102a形成的水平面至所述离子注入面101a的突起高度。
具体的，本示例中的所述待处理结构100可以是本领域普通技术人员熟知任意需要进行减薄或去除的突出结构，也即任意的存在高度差的结构，可以是微观结构也可以是宏观结构，进一步，在一较佳实施例中，可以是所述突出部101与所述遮掩部102具有相同的材质。作为示例，步骤1)中，所述突出部101与所述遮掩部102为同一工艺步骤形成的材料层，其中，所述突出部101为凸出于所述遮掩部102表面的凸起结构。
具体的，该示例中，所述突出部101与所述遮掩部102为同一工艺步骤形成的材料层，如二者为同时通过沉积形成的沉积层，如介质层，类似于帽式结构，其中，该材料层的凸起的部分为注入区，即帽式结构的顶部部分，该材料层中外围边缘部分为非注入区，即帽式结构的帽沿部分，从而通过本发明的方案使二者具有位于同一水平面的上表面。
其次，如图1中的S2及图3～4所示，进行步骤2)，自所述离子注入面101a对所述突出部101进行离子注入，以破坏所述突出部101的内部化学键结进而提高所述突出部101的研磨速率，从而使得所述注入区可以通过研磨的方式减薄，其中，图3中待处理结构上方的带箭头的线表示离子注入的方向。
作为示例，如图3～5所示，步骤1)中，步骤2)具体包括：
2-1)于步骤1)所述的待处理结构100的表面形成图形化的掩膜层103，且所述图形化的掩膜层103具有显露所述离子注入面101a的窗口103a；
2-2)基于所述图形化的掩膜层103，自所述离子注入面101a对所述突出部101进行所述离子注入；以及
2-3)在步骤3)之前，去除所述离子注入后的所述图形化的掩膜层103。
作为示例，步骤2-1)中，所述图形化掩膜层103的形成选自在涂胶时利用表面高低差自然形成以及利用曝光显影的工艺形成中的任意一种。
具体的，该步骤中，通过对所述需要去除的部分进行离子注入，从而使得可以通过研磨的方式减薄或去除突出的部分，而不必使用现有的刻蚀及平坦化技术减薄或去除。其中，进行离子注入之后，使得被注入区域的晶体结构被破坏，本示例中，自所述离子注入面101a对所述突出部101进行离子注入，进行离子注入之后，所述待处理结构的所述注入区的结构被破坏，形成结构破坏区101c，从而改变了所述注入区的研磨特性，使得所述注入区相比未经离子注入的区域具有较高的研磨速率，从而使得只能进行刻蚀工艺去除的结构可以通过研磨的方式去除，解决了现有技术单一通过研磨不能去除相应结构以及通过刻蚀再平坦化去除相应结构产生诸多缺陷。另外，研磨后得到的所述研磨表面101b的高度依据实际情况设定。
另外，图形化掩膜层可在涂胶时利用表面高低差自然形成图形，也可以利用曝光显影形成图形，较佳样态是涂胶自然形成，其中，所述图形化的掩膜层103显露所述离子注入面101a的窗口103a，所述窗口的开口状态以不影响离子注入为前提，本申请中，图形化掩膜层作为离子注入之用，采用涂胶自然形成，可以省去一道曝光显影，以降低制造成本。
作为示例，步骤2)中，进行所述离子注入的注入深度控制于所述离子注入面101a与由所述初始上表面102a形成的水平面之间。进行所述离子注入的注入深度小于所述离子注入面101a与所述初始上表面102a之间的高度差值。
具体的，在一较佳的实施例中，进行所述离子注入的过程中，所述离子注入的注入深度的位置高于所述初始上表面102a所在的平面，从而可以在节约成本的前提下达到研磨效果，并有效的提高工作效率。
最后，如图1中的S3及图5～7所示，进行步骤3)，自所述离子注入面101a研磨所述突出部101，以使所述突出部101形成为一研磨表面101b，所述研磨表面101b不高于由所述初始上表面102a形成的水平面。
作为示例，所述突出部101的所述研磨表面101b与所述遮掩部102的所述初始上表面102a位于同一水平面上。
具体的，本步骤中，自所述离子注入面对所述待处理结构进行研磨，使得所述突出部形成平台的所述研磨表面101b，本示例中，所述研磨表面101b与所述遮掩部102的所述初始上表面102a位于同一水平面上，从而实现了通过研磨的工艺实现具有高度差的结构达到具有光滑平坦的表面的效果。
作为示例，所述待处理结构100包括基底100a、位于所述基底100a上的存储单元结构100b以及覆盖所述存储单元结构100b且覆盖所述存储单元结构周围的所述基底100a的介质层100c，其中，所述介质层100c位于所述存储单元结构100b顶部表面上的部分构成所述突出部101，所述介质层100c位于所述存储单元结构100b周围的所述基底表面上的部分构成所述遮掩部102。
作为示例，步骤3)中，所述突出部101的所述研磨表面101b与所述遮掩部102的所述初始注入面102a构成于一连续表面，所述研磨表面高于所述存储单元结构100b的顶部表面。
作为示例，所述介质层100c包括氧化硅层，步骤2)中进行所述离子注入的离子来源包括As及Ar气体中的至少一者。
具体的，本示例提供一种所述待处理结构100的具体结构以及对所述待处理结构的研磨方法，其中，所述存储单元结构100b可以是DRAM产品中的memory cell array，而periphery形成于所述基底100a中，且位于所述memory cell array的周围，所述介质层100c则是在器件形成后覆盖在其上层的介电层，所述介质层100c包括氧化硅层，由于memory cell array和periphery区域存在高度差，从而造成所述介质层100c存在高度落差。
通过本发明的研磨方法，先在所述突出部进行离子注入，从而破坏自所述离子注入面101a至所述待处理结构向内延伸的一定深度的晶格结构，使得整个所述突出部101易于被研磨，其中，在进行离子注入过程中形成的所述图形化的研磨层可以仅贴置所述注入区的侧壁，本申请的形成方式也进一步简化了工艺，基于上述结构，可以将所述介质层100c研磨至同一高度，并且得到平滑的所述研磨表面101b，不造成在所述介质层100c中形成刮伤，从而解决了形成刮伤后造成的产品的电性以及良率等存在的问题。
作为示例，步骤2)中，通过控制进行所述离子注入的注入剂量调节所述注入区的研磨速率，其中，所述研磨速率与所述注入剂量呈正比。在批次制程中重复实施步骤1)至步骤3)，通过步骤2)中控制进行所述离子注入的注入剂量动态调节步骤3)中所述突出部的研磨速率。
需要说明的，如图9所示，经过离子注入后的结构(如所述介质层)在化学机械研磨中的研磨率与离子注入的剂量相关，注入剂量越高，研磨率越高，从而可以据此依据实际需求设定不同注入区的离子注入的注入剂量。在批次制程中，重复步骤2)至步骤3)的工艺至少一次，通过步骤2)中控制进行所述离子注入的注入剂量动态调节步骤3)中所述突出部的研磨速率，从而完成所述突出部的研磨。
作为示例，步骤2)中，进行离子注入的离子源包括大分子气体，进行所述注入离子的分子量大于40。
作为示例，所述离子注入的注入剂量大于1E15/平方厘米。
作为示例，步骤2)中，进行离子注入的离子来源包括惰性气体；步骤3)中，所述研磨的工艺包括化学机械研磨。
作为示例，步骤3)前，所述遮掩部的所述初始上表面如同所述突出部的所述离子注入面在暴露于化学机械研磨设备中。
具体的，进行离子注入的过程中，所述离子源优选采用大分子气体，如分子量大于40的单原子或多原子气体，优选大于50，从而在离子注入过程中产生较大的冲击力，有利于对对应注入区的结构的破坏，另外，优选地，进行离子注入的离子源包括惰性气体，从而可以保证注入离子与器件结构之间不发生反应，保护器件结构的完整稳定性。另外，注入剂量大于1E15/平方厘米，优选大于1E16/平方厘米，从而进一步有利于进行所述离子注入对所述突出部的晶体结构进行破坏的破坏效果。在一优选的实施例中，步骤3)进行所述掩膜之前，所述遮掩部的所述初始上表面如同所述突出部的所述离子注入面在暴露于化学机械研磨设备中，从而减少所述遮掩部上光刻胶层等遮掩材料在化学机械研磨设备中的研磨垫污染。
作为示例，步骤2)与步骤3)之间还包括：对进行所述离子注入后的所述突出部101进行干法刻蚀，再对经过所述干法刻蚀后的所述突出部进行所述研磨，以形成所述研磨表面101b，其中，进行所述离子注入与进行所述干法刻蚀基于相同的掩膜层，且所述掩膜层在进行所述研磨之前去除。
具体的，如图6所示，本示例提供另外一种去除所述突出部101的方法，具体操作为在进行步骤2)的所述离子注入之后，先利用干刻蚀再进行CMP，去除光刻胶掩膜层的实施可以在离子注入和干刻蚀之后以及CMP之前，在一优选示例中，所述离子注入的掩膜层与所述干法刻蚀工艺的掩膜层可以采用同一掩膜层，从而可以简化工艺，节约成本，进一步，在进行研磨之前去除所述掩膜层，从而减少所述遮掩部上光刻胶层等遮掩材料在化学机械研磨设备中的研磨垫污染，采用本示例的方案，可以简化工艺，节约成本，且提高工作效率。
还需要说明的是，采用本发明的方法可以处理任意材质的材料层，包括金属、半导体以及电介质等等，如示例中的氧化硅介质层。
实施例二：
如图8(a)～图9(b)所示，参考图2～7，本实施例还一种半导体结构的研磨方法，所述研磨方法包括如下步骤：
首先，进行步骤1)，提供一待处理结构200，于所述待处理结构上定义第一注入区201及第二注入区202，所述第一注入区具有第一离子注入面201a，所述第二注入区具有第二离子注入面202a，其中，所述第一离子注入面201a与所述第二离子注入面202a位于所述待处理结构的同一侧，且在相同研磨条件且未离子注入的下，所述第一注入区201的研磨速率小于所述第二注入区202的研磨速率；
接着，进行步骤2)，自所述第一离子注入面201a对所述第一注入区201进行第一离子注入，并自所述第二离子注入面202a对所述第二注入区202进行第二离子注入，以改善所述第一注入区201及所述第二注入区202的研磨速率，其中，进行所述第一离子注入的注入剂量大于进行所述第二离子注入的注入剂量，以使所述第一注入区201的研磨速率与所述第二注入区202的研磨速率相互趋近；以及
最后，进行步骤3)，自所述第一离子注入面201a及所述第二离子注入面202a研磨所述待处理结构，使所述第一注入区201具有第一研磨表面201b，所述第二注入区202具有第二研磨表面202b，所述第一研磨表面201b和所述第二研磨表面202b的高度差不大于所述第一离子注入面和所述第二离子注入面的高度差。
具体的，本示例提供另外一种所述待处理结构的具体示例，在该结构中，所述第一离子注入面201a与所述第二离子注入面202a可以不存在高度差，在一较佳的实施例中，定义的两个区的器件结构的材料不同，从而具有不同的研磨速率，其中，晶圆中心和边缘可以具有无数个常见的器件结构，若采用现有的普通研磨，则在研磨后会得到厚度不同的不均匀的薄膜，影响器件性能，而本发明中，采用对两注入区进行离子注入的方式改变其研磨速率，并进一步通过离子注入剂量的调节实现研磨速率的匹配，达到所述第一注入区与所述第二注入区在同一研磨工艺下具有相同的研磨速率，改善研磨后薄膜厚度的均一性。
作为示例，步骤3)中，所述第一注入区201的所述第一研磨表面201b与所述第二注入区202的所述第二研磨表面202b位于同一水平面上。
作为示例，步骤1)中，所述第一离子注入面201a与所述第二离子注入面202a相平齐，步骤3)中，所述第一注入区201的所述第一研磨表面201b与所述第二注入区202的所述第二研磨表面202b位于同一水平面上。
具体的，该示例中，所述第一注入区201与所述第二注入区202具有原始相同的高度，采用现有的工艺，减薄时会导致二者最终形成的结构表面不均匀，但基于本发明的离子注入的方式，可以通过直接进行研磨的方式得到光滑的表面，提高薄膜表面均一性。
作为示例，所述第一注入区201对应位于所述待处理结构200的中心，所述第二注入区环202绕位于所述第一注入区201的外围，如图8(a)及图8(b)所示。
作为示例，所述第二注入区202对应位于所述待处理结构200的中心，所述第一注入区环201绕位于所述第二注入区202的外围，如图8(c)所示。
作为示例，所述第一注入区201呈环形，所述第二注入区202包括位于环形的所述第一注入区201中心的第二中心部202c以及位于环形的所述第一注入区201外围的第二外围部202d，如图9(a)所示。
作为示例，所述第二注入区202呈环形，所述第一注入区201包括位于环形的所述第二注入区202中心的第一中心部201c以及位于环形的所述第二注入区202外围的第一外围部201d，如图9(b)所示
具体的，本示例提供两种类型的四种具体的所述第一注入区201以及所述第二注入区202的分布结构，如图8(b)所述，所述第一注入区201对应位于所述待处理结构200的中心，所述第二注入区环202绕位于所述第一注入区的外围，二者的注入剂量依据实际结构选择，2中心的所述第一注入区201为高剂量注入区，如1E16，外围的所述第二注入区202为低剂量注入区，如1E15，其他不同的注入区设置，实际注入剂量依据实际结构选择。
作为示例，步骤1)还包括：于所述待处理结构上定义至少一个辅助离子注入区，步骤2)还包括：对所述辅助离子注入区进行辅助离子注入，其中，所述第一注入区、所述第二注入区以及各所述辅助离子注入区中的至少两者具有不同的注入剂量，以使的各注入区具有相同的研磨速率。
具体的，本示例还提供定义其他不同注入区的待处理结构，如除所述第一注入区及所述第二注入区外，还在所述待处理结构上定义其他的辅助离子注入区(图中未示出)，此处的辅助并非指对第一注入区、第二注入区的辅助，而是可以是任意进行离子注入的区域，可以与第一注入区及第二注入区并列的功能及特性，其他的所述辅助离子注入区可以是一个或者两个及其以上，对应的所述待处理结构的材质可以与所述第一注入区或者所述第二注入区中任意一者相同或者与二者均不同，进行辅助离子注入的注入剂量可以与所述第一注入区或者所述第二注入区中任意一者相同或者与二者均不同，依据实际情况设定，旨在是整个所述待处理结构研磨后的表面相平齐，得到均匀性良好的结构。
作为示例，步骤2)中，通过超级扫描技术(Superscan)动态调整并控制所述待处理结构的不同注入区进行离子注入的注入剂量。
作为示例，步骤2)中，通过控制进行各离子注入的注入剂量以调节对应注入区的研磨速率，其中，所述研磨速率与所述注入剂量呈正比。在批次制程中重复实施步骤1)至步骤3)，通过步骤2)中控制进行各所述离子注入的注入剂量动态调节步骤3)中所述第一注入区及所述第二注入区的研磨速率。
具体的，可以配合使用Superscan来调节晶圆不同区域的离子注入剂量，以进一步调节晶圆不同区域化学机械研磨率，改善研磨后薄膜厚度的均一性；另外，依据研磨速率与注入剂量呈正比的关系，在实际应用中调节离子注入的注入剂量。
需要说明的，如图9所示，经过离子注入后的结构在化学机械研磨中的研磨率与离子注入的剂量相关，注入剂量越高，研磨率越高，从而可以据此依据实际需求设定不同注入区的离子注入的注入剂量。
作为示例，步骤2)中，进行各离子注入的注入离子包括大分子气体，进行各注入离子的分子量大于40。
作为示例，进行各所述离子注入的注入剂量大于1E15/平方厘米。
作为示例，步骤2)中，进行离子注入的离子来源包括惰性气体；步骤3)中，所述研磨的工艺包括化学机械研磨。
具体的，进行离子注入的过程中，所述离子源优选采用大分子气体，如分子量大于40的单原子或多原子气体，优选大于50，从而在离子注入过程中产生较大的冲击力，有利于对对应注入区的结构的破坏，另外，优选地，进行离子注入的离子源包括惰性气体，从而可以保证注入离子与器件结构之间不发生反应，保护器件结构的完整稳定性。另外，注入剂量大于1E15/平方厘米，优选大于1E16/平方厘米，从而进一步有利于进行所述离子注入对所述突出部的晶体结构进行破坏的破坏效果。
作为示例，步骤2)中，所述第一离子注入的注入离子种类与所述第二离子注入的注入离子种类相同。
具体的，在一较佳的实施例中，对所述第一离子注入的注入离子与所述第二离子注入的注入离子选择为相同的种类，从而可以有利于对注入剂量的选择，简化工艺，并基于同种离子的轰击，而提高最终形成的器件结构的均一稳定性。
另外，本实施例还提供一种半导体结构的研磨方法，所述研磨方法包括如下步骤：
1)提供一待处理结构，于所述待处理结构上定义注入区及非注入区，所述注入区具有一离子注入面，所述非注入区具有初始上表面，其中，所述离子注入面与所述初始上表面位于所述待处理结构的同一侧，且在相同研磨条件且未离子注入的下，所述注入区的研磨速率小于所述非注入区的研磨速率；
2)自所述离子注入面对所述注入区进行离子注入，以提高所述注入区的研磨速率，使得所述注入区的研磨速率提高至所述非注入区的研磨速率相互趋近；以及
3)自所述离子注入面及所述初始上表面研磨所述待处理结构，使所述注入区具有第一研磨表面，所述非注入区具有第二研磨表面，所述第一研磨表面和所述第二研磨表面的高度差不大于所述离子注入面和所述初始上表面的高度差。
作为示例，步骤1)中，所述离子注入面与所述初始上表面相平齐，步骤3)中，所述注入区的所述第一研磨表面与所述非注入区的所述第二研磨表面位于同一水平面上。
具体的，本发明提供一种待处理结构的研磨方法，在一较佳的示例中，当所述注入区和所述非注入区有相同的原始初始高度，又需要同时减薄的时候，可以采用本发明的方案，只对其中一种较低研磨速率的注入区进行离子注入，从而使得二者的研磨速率相同，最终得到光滑平坦且无刮伤的减薄后的研磨表面。
还需要说明的是，采用本发明的方法可以处理任意材质的材料层，包括金属、半导体以及电介质等等，如示例中的氧化硅介质层。另外，本发明所述的待处理结构100可以是一晶圆上的微观结构，也可以是一整体的晶圆上的宏观结构，依据实际的研磨需求，所述待处理结构可以是具有平齐表面的待处理结构，也可以是在其表面上具有凹凸不同的各个面的待处理结构，并不具体限制。
另外，如图11～13所示，本发明提供一种对比例，该对比例中，如图11所示，在一形成后高度差的待处理结构中，如所述第一注入区101高于所述第二注入区102，本对比例采用刻蚀的方式消除所述介质层100c上的高度差，其形成的掩膜层104覆盖所述第一注入区侧边至中心的一定的宽度，基于所述掩膜层104进行刻蚀，再去除所述掩膜层104，则在刻蚀过程中形成的突起105(如图12所示)需要进一步通过化学机械研磨去除，以将所述介质层磨平，突起会在后续的化学机械研磨中断裂，并造成晶圆(待处理结构)表面刮伤106(如图13所示)，最终可能影响产品的电性和良率。
另外，如图5～9所示，并参考图1～4及图10，本发明提供一种半导体结构，其中，本实施例中的半导体结构优选基于实施例一中的制备方法制备形成，所述半导体结构包括：
待处理结构100，所述待处理结构的上表面轮廓定义一突出部101及一遮掩部102，所述突出部具有一高于所述遮掩部的离子注入面101a，所述遮掩部具有一初始上表面102a，其中，所述离子注入面101a与所述初始上表面102a位于所述待处理结构的同一侧，且所述突出部还具有由所述初始上表面形成的水平面至所述离子注入面的突起高度；
其中，所述突出部包括自所述离子注入面进行离子注入所形成的区域101c(结构破坏区)，所述离子注入用于破坏所述突出部的内部化学键结进而提高所述突出部的研磨速率。
具体的，在本实施例提供的所述半导体结构中，其突出部101经由离子注入处理过的区域，具有不同于未注入区域的研磨特性，进行改进处理的待处理结构可以被用于研磨等工艺，从而形成半导体器件中的其他结构。
如图7所示，本发明还提供一种半导体集成电路结构，本实施例中的半导体集成电路结构优选采用实施例一中的制备方法制备形成，所述半导体集成电路结构包括：
半导体处理结构，所述半导体处理结构具有一研磨表面101b以及一初始上表面102a，且所述研磨表面101b不高于由所述初始上表面102a形成的水平面；
其中，所述研磨表面101b由所述半导体处理结构处理前的待处理结构100的上表面轮廓定义的突出部101研磨形成，所述初始上表面102a由所述待处理结构的上表面轮廓定义的遮掩部102形成，且所述突出部具有一高于所述遮掩部的离子注入面101a，所述遮掩部具有所述初始上表面102a，所述离子注入面101a与所述初始上表面102a位于所述待处理结构100的同一侧，且所述突出部还具有由所述初始上表面形成的水平面至所述离子注入面的突起高度；其中，进行所述研磨之前，所述突出部包括自所述离子注入面进行离子注入形成的区域，所述离子注入用于破坏所述突出部的内部化学键结进而提高所述突出部的研磨速率，所述研磨表面由所述离子注入后的所述突出部自所述离子注入面进行所述研磨形成。
具体的，本实施例提供一种半导体集成电路结构，其中，该结构中的研磨表面101a基于离子注入后的突出部研磨想成，可以形成理想的表面形貌，表面平滑，相对现有技术中的结构具有较少甚至没有缺陷，具有较少甚至没有因为研磨去除突起部而形成的缺陷。
作为示例，所述突出部的所述研磨表面101b与所述遮掩部的所述初始上表面102a位于同一水平面上。本示例中，所述研磨表面101b与所述遮掩部102的所述初始上表面102a位于同一水平面上，从而实现了通过研磨的工艺实现具有高度差的结构达到具有光滑平坦的表面的效果。
作为示例，所述待处理结构包括基底100a、位于所述基底上的存储单元结构100b以及覆盖所述存储单元结构且覆盖所述存储单元结构周围的所述基底的介质层100c，所述介质层位于所述存储单元结构顶部表面上的部分构成所述突出部101，所述介质层位于所述存储单元结构周围的所述基底表面上的部分构成所述遮掩部102。
作为示例，所述研磨表面101b与所述遮掩部的所述初始上表面102a构成于一连续表面，所述研磨表面仍高于所述存储单元结构100b的顶部表面。
具体的，本示例提供一种所述待处理结构100的具体结构以及对所述待处理结构的研磨方法，其中，所述存储单元结构100b可以是DRAM产品中的memory cell array，而periphery形成于所述基底100a中，且位于所述memory cell array的周围，所述介质层100c则是在器件形成后覆盖在其上层的介电层，所述介质层100c包括氧化硅层，由于memory cell array和periphery区域存在高度差，从而造成所述介质层100c存在高度落差。
作为示例，所述研磨表面101b的形成还在于：对进行所述离子注入后的所述突出部101进行干法刻蚀，再对经过所述干法刻蚀后的所述突出部进行所述研磨，以形成所述研磨表面，其中，进行所述离子注入与进行所述干法刻蚀基于相同的掩膜层，且所述掩膜层在进行所述研磨之前去除。
具体的，本示例在进行所述离子注入之后，先利用干刻蚀再进行CMP，去除光刻胶掩膜层的实施可以在离子注入和干刻蚀之后以及CMP之前，在一优选示例中，所述离子注入的掩膜层与所述干法刻蚀工艺的掩膜层可以采用同一掩膜层，从而可以简化工艺，节约成本，进一步，在进行研磨之前去除所述掩膜层，本示例的结构所述遮掩部上光刻胶层等遮掩材料在化学机械研磨设备中的研磨垫污染较少，且提高工作效率高。
如图8(a)～9(b)所示，参考图1～7，本发明还提供一种半导体集成电路结构，本实施例中的半导体集成电路结构优选采用实施例二中的制备方法制备形成，所述半导体集成电路结构包括：
半导体处理结构，所述半导体处理结构具有第一研磨表201b及第二研磨表面202b，其中，所述第一研磨表面201b由所述半导体处理结构处理前的待处理结构200上定义的第一注入区201研磨形成，所述第二研磨表面202b由所述待处理上定义的第二注入区202研磨形成，所述第一注入区201具有第一离子注入面201a，所述第二注入区202具有第二离子注入面202a，所述第一研磨表面201b和所述第二研磨表面202b的高度差不大于所述第一离子注入面201a和所述第二离子注入面202a的高度差；
其中，所述第一离子注入面201a与所述第二离子注入面202a位于所述待处理结构的同一侧，在相同研磨且未离子注入的条件下，所述第一注入区201的研磨速率小于所述第二注入区202的研磨速率；且进行所述研磨之前，所述第一注入区201包括自所述第一离子注入面进行第一离子注入而形成的区域，所述第二注入区202包括自所述第二离子注入面进行第二离子注入而形成的区域，所述离子注入用于改善所述第一注入区及所述第二注入区的研磨速率，且所述第一注入区的注入剂量大于所述第二注入区的注入剂量，从而使得所述第一注入区的研磨速率与所述第二注入区的研磨速率相互趋近，所述第一研磨表面201b由经过所述第一离子注入的所述第一注入区研磨形成，所述第二研磨表面202b由经过所述第二离子注入的所述第二注入区研磨形成。
具体的，本示例提供另外一种半导体集成电路结构的具体示例，在该结构中，所述第一离子注入面201a与所述第二离子注入面202a可以不存在高度差，在一较佳的实施例中，定义的两个区的器件结构的材料不同，从而具有不同的研磨速率，其中，晶圆中心和边缘可以具有无数个常见的器件结构，若采用现有的普通研磨，则在研磨后会得到厚度不同的不均匀的薄膜，影响器件性能，而本发明中，采用对两注入区进行离子注入的方式改变其研磨速率，并进一步通过离子注入剂量的调节实现研磨速率的匹配，达到所述第一注入区与所述第二注入区在同一研磨工艺下具有相同的研磨速率，改善研磨后薄膜厚度的均一性。
作为示例，步骤3)中，所述第一注入区201的所述第一研磨表面201b与所述第二注入区202的所述第二研磨表面202b位于同一水平面上。
作为示例，步骤1)中，所述第一离子注入面201a与所述第二离子注入面202a相平齐，步骤3)中，所述第一注入区201的所述第一研磨表面201b与所述第二注入区202的所述第二研磨表面202b位于同一水平面上。
具体的，该示例中，所述第一注入区201与所述第二注入区202具有原始相同的高度，采用现有的工艺，减薄时会导致二者最终形成的结构表面不均匀，但基于本发明的离子注入的方式，可以通过直接进行研磨的方式得到光滑的表面，提高薄膜表面均一性。
作为示例，所述第一注入区及所述第二注入区的分布选自所述第一注入区对应位于所述待处理结构的中心，所述第二注入区环绕位于所述第一注入区的外围，以及所述第二注入区对应位于所述待处理结构的中心，所述第一注入区环绕位于所述第二注入区的外围中的任意一种。
作为示例，所述第一注入区及所述第二注入区的分布选自于所述第一注入区呈环形，所述第二注入区包括位于环形的所述第一注入区中心的中心部以及位于环形的所述第一注入区外围的外围部，以及所述第二注入区呈环形，所述第一注入区包括位于环形的所述第二注入区中心的中心部以及位于环形的所述第二注入区外围的外围部中的任意一种。
作为示例，所述待处理结构还包括：于所述待处理结构上定义的至少一个辅助离子注入区，且所述辅助离子注入区包括进行辅助离子注入而形成的区域，其中，所述第一注入区、所述第二注入区以及各所述辅助离子注入区中的至少两者具有不同的注入剂量，从而使得的各注入区的研磨速率相互趋近。
具体的，本示例提供两种类型的四种具体的所述第一注入区201以及所述第二注入区202的分布结构，如图8(b)所述，所述第一注入区201对应位于所述待处理结构200的中心，所述第二注入区环202绕位于所述第一注入区的外围，二者的注入剂量依据实际结构选择，2中心的所述第一注入区201为高剂量注入区，如1E16，外围的所述第二注入区202为低剂量注入区，如1E15，其他不同的注入区设置，实际注入剂量依据实际结构选择。
具体的，本示例还提供定义其他不同注入区的待处理结构，如除所述第一注入区及所述第二注入区外，还在所述待处理结构上定义其他的辅助离子注入区(图中未示出)，此处的辅助并非指对第一注入区、第二注入区的辅助，而是可以是任意进行离子注入的区域，可以与第一注入区及第二注入区并列的功能及特性，其他的所述辅助离子注入区可以是一个或者两个及其以上，对应的所述待处理结构的材质可以与所述第一注入区或者所述第二注入区中任意一者相同或者与二者均不同，进行辅助离子注入的注入剂量可以与所述第一注入区或者所述第二注入区中任意一者相同或者与二者均不同，依据实际情况设定，旨在是整个所述待处理结构研磨后的表面相平齐，得到均匀性良好的结构。
本发明还提供一种半导体集成电路结构，本实施例中的半导体集成电路结构优选采用实施例二中的制备方法制备形成，所述半导体集成电路结构包括：
半导体处理结构，所述半导体处理结构具有第一研磨表面及第二研磨表面，其中，所述第一研磨表面由所述半导体处理结构处理前的待处理结构上定义的注入区研磨形成，所述第二研磨表面由所述待处理上定义的非注入区研磨形成，所述注入区具有一离子注入面，所述非注入区具有初始上表面，所述第一研磨表面和所述第二研磨表面的高度差不大于所述离子注入面和所述初始上表面的高度差；
其中，所述离子注入面与所述初始上表面位于所述待处理结构的同一侧，且在相同研磨且未离子注入的条件下，所述注入区的研磨速率小于所述非注入区的研磨速率，且进行所述研磨前，所述注入区包括自所述离子注入面进行离子注入形成的区域，所述离子注入用于提高所述注入区的研磨速率，从而使得所述注入区的研磨速率提高至所述非注入区的研磨速率相互趋近，所述第一研磨表面进行所述离子注入的所述注入区研磨想成，所述第二研磨表面经由所述非注入区研磨形成。
作为本发明的一种优选方案，所述离子注入面与所述初始上表面相平齐，所述注入区的所述第一研磨表面与所述非注入区的所述第二研磨表面位于同一水平面上。
具体的，本发明提供一种待处理结构的研磨方法，在一较佳的示例中，当所述注入区和所述非注入区有相同的原始初始高度，又需要同时减薄的时候，可以采用本发明的方案，只对其中一种较低研磨速率的注入区进行离子注入，从而使得二者的研磨速率相同，最终得到光滑平坦且无刮伤的减薄后的研磨表面。
综上所述，本发明提供一种半导体集成电路结构的研磨方法，包括如下步骤：提供一待处理结构，并由所述待处理结构的上表面轮廓定义一突出部及一遮掩部，所述突出部具有一高于所述遮掩部的离子注入面，所述遮掩部具有一初始上表面，其中，所述离子注入面与所述初始上表面位于所述待处理结构的同一侧，且所述突出部还具有由所述初始上表面形成的水平面至所述离子注入面的突起高度；自所述离子注入面对所述突出部进行离子注入，以破坏所述突出部的内部化学键结进而提高所述突出部的研磨速率；以及自所述离子注入面研磨所述突出部，以使所述突出部形成为一研磨表面，所述研磨表面不高于由所述初始上表面形成的水平面。通过上述方案，本发明提供了一种半导体结构的研磨方法，可以通过离子注入的方式解决半导体结构研磨速率的问题，从而可以依据实际需求调节不同区域的研磨速率；通过本发明的研磨方法可以解决将具有高度差的结构层刻蚀研磨至同一平面的过程中所造成的晶圆表面刮伤的问题；另外，通过本发明的研磨方法还可以在同一晶圆的不同结构的研磨过程中，保证研磨后得到薄膜的均一性等。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (20)

1.一种半导体集成电路结构的研磨方法，其特征在于，所述研磨方法包括如下步骤：
1)提供一待处理结构，所述待处理结构包括基底、位于所述基底上的存储单元结构以及覆盖所述存储单元结构且覆盖所述存储单元结构周围的所述基底的介质层，所述介质层位于所述存储单元结构顶部表面上的部分构成突出部，所述介质层位于所述存储单元结构周围的所述基底表面上的部分构成遮掩部，所述突出部具有一高于所述遮掩部的离子注入面，所述遮掩部具有一初始上表面，其中，所述离子注入面与所述初始上表面位于所述待处理结构的同一侧，且所述突出部还具有由所述初始上表面形成的水平面至所述离子注入面的突起高度；
2)自所述离子注入面对所述突出部进行离子注入，以破坏所述突出部的内部化学键结进而提高所述突出部的研磨速率，其中，进行所述离子注入的注入深度控制于所述离子注入面与由所述初始上表面形成的水平面之间，且进行所述离子注入的离子来源为Ar气体；以及
3)自所述离子注入面研磨所述突出部，以使所述突出部形成为一研磨表面，所述研磨表面不高于由所述初始上表面形成的水平面；
重复步骤1)至步骤3)的工艺至少一次，通过步骤2)中控制进行所述离子注入的注入剂量动态调节步骤3)中所述突出部的研磨速率，其中，所述研磨速率与所述注入剂量呈正比。
2.根据权利要求1所述的半导体集成电路结构的研磨方法，其特征在于，步骤3)中，所述突出部的所述研磨表面与所述遮掩部的所述初始上表面位于同一水平面上。
3.根据权利要求1所述的半导体集成电路结构的研磨方法，其特征在于，步骤2)具体包括：2-1)于步骤1)所述的待处理结构的表面形成图形化的掩膜层，且所述图形化的掩膜层具有显露所述离子注入面的窗口；
2-2)基于所述图形化的掩膜层，自所述离子注入面对所述突出部进行所述离子注入；
2-3)在步骤3)之前，去除所述离子注入后的所述图形化的掩膜层。
4.根据权利要求3所述的半导体集成电路结构的研磨方法，其特征在于，步骤2-1)中，所述图形化掩膜层的形成选自在涂胶时利用表面高低差自然形成以及利用曝光显影的工艺形成中的任意一种。
5.根据权利要求1所述的半导体集成电路结构的研磨方法，其特征在于，步骤3)中，所述研磨表面与所述遮掩部的所述初始上表面构成于一连续表面，且所述研磨表面仍高于所述存储单元结构的顶部表面。
6.根据权利要求5所述的半导体集成电路结构的研磨方法，其特征在于，所述介质层包括氧化硅层。
7.根据权利要求1所述的半导体集成电路结构的研磨方法，其特征在于，步骤2)中，进行所述离子注入的注入离子的分子量大于40，所述离子注入的注入剂量大于1E15/平方厘米。
8.根据权利要求1所述的半导体集成电路结构的研磨方法，其特征在于，步骤2)中，进行所述离子注入的离子来源包括惰性气体；步骤3)中，所述研磨工艺包括化学机械研磨；步骤3)前，所述遮掩部的所述初始上表面如同所述突出部的所述离子注入面在暴露于化学机械研磨设备中。
9.根据权利要求1所述的半导体集成电路结构的研磨方法，其特征在于，步骤2)与步骤3)之间还包括：对进行所述离子注入后的所述突出部进行干法刻蚀，再对经过所述干法刻蚀后的所述突出部进行所述研磨，以形成所述研磨表面，其中，进行所述离子注入与进行所述干法刻蚀基于相同的掩膜层，且所述掩膜层在进行所述研磨之前去除。
10.一种半导体集成电路结构的研磨方法，其特征在于，所述研磨方法包括如下步骤：
1)提供一待处理结构，所述待处理结构包括基底、位于所述基底上的存储单元结构以及覆盖所述存储单元结构且覆盖所述存储单元结构周围的所述基底的介质层，所述介质层位于所述存储单元结构顶部表面上的部分构成第一注入区，所述介质层位于所述存储单元结构周围的所述基底表面上的部分构成第二注入区，所述第一注入区具有第一离子注入面，所述第二注入区具有第二离子注入面，其中，所述第一离子注入面与所述第二离子注入面位于所述待处理结构的同一侧，在相同研磨且未离子注入的条件下，所述第一注入区的研磨速率小于所述第二注入区的研磨速率；
2)自所述第一离子注入面对所述第一注入区进行第一离子注入，并自所述第二离子注入面对所述第二注入区进行第二离子注入，以改善所述第一注入区及所述第二注入区的研磨速率，其中，进行所述第一离子注入的注入剂量大于进行所述第二离子注入的注入剂量，以使所述第一注入区的研磨速率与所述第二注入区的研磨速率相互趋近，其中，进行所述离子注入的离子来源为Ar气体；以及
3)自所述第一离子注入面及所述第二离子注入面研磨所述待处理结构，使所述第一注入区具有第一研磨表面，所述第二注入区具有第二研磨表面，所述第一研磨表面和所述第二研磨表面的高度差不大于所述第一离子注入面和所述第二离子注入面的高度差；
重复步骤1)至步骤3)的工艺至少一次，通过步骤2)中控制进行各所述离子注入的注入剂量动态调节步骤3)中所述第一注入区及所述第二注入区的研磨速率，其中，所述研磨速率与所述注入剂量呈正比。
11.根据权利要求10所述的半导体集成电路结构的研磨方法，其特征在于，步骤3)中，所述第一注入区的所述第一研磨表面与所述第二注入区的所述第二研磨表面位于同一水平面上。
12.根据权利要求10所述的半导体集成电路结构的研磨方法，其特征在于，所述第一注入区及所述第二注入区的分布选自所述第一注入区对应位于所述待处理结构的中心，所述第二注入区环绕位于所述第一注入区的外围，以及所述第二注入区对应位于所述待处理结构的中心，所述第一注入区环绕位于所述第二注入区的外围中的任意一种。
13.根据权利要求10所述的半导体集成电路结构的研磨方法，其特征在于，所述第一注入区及所述第二注入区的分布选自于所述第一注入区呈环形，所述第二注入区包括位于环形的所述第一注入区中心的中心部以及位于环形的所述第一注入区外围的外围部，以及所述第二注入区呈环形，所述第一注入区包括位于环形的所述第二注入区中心的中心部以及位于环形的所述第二注入区外围的外围部中的任意一种。
14.根据权利要求10所述的半导体集成电路结构的研磨方法，其特征在于，步骤1)还包括：于所述待处理结构上定义至少一个辅助离子注入区，步骤2)还包括：对所述辅助离子注入区进行辅助离子注入，其中，所述第一注入区、所述第二注入区以及各所述辅助离子注入区中的至少两者具有不同的注入剂量，以使的各注入区的研磨速率相互趋近。
15.根据权利要求10所述的半导体集成电路结构的研磨方法，其特征在于，步骤2)中，所述第一离子注入的注入离子种类与所述第二离子注入的注入离子种类相同。
16.根据权利要求10所述的半导体集成电路结构的研磨方法，其特征在于，步骤2)中，通过超级扫描技术动态调整并控制所述待处理结构的不同注入区进行离子注入的注入剂量。
17.根据权利要求10所述的半导体集成电路结构的研磨方法，其特征在于，步骤2)中，进行各离子注入的注入离子的分子量均大于40；进行各所述离子注入的注入剂量大于1E15/平方厘米。
18.根据权利要求10所述的半导体集成电路结构的研磨方法，其特征在于，步骤3)中，所述研磨工艺包括化学机械研磨。
19.一种半导体集成电路结构的研磨方法，其特征在于，所述研磨方法包括如下步骤：
1)提供一待处理结构，所述待处理结构包括基底、位于所述基底上的存储单元结构以及覆盖所述存储单元结构且覆盖所述存储单元结构周围的所述基底的介质层，所述介质层位于所述存储单元结构顶部表面上的部分构成注入区，所述介质层位于所述存储单元结构周围的所述基底表面上的部分构成非注入区，所述注入区具有一离子注入面，所述非注入区具有初始上表面，其中，所述离子注入面与所述初始上表面位于所述待处理结构的同一侧，且在相同研磨且未离子注入的条件下，所述注入区的研磨速率小于所述非注入区的研磨速率；
2)自所述离子注入面对所述注入区进行离子注入，以提高所述注入区的研磨速率，使得所述注入区的研磨速率提高至所述非注入区的研磨速率相互趋近，其中，进行所述离子注入的离子来源为Ar气体；以及
3)自所述离子注入面及所述初始上表面研磨所述待处理结构，使所述注入区具有第一研磨表面，所述非注入区具有第二研磨表面，所述第一研磨表面和所述第二研磨表面的高度差不大于所述离子注入面和所述初始上表面的高度差；
重复步骤1)至步骤3)的工艺至少一次，通过步骤2)中控制进行各所述离子注入的注入剂量动态调节步骤3)中所述注入区的研磨速率，其中，所述研磨速率与所述注入剂量呈正比。
20.根据权利要求19所述的半导体集成电路结构的研磨方法，其特征在于，步骤1)中，所述离子注入面与所述初始上表面相平齐，步骤3)中，所述注入区的所述第一研磨表面与所述非注入区的所述第二研磨表面位于同一水平面上。
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