TW202115781A - 半導體結構的平坦化方法 - Google Patents

Abstract

一種半導體結構的平坦化方法，在具有記憶體模組的基板結構上形成介電層，介電層的輪廓面具有多個第一凸起平台及第二凸起平台，第一凸起平台對應於分布圖案密度較高之記憶體模組，第二凸起平台對應於分布圖案密度較低之記憶體模組；進行回蝕刻製程，在第一、第二凸起平台的頂面分別形成第一、第二凹部，第一凹部的內側壁與第一凸起平台的外側壁之間形成具有第一厚度的牆部，第二凹部的內側壁與第二凸起平台的外側壁之間形成具有第二厚度的牆部，第一厚度大於第二厚度；研磨部分介電層，移除牆部，且使介電層具有實質平坦的表面。

Description

半導體結構的平坦化方法

本發明有關一種半導體製程，尤其是一種半導體結構的平坦化方法。

在半導體器件的製造期間，於一個或多個製造步驟中，常需要將半導體器件的表面平坦化，其中化學機械研磨是用於平坦化半導體器件表面的一種製程。然而，由於半導體器件上的佈局不同，容易因佈局和研磨製程之間的相互作用而造成厚度不均勻情形，因此，難以保證平坦化的均勻性。

另一方面，許多現代的電子裝置具有電子記憶體，其中非揮發性記憶體能夠在電源中斷的情況下保留其儲存的數據，目前一種磁阻式隨機存取記憶體(Magnetoresistive random-access memory，MRAM)相較於諸如動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)的揮發性記憶體而言，MRAM除了具有與其相似的性能及密度之外，更具有較低的功率消耗量，已成為下一代具有前景的非揮發性電子記憶體之一。

然而，在包含MRAM之半導體器件的部分製程中，MRAM為突出於半導體器件，且MRAM於半導體器件上的聚集密度不致相同，使得利用化學機械研磨製程對覆蓋MRAM的介電層進行研磨時，可能會造成某些區域過度研磨以及某些區域研磨不足，產生晶粒內(within-die)不一致的情形。

本發明提供一種半導體結構的平坦化方法，有助於製作元件特性較佳之半導體元件。

本發明所提供的半導體結構的平坦化方法，包含：提供半導體器件，半導體器件包含基板結構及多個記憶體模組，基板結構具有第一表面，記憶體模組凸出設置於第一表面，記憶體模組的配置至少分為第一區及第二區，記憶體模組於第一區及第二區的分布分別具有第一圖案密度及第二圖案密度，且第一圖案密度大於第二圖案密度；形成介電層於基板結構上，且覆蓋第一表面及記憶體模組，其中介電層具有輪廓面，輪廓面具有多個第一凸起平台及多個第二凸起平台，第一凸起平台對應於第一區內的部分記憶體模組，第二凸起平台對應於第二區內的部分記憶體模組，其中每一第一凸起平台具有第一頂面及第一外側壁，每一第二凸起平台具有第二頂面及第二外側壁；進行回蝕刻製程，以分別在第一凸起平台的第一頂面上形成第一凹部，分別在第二凸起平台的第二頂面上形成第二凹部，其中每一第一凹部具有第一內側壁，第一內側壁及第一外側壁之間形成第一牆部，第一牆部具有第一厚度，每一第二凹部具有第二內側壁，第二內側壁及第二外側壁之間形成第二牆部，第二牆部具有第二厚度，其中第一厚度大於第二厚度；以及研磨部分介電層，移除第一牆部及第二牆部，且使介電層具有實質平坦的第二表面。

在本發明的一實施例中，上述之第一凹部及第二凹部具有相同的深度。

在本發明的一實施例中，上述之第一凸起平台及第二凸起平台分別具有第一高度及第二高度，第一凹部及第二凹部的深度小於第一高度及第二高度。

在本發明的一實施例中，上述之第二厚度大於或等於0.2微米。

在本發明的一實施例中，上述之第一凸起平台及第二凸起平台呈梯形狀。

在本發明的一實施例中，上述之第一厚度為第一內側壁及第一外側壁之間的最短距離，第二厚度為第二內側壁及第二外側壁之間的最短距離。

在本發明的一實施例中，在進行上述之回蝕刻製程之前，形成反向遮罩層覆蓋介電層，反向遮罩層具有多個第一開口圖案及多個第二開口圖案，第一開口圖案及第二開口圖案的分布分別對應第一凸起平台及第二凸起平台的分布。

在本發明的一實施例中，上述之介電層的材料為超低介電材料（ULK）。

在本發明的一實施例中，上述之記憶體模組為磁阻式隨機存取記憶體(MRAM)。

本發明在分布圖案密度較高之第一凸起平台形成第一凹部且保留第一牆部，在分布圖案密度較低之第二凸起平台形成第二凹部且保留第二牆部，其中，因第一牆部的厚度大於第二牆部的厚部，因此將有助於在後續以化學機械研磨製程對具有第一牆部及第二牆部的介電層進行研磨時，不致造成某些區域過度研磨以及某些區域研磨不足，產生晶粒內(within-die)不一致的情形。此半導體結構的平坦化方法將有助於製作元件特性較佳之半導體元件。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下。

圖1A至圖1D是本發明一實施例半導體結構的平坦化方法之流程的剖面結構示意圖。如圖1A所示，提供一半導體器件10，半導體器件10包含基板結構12及多個記憶體模組14。基板結構12具有第一表面121，多個記憶體模組14凸出設置於第一表面121，於一實施例中，記憶體模組14例如為磁阻式隨機存取記憶體(MRAM)，記憶體模組14於基板結構12上具有不同的分布密度，基板結構12例如具有第一區Z1及第二區Z2，記憶體模組14於第一區Z1的分布具有第一圖案密度，記憶體模組14於第二區Z2的分布具有第二圖案密度，於一實施例中，第一圖案密度大於第二圖案密度。為便於了解及說明本發明實施例，在圖1A中，以第一區Z1內具有四組記憶體模組14、第二Z2區內具有兩組記憶體模組14進行示例，惟不限於此。

如圖1B所示，形成介電層16於基板結構12上，介電層16覆蓋第一表面121及記憶體模組14，介電層16的材料例如為超低介電材料。其中，介電層16遠離第一表面121的一側具有輪廓面161，輪廓面161具有多個第一凸起平台18及多個第二凸起平台20，第一凸起平台18對應於第一區Z1內之部分或全部的記憶體模組14，第二凸起平台20對應於第二區Z2內之部分或全部的記憶體模組14。於一實施例中，第 一凸起平台18及第二凸起平台20例如呈梯形狀，每一第一凸起平台18具有第一頂面181及第一外側壁182，第一外側壁182連接第一頂面181及輪廓面161，每一第二凸起平台20具有第二頂面201及第二外側壁202，第二外側壁202連接第二頂面201及輪廓面161。於一實施例中，第一凸起平台18具有第一高度H1，第二凸起平台20具有第二高度H2，其中第一高度H1為第一頂面181至輪廓面161的縱向距離，第二高度H2為第二頂面201至輪廓面161的縱向距離，於一實施例中，第一高度H1可大於或等於第二高度H2。

接著，如圖1C所示，進行回蝕刻製程，以分別在第一凸起平台18的第一頂面181上形成第一凹部22，在第二凸起平台20的第二頂面201上形成第二凹部24，其中，每一第一凹部22具有第一內側壁221，第一內側壁221及第一外側壁182之間形成第一牆部26，第一牆部26具有第一厚度d1，於一實施例中，第一厚度d1為第一內側壁221及第一外側壁182之間的最短距離；每一第二凹部24具有第二內側壁241，第二內側壁241及第二外側壁202之間形成第二牆部28，第二牆部28具有第二厚度d2，於一實施例中， 第二厚度d2為第二內側壁241及第二外側壁202之間的最短距離。請同時參閱圖2所示，圖2是本發明一實施例第一凹部、第二凹部、第一牆部及第二牆部的示意圖，圖2主要在示意第一牆部26的第一厚度d1及第二牆部28的第二厚度d2的大小關係，其中位在第一區Z1之第一牆部26的第一厚度d1大於位在第二區Z2之第二牆部28的第二厚度d2。

接續上述說明，於一實施例中，如圖1C所示，第一凹部22及第二凹部24具有相同的深度D，且第一凹部22及第二凹部24的深度D小於第一凸起平台18的第一高度H1及第二凸起平台20的第二高度H2。又厚度較薄之第二牆部28的第二厚度d2大於或等於0.2微米，於一實施例中，當第一圖案密度例如約為4.41%時，第一厚度d1為0.5微米，當第二圖案密度例如約為1.71%時，第二厚度d2為0.2微米。

於一未繪示的圖式中，在進行回蝕刻製程之前，先形成反向遮罩層覆蓋介電層16，反向遮罩層具有多個第一開口圖案及多個第二開口圖案，第一開口圖案及第二開口圖案的分布分別對應第一凸起平台18及第二凸起平台20的分布，以便之後利用反向遮罩層作為遮罩，對介電層16進行回蝕刻製程。於一實施例中，在第一凸起平台18與第二凸起平台20尺寸相同的前提下，第一開口圖案的尺寸小於第二開口圖案的尺寸，藉以在回蝕刻製程時，使第一凸起平台18可保留較厚的第一牆部26。

如圖1D所示，於進行回蝕刻製程之後，利用化學機械研磨製程研磨部分介電層16，以移除第一牆部26(示於圖1C)及第二牆部28(示於圖1C)，於一實施例中，化學機械研磨製程更移除部分的輪廓面161，而使介電層16具有實質平坦的第二表面162。

根據上述，在本發明實施例半導體結構的平坦化方法中，在分布圖案密度較高之第一凸起平台形成第一凹部且保留第一牆部，在分布圖案密度較低之第二凸起平台形成第二凹部且保留第二牆部，第一牆部的厚度大於第二牆部的厚部，將有助於在後續以化學機械研磨製程對具有第一牆部及第二牆部的介電層進行研磨時，不致造成某些區域過度研磨以及某些區域研磨不足，產生晶粒內(within-die)不一致的情形。此半導體結構的平坦化方法將有助於製作元件特性較佳之半導體元件。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10:半導體器件 12:基板結構 121:第一表面 Z1:第一區 Z2:第二區 14:記憶體模組 16:介電層 161:輪廓面 162:第二表面 18:第一凸起平台 181:第一頂面 182:第一外側壁 20:第二凸起平台 201:第二頂面 202:第二外側壁 H1:第一高度 H2:第二高度 22:第一凹部 221:第一內側壁 24:第二凹部 241:第二內側壁 26:第一牆部 d1:第一厚度 28:第二牆部 d2:第二厚度 D:深度

圖1A至圖1D是本發明一實施例半導體結構的平坦化方法之流程的剖面結構示意圖。 圖2是本發明一實施例第一凹部、第二凹部、第一牆部及第二牆部的示意圖。

Z1:第一區

Z2:第二區

16:介電層

161:輪廓面

18:第一凸起平台

181:第一頂面

182:第一外側壁

20:第二凸起平台

201:第二頂面

202:第二外側壁

H1:第一高度

H2:第二高度

22:第一凹部

221:第一內側壁

24:第二凹部

241:第二內側壁

26:第一牆部

d1:第一厚度

28:第二牆部

d2:第二厚度

D:深度

Claims (9)

1. 一種半導體結構的平坦化方法，包含： 提供一半導體器件，該半導體器件包含一基板結構及多個記憶體模組，該基板結構具有一第一表面，該些記憶體模組凸出設置於該第一表面，該些記憶體模組的配置至少分為一第一區及一第二區，該些記憶體模組於該第一區及該第二區的分布分別具有一第一圖案密度及一第二圖案密度，且該第一圖案密度大於該第二圖案密度； 形成一介電層於該基板結構上，且覆蓋該第一表面及該些記憶體模組，其中該介電層具有一輪廓面，該輪廓面具有多個第一凸起平台及多個第二凸起平台，該些第一凸起平台對應於該第一區內的部分該些記憶體模組，該些第二凸起平台對應於該第二區內的部分該些記憶體模組，其中每一該第一凸起平台具有一第一頂面及一第一外側壁，每一該第二凸起平台具有一第二頂面及一第二外側壁； 進行一回蝕刻製程，以分別在該些第一凸起平台的該些第一頂面上形成一第一凹部，分別在該些第二凸起平台的該些第二頂面上形成一第二凹部，其中每一該第一凹部具有一第一內側壁，該第一內側壁及該第一外側壁之間形成一第一牆部，該第一牆部具有一第一厚度，每一該第二凹部具有一第二內側壁，該第二內側壁及該第二外側壁之間形成一第二牆部，該第二牆部具有一第二厚度，其中該第一厚度大於該第二厚度；以及 研磨部分該介電層，移除該些第一牆部及該些第二牆部，且使該介電層具有實質平坦的一第二表面。
2. 如請求項1所述之半導體結構的平坦化方法，其中，該些第一凹部及該些第二凹部具有相同的深度。
3. 如請求項2所述之半導體結構的平坦化方法，其中，該些第一凸起平台及該些第二凸起平台分別具有一第一高度及一第二高度，該些第一凹部及該些第二凹部的深度小於該第一高度及該第二高度。
4. 如請求項1所述之半導體結構的平坦化方法，其中，該第二厚度大於或等於0.2微米。
5. 如請求項1所述之半導體結構的平坦化方法，其中，該些第一凸起平台及該些第二凸起平台呈梯形狀。
6. 如請求項5所述之半導體結構的平坦化方法，其中，該第一厚度為該第一內側壁及該第一外側壁之間的最短距離，該第二厚度為該第二內側壁及該第二外側壁之間的最短距離。
7. 如請求項1所述之半導體結構的平坦化方法，其中，在進行該回蝕刻製程之前，形成一反向遮罩層覆蓋該介電層，該反向遮罩層具有多個第一開口圖案及多個第二開口圖案，該些第一開口圖案及該些第二開口圖案的分布分別對應該些第一凸起平台及該些第二凸起平台的分布。
8. 如請求項1所述之半導體結構的平坦化方法，其中，該介電層的材料為超低介電材料（ULK）。
9. 如請求項1所述之半導體結構的平坦化方法，其中，該些記憶體模組為磁阻式隨機存取記憶體(MRAM)。

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