KR100546767B1 - 반도체 소자의 더미층 형성 방법 - Google Patents

Abstract

본 발명은 반도체 기판 전체에 대한 균일한 평탄화 공정의 수행 및 마이크로 로딩 효과를 억제할 수 있도록 상기 실제 패턴과 더미층 사이의 바람직한 이격 거리를 제시하는 반도체 소자의 더미층 형성 방법에 관한 것으로서,

본 발명에 따른 반도체 소자의 더미층 형성 방법은 영역에 따라 실제 패턴의 밀도 차이가 있는 반도체 기판을 준비하는 단계;와, 상기 패턴 밀도가 낮은 영역에 복수개의 더미 액티브 영역을 상기 실제 패턴과 1∼3㎛ 정도 이격되도록 형성하는 단계;와, 상기 복수개의 더미 액티브 영역 사이의 공간에 형성하며 상기 실제 패턴과 1∼3㎛ 정도 이격되도록 복수개의 더미 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

더미, 더미 액티브, 더미 패턴

Description

반도체 소자의 더미층 형성 방법{Method for fabricating dummy layer of semiconductor device}

도 1은 종래 기술에 따른 반도체 소자의 더미층의 구조 단면도.

도 2는 종래 기술에 따른 반도체 소자의 더미층의 레이아웃.

도 3a 내지 3c는 본 발명에 따른 반도체 소자의 더미층 형성 방법을 설명하기 위한 레이아웃.

도 4는 실제 패턴과 더미 패턴의 이격 거리에 따른 CD(Critical Dimension) 바이어스를 나타낸 그래프.

<도면의 주요 부분에 대한 설명>

300 : 반도체 기판 301 : 액티브 영역

302 : 더미 액티브 영역 303 : 게이트층

304 : 더미 패턴

본 발명은 반도체 소자의 더미층 형성 방법에 관한 것으로서, 보다 상세하게는 반도체 기판 전체에 대한 균일한 평탄화 공정의 수행 및 마이크로 로딩 효과를 억제할 수 있도록 상기 실제 패턴과 더미층 사이의 바람직한 이격 거리를 제시하는 반도체 소자의 더미층 형성 방법에 관한 것이다.

반도체소자의 고집적화가 진행됨에 따라 반도체소자의 설계 룰(rule)이 미세화되면서 모스(MOS) 트랜지스터의 소스/드레인의 사이즈 및 게이트 전극의 선폭과 금속 배선의 선폭이 축소되고 있다. 이와 같은 미세 선폭의 반도체소자를 구현하기 위해 여러 가지 새로운 공정이 도입되었는데 그 중 하나가 화학기계적연마(CMP : Chemical Mechanical Polishing) 공정이다. 화학기계적연마 공정은 특정의 물질층에 대해 표면을 평탄화시키는 방법으로서, 기계적 힘을 통해 연마하는 동시에 슬러리(slurry)를 통한 화학적 반응을 일으켜 반도체 기판 상의 특정의 물질층을 평탄화하는 방법이다. 이와 같은 화학기계적연마 방법은 연마 두께의 정밀성 및 기판 전체에 대한 균일한 연마 수행의 장점을 갖춤에 따라, 최근 미세 선폭의 반도체소자 구현에 있어서 필수적인 공정이 되었다.

그러나, 1개의 칩 내에 서로 다른 소자 즉, 메모리 소자, 로직 소자 등이 공존하는 다중 복합칩(Multi-media chip)의 경우 각각의 소자의 제조 과정이 달라 소자간 단차가 유발되어 기판의 평탄화에 어려움이 있다. 따라서, 패턴의 밀도가 높고 단차가 높은 메모리 셀 영역에 비해 상대적으로 패턴의 단차가 낮은 로직 소자 영역에 단차 보상을 해줄 필요가 있다. 상기 단차 보상을 위한 방법으로 일반적으 로 사용되는 방법은 상기 패턴 밀도가 상대적으로 낮은 영역 예를 들어, 로직 소자 영역에 더미층을 형성하는 것이다. 즉, 상기 더미층을 형성함으로써 상기 로직 소자 영역의 패턴 밀도를 상기 메모리 셀 영역의 패턴 밀도가 상응하도록 하여 후속의 평탄화 공정시 균일한 연마 수행을 담보하는 것이다.

이와 같은 더미층의 실제 구현을 도면을 참조하여 설명하면 다음과 같다. 도 1은 로직 영역과 메모리 셀 영역으로 구분되는 반도체 기판(101)을 도시한 것으로서, 패턴(102) 밀도가 상대적으로 낮은 로직 영역에 더미 패턴(103)을 포함한 더미층을 형성한 것을 나타낸 것이다. 도 1의 더미층을 레이아웃으로 살펴보면 도 2와 같다. 한편, 패턴 밀도를 보상하기 위한 더미층은 구체적으로 메모리 셀의 액티브 영역에 대한 더미 액티브 영역(104)과, 게이트층(102)에 대한 더미 패턴(103)으로 구분된다. 도 2에 도시한 바는 이와 같은 더미 액티브 영(104)역과 더미 패턴(103)을 도시한 것이다.

도 2에 도시한 바와 같이, 종래의 반도체 소자의 더미층은 소정의 면적을 갖는 단위 더미 액티브 영역(104)과 단위 더미 패턴(103)을 일정 간격을 두고 반복적으로 배치하는 것을 특징으로 한다. 한편, 액티브 영역에 대한 더미 액티브 영역과 게이트층에 대한 더미 패턴의 배치는 패턴 밀도에 좌우되는데, 액티브 영역의 경우 기판 전체 면적 대비 상기 액티브 영역과 더미 액티브 영역의 면적이 40% 정도 되도록 하고, 게이트층의 경우 기판 전체 면적 대비 상기 게이트층과 상기 더미 패턴의 면적이 30% 정도 되도록 한다. 즉, 액티브 영역의 면적이 기판 전체 면적 대비 25%라면 더미 액티브 영역을 15% 정도 배치하여 상기 40%의 패턴 밀도를 채워야하 며, 게이트층의 면적이 기판 전체 면적 대비 20%라면 더미 패턴을 10% 정도 배치하여 상기 30%의 패턴 밀도를 보상해 주어야 한다.

이와 같이 액티브 영역과 게이트층에 대한 특정의 패턴 밀도를 맞추기 위해 더미 액티브 영역과 더미 패턴을 배치하게 되는데, 도 2에 도시한 바와 같이 종래의 더미층 즉, 더미 액티브 영역과 더미 패턴은 특정의 형상과 면적을 갖는 단위 더미 액티브 영역과 더미 패턴이 반복적으로 배치되는 방식을 택함에 따라, 상기 각각의 층의 패턴 밀도를 일률적으로 맞추기 위해 더미층을 배치하는 경우 실제 패턴 즉, 실제 액티브 영역 및 실제 게이트층과 필요 이상으로 근접하는 경우가 발생한다.

이와 같이 더미층 특히, 더미 패턴이 실제 게이트층과 근접하여 배치되는 경우 더미 패턴들 또는 게이트층의 패턴들이 광학근접효과에 의해 불균일하게 패터닝되는 현상이 발생된다. 즉, 광학근접효과에 의해 감광막 패턴의 크기가 불균일하게 형성되고, 이에 따라 상기 감광막 패턴을 이용한 게이트층 또는 더미 패턴에 대한 식각 공정 수행시 상기 감광막 패턴에 의해 노출되는 면적이 협소한 영역에는 식각 가스가 정상적으로 공급되지 못하여 식각 속도가 변하게 되는 이른바, 마이크로 로딩 효과(Micro loading)가 발생하게 되어 불균일한 패턴 크기를 야기하게 된다.

종래 기술에 있어서, 화학기계적연마 등과 같은 평탄화 공정 수행시 기판 전체에 대한 균일한 연마 수행을 위해 패턴 밀도가 상대적으로 낮은 영역에 더미층을 배치하는 방법을 택하고 있으나, 상기 배치되는 더미층이 실제 패턴 예를 들어, 게이트층 또는 액티브 영역과 필요 이상으로 근접하는 경우가 발생되어 마이크로 로딩 효과 등이 유발되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 반도체 기판 전체에 대한 균일한 평탄화 공정의 수행 및 마이크로 로딩 효과를 억제할 수 있도록 상기 실제 패턴과 더미층 사이의 바람직한 이격 거리를 제시하는 반도체 소자의 더미층 형성 방법을 제공하는데 목적이 있다.

상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 더미층 형성 방법은 영역에 따라 실제 패턴의 밀도 차이가 있는 반도체 기판을 준비하는 단계;와, 상기 패턴 밀도가 낮은 영역에 복수개의 더미 액티브 영역을 상기 실제 패턴과 1∼3㎛ 정도 이격되도록 형성하는 단계;와, 상기 복수개의 더미 액티브 영역 사이의 공간에 형성하며 상기 실제 패턴과 1∼3㎛ 정도 이격되도록 복수개의 더미 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

바람직하게는, 복수개의 더미 패턴을 형성하는 단계는, 상기 복수개의 더미 패턴을 상기 실제 패턴과 소정 거리 이격하여 형성하되, 그 거리를 상기 실제 패턴들 사이의 이격 거리와 동일하게 형성하는 과정과, 상기 실제 패턴으로부터 1∼3㎛ 이내에 존재하는 더미 패턴을 제거하는 과정으로 구성될 수 있다.

바람직하게는, 상기 실제 패턴은 게이트층에 상응하며, 상기 더미 패턴은 상 기 게이트층에 상응하는 물질과 높이로 형성할 수 있다.

본 발명의 특징에 따르면, 반도체 기판 상에 패턴 밀도가 비교적 낮은 영역에 더미층을 배치함에 있어서, 마이크로 로딩 효과를 억제할 수 있으며 동시에 후속의 평탄화 공정 수행시 기판 전면의 균일한 연마 수행이 가능하도록 실제 패턴과 더미층 사이의 최소 이격 거리를 실험에 근거하여 제시함으로써 반도체 소자의 신뢰성 및 공정 효율성을 향상시킬 수 있게 된다.

이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 더미층 형성 방법을 상세히 설명하기로 한다. 도 3a 내지 3c는 본 발명에 따른 반도체 소자의 더미층 형성 방법을 설명하기 위한 레이아웃이다.

먼저, 도 3a에 도시한 바와 같이 반도체 기판(300)을 준비한다. 상기 반도체 기판(300)은 패턴 밀도가 상대적으로 높은 영역 예를 들어, 메모리 셀 영역과 패턴 밀도가 상대적으로 낮은 영역 예를 들어, 로직 영역으로 구분될 수 있다. 본 발명에 따른 반도체 소자의 더미층은 상기 패턴 밀도가 상대적으로 낮은 영역에 형성되는 것이 바람직하다. 도 3a는 반도체 소자의 로직 영역을 나타낸 것이다.

이와 같은 상태에서, 도 3a 및 도 3b에 도시한 바와 같이 본 발명에 따른 반도체 소자의 더미층을 배치한다. 상기 더미층은 복수개의 더미 액티브 영역(302)과 더미 패턴(304)이 일정 간격을 두고 반복적으로 배치되는 것으로서 구성되는데, 도 3a 및 도 3b에 있어서 상기 더미 액티브 영역(302) 및 더미 패턴(304)의 형상을 사각형의 형상으로 도시하였으나 상기 사각형 이외에 다각형, 원 등의 다양한 형상으 로 구현할 수 있으며, 상기 더미 패턴(304)이 상기 더미 액티브 영역(302)을 감싸는 형태 등으로도 구현할 수 있다. 여기서, 상기 더미 액티브 영역(302)은 패턴 밀도가 높은 영역 예를 들어, 메모리 셀 영역의 액티브 영역(301)에 대한 보상을 위한 것이며, 상기 더미 패턴(304)은 메모리 셀 영역의 게이트층(303)에 대한 단차 보상을 위한 것이다. 또한, 상기 더미 액티브 영역(302)과 더미 패턴(304)을 배치함에 있어서, 상기 더미 액티브 영역(302)을 먼저 배치(도 3a)하고 그런 다음, 상기 메모리 셀 영역의 게이트층(303) 형성시 상기 더미 패턴(304)을 형성(도 3b)한다.

한편, 상기 더미층을 배치함에 있어서, 상기 더미층과 실제 패턴 예를 들어, 게이트층(303) 또는 액티브 영역(301) 사이의 간격은 통상의 반도체 소자의 설계 룰에 따른다. 다시 말해서, 상기 더미층과 실제 패턴의 간격을 실제 패턴들 사이의 간격에 준하여 상기 더미층을 배치한다. 이에 따라, 상기 더미층과 실제 패턴 사이의 간격은 실제 패턴들 사이의 이격 거리와 동일하게 된다.

이와 같은 상태에서, 도 3c에 도시한 바와 같이 상기 실제 패턴으로부터 소정 거리 이내에 존재하는 더미층 정확히는, 더미 패턴들을 제거한다. 이는 상기 실제 패턴에 더미 패턴들이 근접하여 상기 실제 패턴의 패터닝시 마이크로 로딩 효과 등의 발생으로 인해 실제 패턴들 사이의 패턴 크기 불균일을 막기 위함이다. 이와 같은 마이크로 로딩 효과 등의 제반 문제점을 해결하기 위한 방편으로 상기 실제 패턴으로부터 소정 거리(d) 이내에 존재하는 더미 패턴들을 제거하는데, 여기서 상기 소정 거리의 바람직한 수치는 1.0∼3.0㎛ 정도이다. 즉, 실제 패턴과 더미 패턴 의 최소 이격 거리는 1.0∼3.0㎛ 정도이다. 이와 같은 수치는 다음의 실험 결과에 근거한다.

도 4는 실제 패턴과 더미 패턴의 이격 거리에 따른 CD(Critical Dimension) 바이어스를 나타낸 것이다. 여기서, CD 바이어스란 감광막 패턴과 상기 감광막 패턴을 이용하여 패터닝된 패턴 사이의 크기 차이를 말한다.

도 4에 도시한 바와 같이 실제 패턴과 더미 패턴 사이의 이격 거리가 1000nm 즉, 1.0㎛ 이내인 경우에는 CD 바이어스의 변화가 심하다. 반면, 실제 패턴과 더미 패턴 사이의 이격 거리가 1.0㎛ 이상인 경우 정확히는 1.0∼3.0㎛ 정도의 범위에서는 CD 바이어스의 변화가 거의 없음을 알 수 있다. CD 바이어스의 변화가 없다는 것은 패턴들 간에 패턴 크기 차이가 거의 없다는 것을 의미하고 이는 곧 마이크로 로딩 효과가 발생하지 않는다는 것을 말한다. 이와 같이 상기 더미층이 실제 패턴과 이격되어야할 최소 거리를 실험 결과를 통해 제시함으로써 마이크로 로딩 효과를 최대한 억제할 수 있게 된다.

본 발명에 따른 반도체 소자의 더미층 형성 방법은 다음과 같은 효과가 있다.

반도체 기판 상에 패턴 밀도가 비교적 낮은 영역에 더미층을 배치함에 있어서, 마이크로 로딩 효과를 억제할 수 있으며 동시에 후속의 평탄화 공정 수행시 기판 전면의 균일한 연마 수행이 가능하도록 실제 패턴과 더미층 사이의 최소 이격 거리를 실험에 근거하여 제시함으로써 반도체 소자의 신뢰성 및 공정 효율성을 향상시킬 수 있게 된다.

Claims (3)

1. 영역에 따라 실제 패턴의 밀도 차이가 있는 반도체 기판을 준비하는 단계;

   상기 패턴 밀도가 낮은 영역에 복수개의 더미 액티브 영역을 상기 실제 패턴과 1∼3㎛ 정도 이격되도록 형성하는 단계;

   상기 복수개의 더미 액티브 영역 사이의 공간에 형성하며 상기 실제 패턴과 1∼3㎛ 정도 이격되도록 복수개의 더미 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 더미층 형성 방법.
2. 제 1 항에 있어서, 복수개의 더미 패턴을 형성하는 단계는,

   상기 복수개의 더미 패턴을 상기 실제 패턴과 소정 거리 이격하여 형성하되, 그 거리를 상기 실제 패턴들 사이의 이격 거리와 동일하게 형성하는 과정과,

   상기 실제 패턴으로부터 1∼3㎛ 이내에 존재하는 더미 패턴을 제거하는 과정으로 구성되는 것을 특징으로 하는 반도체 소자의 더미층 형성 방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 실제 패턴은 게이트층에 상응하며, 상기 더미 패턴은 상기 게이트층에 상응하는 물질과 같은 높이로 형성하는 것을 특징으로 하는 반도체 소자의 더미층 형성 방법.

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