KR100661728B1 - 반도체 소자의 더미층 - Google Patents

Abstract

본 발명은 기판 전체에 대한 균일한 평탄화 공정의 수행을 담보하고 마이크로 로딩 효과 등의 문제점을 미연에 방지할 수 있는 반도체 소자의 더미층에 관한 것으로서,

본 발명에 따른 반도체 소자의 더미층은 반도체 소자의 액티브 영역 또는 게이트층과 소정 거리 이격되어 형성되는 더미층에 있어서, 반도체 기판 상에 소정의 단위 면적으로 형성되며 수평 및 수직 방향으로 일정 간격을 두고 반복적으로 배치된 복수의 단위 더미 액티브 영역;과, 상기 단위 더미 액티브 영역과 소정 간격 이격되어 상기 단위 더미 액티브 영역을 둘러싸도록 상기 반도체 기판 상에 형성된 소정 폭을 갖는 복수의 단위 더미 패턴을 포함하여 이루어지는 것을 특징으로 한다.

더미, 더미 액티브, 더미 패턴

Description

반도체 소자의 더미층{Dummy layer of semiconductor device}

도 1은 종래 기술에 따른 반도체 소자의 더미층의 구조 단면도.

도 2는 종래 기술에 따른 반도체 소자의 더미층의 레이아웃.

도 3은 본 발명에 따른 반도체 소자의 더미층의 레이아웃.

도 4a 및 도 4b는 본 발명의 더미 패턴 면적의 증감을 나타낸 레이아웃.

도 5a 내지 5c는 각각 도 3, 도 4a 및 도 4b의 A-A`선, B-B`선 및 C-C`선에 따른 단면도.

<도면의 주요 부분에 대한 설명>

303 : 단위 더미 액티브 영역 304 : 단위 더미 패턴

305 : 실제 액티브 영역 306 : 실제 게이트층

310 : 단위 더미층

본 발명은 반도체 소자의 더미층에 관한 것으로서, 보다 상세하게는 기판 전체에 대한 균일한 평탄화 공정의 수행을 담보하고 마이크로 로딩 효과 등의 문제점을 미연에 방지할 수 있는 반도체 소자의 더미층에 관한 것이다.

반도체소자의 고집적화가 진행됨에 따라 반도체소자의 설계 룰(rule)이 미세화되면서 모스(MOS) 트랜지스터의 소스/드레인의 사이즈 및 게이트 전극의 선폭과 금속 배선의 선폭이 축소되고 있다. 이와 같은 미세 선폭의 반도체소자를 구현하기 위해 여러 가지 새로운 공정이 도입되었는데 그 중 하나가 화학기계적연마(CMP : Chemical Mechanical Polishing) 공정이다. 화학기계적연마 공정은 특정의 물질층에 대해 표면을 평탄화시키는 방법으로서, 기계적 힘을 통해 연마하는 동시에 슬러리(slurry)를 통한 화학적 반응을 일으켜 반도체 기판 상의 특정의 물질층을 평탄화하는 방법이다. 이와 같은 화학기계적연마 방법은 연마 두께의 정밀성 및 기판 전체에 대한 균일한 연마 수행의 장점을 갖춤에 따라, 최근 미세 선폭의 반도체소자 구현에 있어서 필수적인 공정이 되었다.

그러나, 1개의 칩 내에 서로 다른 소자 즉, 메모리 소자, 로직 소자 등이 공존하는 다중 복합칩(Multi-media chip)의 경우 각각의 소자의 제조 과정이 달라 소자간 단차가 유발되어 기판의 평탄화에 어려움이 있다. 따라서, 패턴의 밀도가 높고 단차가 높은 메모리 셀 영역에 비해 상대적으로 패턴의 단차가 낮은 로직 소자 영역에 단차 보상을 해줄 필요가 있다. 상기 단차 보상을 위한 방법으로 일반적으로 사용되는 방법은 상기 패턴 밀도가 상대적으로 낮은 영역 예를 들어, 로직 소자 영역에 더미층을 형성하는 것이다. 즉, 상기 더미층을 형성함으로써 상기 로직 소 자 영역의 패턴 밀도를 상기 메모리 셀 영역의 패턴 밀도가 상응하도록 하여 후속의 평탄화 공정시 균일한 연마 수행을 담보하는 것이다.

이와 같은 더미층의 실제 구현을 도면을 참조하여 설명하면 다음과 같다. 도 1은 로직 영역과 메모리 셀 영역으로 구분되는 반도체 기판(101)을 도시한 것으로서, 패턴(102) 밀도가 상대적으로 낮은 로직 영역에 더미 패턴(103)을 포함한 더미층 형성한 것을 나타낸 것이다. 도 1의 더미층을 레이아웃으로 살펴보면 도 2와 같다. 한편, 패턴 밀도를 보상하기 위한 더미층은 구체적으로 메모리 셀의 액티브 영역에 대한 더미 액티브 영역(104)과, 게이트층(102)에 대한 더미 패턴(103)으로 구분된다. 도 2에 도시한 바는 이와 같은 더미 액티브 영역과 더미 패턴을 도시한 것이다.

도 2에 도시한 바와 같이, 종래의 반도체 소자의 더미층은 소정의 면적을 갖는 단위 더미 액티브 영역(104)과 단위 더미 패턴(103)을 일정 간격을 두고 반복적으로 배치하는 것을 특징으로 한다. 한편, 액티브 영역에 대한 더미 액티브 영역과 게이트층에 대한 더미 패턴의 배치는 패턴 밀도에 좌우되는데, 액티브 영역의 경우 기판 전체 면적 대비 상기 액티브 영역과 더미 액티브 영역의 면적이 40% 정도 되도록 하고, 게이트층의 경우 기판 전체 면적 대비 상기 게이트층과 상기 더미 패턴의 면적이 30% 정도 되도록 한다. 즉, 액티브 영역의 면적이 기판 전체 면적 대비 25%라면 더미 액티브 영역을 15% 정도 배치하여 상기 40%의 패턴 밀도를 채워야하며, 게이트층의 면적이 기판 전체 면적 대비 20%라면 더미 패턴을 10% 정도 배치하여 상기 30%의 패턴 밀도를 보상해 주어야 한다.

이와 같이 액티브 영역과 게이트층에 대한 특정의 패턴 밀도를 맞추기 위해 더미 액티브 영역과 더미 패턴을 배치하게 되는데, 도 2에 도시한 바와 같이 종래의 더미층 즉, 더미 액티브 영역과 더미 패턴은 특정의 형상과 면적을 갖는 단위 더미 액티브 영역과 더미 패턴이 반복적으로 배치되는 방식을 택함에 따라, 상기 각각의 층의 패턴 밀도를 일률적으로 맞추기 위해 더미층을 배치하는 경우 실제 패턴 즉, 실제 액티브 영역 및 실제 게이트층과 필요 이상으로 근접하는 경우가 발생한다.

이와 같이 더미층 특히, 더미 패턴이 실제 게이트층과 근접하여 배치되는 경우 더미 패턴들 또는 게이트층의 패턴들이 광학근접효과에 의해 불균일하게 패터닝되는 현상이 발생된다. 즉, 광학근접효과에 의해 감광막 패턴의 크기가 불균일하게 형성되고, 이에 따라 상기 감광막 패턴을 이용한 게이트층 또는 더미 패턴에 대한 식각 공정 수행시 상기 감광막 패턴에 의해 노출되는 면적이 협소한 영역에는 식각 가스가 정상적으로 공급되지 못하여 식각 속도가 변하게 되는 이른바, 마이크로 로딩 효과(Micro loading)가 발생하게 되어 불균일한 패턴 크기를 야기하게 된다.

종래 기술에 있어서, 화학기계적연마 등과 같은 평탄화 공정 수행시 기판 전체에 대한 균일한 연마 수행을 위해 패턴 밀도가 상대적으로 낮은 영역에 더미층을 배치하는 방법을 택하고 있으나, 특정 형상의 더미층을 반복적으로 배치함에 따라 마이크로 로딩 효과 등을 유발하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 기판 전체에 대한 균일한 평탄화 공정의 수행을 담보하고 마이크로 로딩 효과 등의 문제점을 미연에 방지할 수 있는 반도체 소자의 더미층을 제공하는데 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 더미층은 반도체 소자의 액티브 영역 또는 게이트층과 소정 거리 이격되어 형성되는 더미층에 있어서, 반도체 기판 상에 소정의 단위 면적으로 형성되며 수평 및 수직 방향으로 일정 간격을 두고 반복적으로 배치된 복수의 단위 더미 액티브 영역;과, 상기 단위 더미 액티브 영역과 소정 간격 이격되어 상기 단위 더미 액티브 영역을 둘러싸도록 상기 반도체 기판 상에 형성된 소정 폭을 갖는 복수의 단위 더미 패턴을 포함하여 이루어지는 것을 특징으로 한다.

바람직하게는, 상기 단위 더미 패턴들 사이의 수평 방향 이격 거리는 0∼d일 수 있다.

바람직하게는, 상기 단위 더미 패턴들 사이의 수직 방향 이격 거리는 2d 일 수 있다.

바람직하게는, 상기 d 값은 1.0∼1.4㎛ 일 수 있다.

바람직하게는, 상기 더미층은 상기 반도체 소자의 액티브 영역 또는 게이트층과 0.5∼0.7㎛ 정도 이격되어 형성될 수 있다.

바람직하게는, 상기 반도체 소자의 더미층의 전체 폭은 1.8∼3.5㎛ 일 수 있 다.

바람직하게는, 상기 단위 더미 액티브 영역의 폭은 0.5∼1.0㎛ 일 수 있다.

본 발명의 특징에 따르면, 패턴 밀도가 비교적 낮은 영역에 단위 액티브 영역 및 단위 더미 패턴으로 구성되는 단위 더미층을 일정 간격을 두고 복수개 배치함에 있어서, 상기 단위 더미 패턴이 상기 단위 더미 액티브 영역과 소정 간격 이격된 채로 상기 단위 더미 액티브 영역을 둘러싸는 형상을 갖도록 하고 요구되는 패턴 밀도에 따라 상기 단위 더미 패턴의 폭 즉, 면적을 가변시키는 방식을 택함에 따라 반도체 소자의 더미층 배치 공정의 효율성 및 정확성을 기할 수 있게 된다.

이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 더미층을 상세히 설명하기로 한다. 도 3은 본 발명에 따른 반도체 소자의 더미층의 레이아웃이고, 도 4a 및 도 4b는 본 발명의 더미 패턴 면적의 증감을 나타낸 레이아웃이고, 도 5a 내지 5c는 각각 도 3, 도 4a 및 도 4b의 A-A`선, B-B`선 및 C-C`선에 따른 단면을 나타낸 것이다.

먼저, 도 3에 도시한 바와 같이 본 발명에 따른 반도체 소자의 더미층은 패턴 밀도가 비교적 낮은 영역 예를 들어, 반도체 소자의 로직 영역에 형성된다. 상기 더미층은 단위 더미 액티브 영역(303)과 단위 더미 패턴(304)으로 구성되는 단위 더미층(310)이 일정 간격을 두고 반복적으로 형성된다. 한편, 상기 더미층은 실제 패턴 즉, 실제 액티브 영역(305) 또는 실제 게이트층(306)과는 최소 이격 거리를 유지한다. 여기서, 상기 최소 이격 거리(D)는 0.5∼0.7㎛ 정도가 바람직하다.

상기 단위 더미층은 상기 단위 더미 패턴(304)이 상기 단위 더미 액티브 영역(303)을 감싸는 형상을 갖는다. 도면에는 상기 더미 패턴(304)의 형상을 사각형으로 도시하였으나 상기 사각형 이외에 원 또는 다각형의 형상을 가질 수도 있다. 또한, 상기 단위 더미층들 사이는 일정 거리 이격되는데 수평 방향, 수직 방향에 따라 그 이격 거리가 다르다. 수평 방향의 단위 더미층들 사이의 이격 거리는 0∼d ㎛이고, 수직 방향의 단위 더미층들 사이의 이격 거리는 2d㎛ 이다. 여기서, 상기 d 값은 1.0∼1.4㎛ 정도가 바람직하다. 상기 d 값이 소정 폭의 변화값을 갖는 이유는 상기 d 값의 조정에 따라 패턴 밀도를 조정하기 위함이다.

상기 d 값이 조정된다는 의미는 상기 단위 더미 패턴(304)의 폭 즉, 면적이 증가하거나 감소한다는 것을 의미한다. 즉, 높은 패턴 밀도에 대해서는 상기 d 값을 높이고 낮은 패턴 밀도에 대해서는 상기 d 값은 낮게 조정한다(도 4a 및 도 4b 참조). 예를 들어, 게이트층에 대해 요구되는 전체 반도체 기판(301)의 패턴 밀도가 30%라면 상기 단위 더미 패턴를 원래의 크기(304)에서 면적을 늘리거나 줄여 상기 패턴 밀도에 상응하는 더미 패턴(304a)(304b)을 형성하는 것이다. 따라서, 이와 같이 단위 더미 패턴(304)의 면적의 증감을 통해 요구되는 패턴 밀도를 맞추는 방법을 택함에 따라 상기 단위 더미층의 전체 개수는 고정적이거나 변화의 폭이 매우 적게 되고, 요구되는 패턴 밀도에 매우 근접하게 더미 패턴을 배치할 수 있게 되어 더미 패턴 배치 공정의 효율성 및 정확성을 기할 수 있게 된다. 도 5a 내지 5c는 각각 도 3, 도 4a 및 도 4b의 A-A`선, B-B`선 및 C-C`선에 따른 단면을 나타낸 것으로, 전술한 바와 같은 패턴 밀도에 따른 더미 패턴의 면적 변화를 나타낸다.

한편, 본 발명의 반도체 소자의 더미층은 상기 더미 패턴의 면적은 패턴 밀도에 따라 증감되나 상기 더미 액티브 영역의 면적은 더미층 배치의 용이성을 고려하여 고정적으로 유지하는 것이 바람직하다. 상기 더미 액티브 영역의 바람직한 폭은 0.5∼1.0㎛ 정도이다. 또한, 상기 단위 더미 액티브 영역(303)과 단위 더미 패턴(304)으로 구성되는 단위 더미층의 전체 폭은 1.8∼3.5㎛ 정도로 하는 것이 바람직하다.

본 발명에 따른 반도체 소자의 더미층은 다음과 같은 효과가 있다.

패턴 밀도가 비교적 낮은 영역에 단위 액티브 영역 및 단위 더미 패턴으로 구성되는 단위 더미층을 일정 간격을 두고 복수개 배치함에 있어서, 상기 단위 더미 패턴이 상기 단위 더미 액티브 영역과 소정 간격 이격된 채로 상기 단위 더미 액티브 영역을 둘러싸는 형상을 갖도록 하고 요구되는 패턴 밀도에 따라 상기 단위 더미 패턴의 폭 즉, 면적을 가변시키는 방식을 택함에 따라 반도체 소자의 더미층 배치 공정의 효율성 및 정확성을 기할 수 있게 된다.

또한, 상기와 같은 방식의 더미층 배치에 따라 화학기계적연마 공정 수행시 기판 전면에 대한 균일한 연마를 기할 수 있으며 마이크로 로딩 효과를 억제할 수 있게 된다.

Claims (7)

1. 반도체 소자의 액티브 영역 또는 게이트층과 소정 거리 이격되어 형성되는 더미층에 있어서,

   반도체 기판 상에 소정의 단위 면적으로 형성되며 수평 및 수직 방향으로 일정 간격을 두고 반복적으로 배치된 복수의 단위 더미 액티브 영역;

   상기 단위 더미 액티브 영역과 소정 간격 이격되어 상기 단위 더미 액티브 영역을 둘러싸도록 상기 반도체 기판 상에 형성된 소정 폭을 갖는 복수의 단위 더미 패턴을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 더미층.
2. 제 1 항에 있어서, 상기 단위 더미 패턴들 사이의 수평 방향 이격 거리는 0.1㎛∼1.4㎛ 인 것을 특징으로 하는 반도체 소자의 더미층.
3. 제 1 항에 있어서, 상기 단위 더미 패턴들 사이의 수직 방향 이격 거리는 2㎛∼2.8㎛ 인 것을 특징으로 하는 반도체 소자의 더미층.
4. 삭제
5. 제 1 항에 있어서, 상기 더미층은 상기 반도체 소자의 액티브 영역 또는 게이트층과 0.5∼0.7㎛ 정도 이격되어 형성된 것을 특징으로 하는 반도체 소자의 더미층.
6. 제 1 항에 있어서, 상기 반도체 소자의 더미층의 전체 폭은 1.8∼3.5㎛ 인 것을 특징으로 하는 반도체 소자의 더미층.
7. 제 1 항에 있어서, 상기 단위 더미 액티브 영역의 폭은 0.5∼1.0㎛ 인 것을 특징으로 하는 반도체 소자의 더미층.

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