KR20000076892A - 반도체장치 - Google Patents
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Abstract
로직부와 같은 영역 A의 빈 영역에 더미패턴을 형성함으로써, 영역 B와의 상호간에 위치하는 층간막의 단차(段差)를 억제하고 있다. 더미패턴은, 예컨대 정방형모양이고, 일정한 간격(S)을 유지하고 격자모양으로 배치되며, 더욱이 열방향으로 인접하는 더미패턴은 행방향으로 0 이상 S 미만의 값을 유지하고 어긋나 있다.
Description
본 발명은, 예컨대 CMP(Chemical Mechanical Polish)법을 이용하여 제조되는 반도체장치에 관한 것이다.
도 18 및 도 19는 종래의 예컨대 로직과 메모리가 혼재(混載)된 반도체장치를 나타내고 있다. 도 18 및 도 19에 있어서, 영역 A는 게이트 배선의 밀도가 낮은 로직부를 나타내고, 영역 B는 게이트 배선의 밀도가 높은 메모리부를 나타내고 있다.
도 18은 종래의 LSI 패턴으로 형성된 단층구조의 반도체장치(반도체기판으로부터 제1층 금속배선까지)의 단면도를 나타내고 있다. 이 반도체장치는 다음과 같이 하여 형성된다.
도 18에 나타낸 바와 같이, 반도체기판(11)상에 패터닝된 레지스트(도시하지 않음)가 형성되고, 이 레지스트를 마스크로 하여 필드영역(12)이 선택적으로 형성된다.
다음으로, 반도체기판(11)상에, 예컨대 다결정 실리콘이 형성되고, 이 다결정 실리콘상에 패터닝된 레지스트(도시하지 않음)가 형성된다. 이 레지스트를 마스크로 하여 다결정 실리콘이 선택적으로 에칭되어 게이트 배선(13)이 형성된다.
다음으로, 예컨대 CVD(Chemical Vapor Deposition)법에 의해 붕소 혹은 인을 함유한 실리콘 산화막으로 이루어진 제1층간막(14)이 형성되고, 예컨대 CMP법에 의해 제1층간막(14)이 거의 평탄화된다.
다음으로, 제1층간막(14)상에 패터닝된 레지스트(도시하지 않음)가 형성된다. 이 레지스트를 마스크로 하여 제1층간막(14)이 에칭되고, 영역 A와 영역 B에 각각 콘택트 구멍(15a, 15b)이 형성된다. 다음으로, 전면에 텅스텐(W)이 형성되고, 이 텅스텐에 의해 콘택트 구멍(15a, 15b)이 매립된다. 다음으로, 예컨대 CMP법에 의해 텅스텐이 평탄화된다. 그 후, 영역 A와 영역 B에 각각 제1층째의 금속배선(16a, 16b)이 선택적으로 형성된다.
도 19는 종래의 LSI 패턴으로 형성된 다층구조의 단면도를 나타내고 있다. 이 반도체장치는 다음과 같이 하여 형성된다.
도 19에 나타낸 바와 같이, 도 18에 나타낸 단층구조의 제1층째의 금속배선 (16a, 16b)이 형성된 후, 예컨대 CVD법에 의해 실리콘 산화막으로 이루어진 제2층간막(17)이 형성되고, 예컨대 CMP법에 의해 제2층간막(17)이 거의 평탄화된다.
다음으로, 제2층간막(17)상에 패터닝된 레지스트(도시하지 않음)가 형성된다. 이 레지스트를 마스크로 하여 제2층간막(17)이 에칭되고, 영역 A와 영역 B에 각각 비아홀(via hole; 18a, 18b)이 형성된다. 다음으로, 전면에 텅스텐(W)이 형성되고, 이 텅스텐에 의해 비아홀(18a, 18b)이 매립된다. 다음으로, 예컨대 CMP법에 의해 텅스텐이 평탄화된다. 그 후, 2층째의 금속배선(19a, 19b)이 선택적으로 형성된다.
상기 단층구조 및 다층구조에 있어서, 영역 B에 대해 영역 A는 게이트 배선의 밀도가 낮게 되어 있다. 이 때문에, 제1, 제2층간막(14, 17)을 CMP법에 의해 평탄화할 때, 영역 A의 각 게이트(13, 16a)에 CMP에 의한 가중이 집중한다. 따라서, 영역 B에 비해 영역 A의 연마속도(polishing rate)가 커져서, 영역 B보다 영역 A쪽의 제1, 제2층간막(14, 17)이 얇아진다. 그 결과, 영역 A와 영역 B의 경계에, 예컨대 0.4 내지 0.5㎛의 단차(段差; 20, 21)가 생겼다.
이에 따라, 단층구조에서는 영역 A의 콘택트 구멍(15a)의 깊이는 얕게 형성되고, 영역 B의 콘택트 구멍(15b)의 깊이는 깊게 형성된다.
따라서, 영역 A에서는 콘택트 구멍(15a)이 반도체기판(11)의 표면에 형성되는 확산층(도시하지 않음)을 관통한다. 이 때문에, 콘택트 구멍(15a)에 생긴 결함에 의해 콘택트 구멍(15a)내의 금속이 반도체기판(11)에 침입하여 리크전류가 발생했다. 또, 영역 B에서는 콘택트 구멍(15b)이 깊고, 게다가 상부에 비해 저부의 개구가 작게 되어 있다. 이 때문에, 접촉저항이 상승한다는 문제가 생겼다.
또, 다층구조에서는 영역 A의 비아홀(18a)의 깊이는 얕게 형성되고, 영역 B의 비아홀(18b)의 깊이는 깊게 형성된다.
따라서, 영역 A에서는 비아홀(18a)이 금속배선(16a)의 표면에 형성된 장벽금속(barrier metal; 도시하지 않음)을 관통한다. 이 때문에, 비아홀(18a)내의 금속이 금속배선(16a)에 침입한다. 그 결과, 배선(16a)의 저항이 상승했다. 또, 영역 B에서는 비아홀(18b)이 깊고, 게다가 상부에 비해 저부의 개구가 작게 되어 있다. 이 때문에, 접촉저항이 상승한다는 문제가 있었다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 바는 로직부와 같은 패턴밀도가 낮은 영역과 메모리부와 같은 패턴밀도가 높은 영역의 상호간에 위치하는 층간막의 단차를 억제하는 것이 가능한 반도체장치를 제공함에 있다.
도 1은 본 발명의 실시예에 따른 반도체장치를 나타낸 단면도이고,
도 2a는 L/S패턴의 평면도,
도 2b는 물떼새(千鳥)패턴의 평면도,
도 3은 패턴 피복률과 단차의 평가결과를 나타낸 도면,
도 4는 제1배치예에 따른 더미패턴의 평면도,
도 5는 제2배치예에 따른 더미패턴의 평면도,
도 6은 제3배치예에 따른 더미패턴의 평면도,
도 7은 제4배치예에 따른 더미패턴의 평면도,
도 8은 제5배치예에 따른 더미패턴의 평면도,
도 9는 제1배치예에 따른 더미패턴과 상층배선의 관계를 나타낸 도면,
도 10은 제2배치예에 따른 더미패턴과 상층배선의 관계를 나타낸 도면,
도 11은 제3배치예에 따른 더미패턴과 상층배선의 관계를 나타낸 도면,
도 12는 제4배치예에 따른 더미패턴과 상층배선의 관계를 나타낸 도면,
도 13은 제5배치예에 따른 더미패턴과 상층배선의 관계를 나타낸 도면,
도 14는 물떼새패턴과 상층배선의 관계를 나타낸 도면,
도 15는 원형의 더미패턴의 평면도,
도 16a는 종래기술에 따른 소자분리영역의 형성공정의 단면도,
도 16b는 도 16a에 이어지는 종래기술에 따른 소자분리영역의 형성공정의 단면도,
도 17a는 본 발명에 따른 소자분리영역의 형성공정의 단면도,
도 17b는 도 17a에 이어지는 본 발명에 따른 소자분리영역의 형성공정의 단면도,
도 17c는 도 17b에 이어지는 본 발명에 따른 소자분리영역의 형성공정의 단면도,
도 18은 종래기술에 따른 단층구조의 반도체장치의 제조공정을 나타낸 단면도,
도 19는 종래기술에 따른 다층구조의 반도체장치의 제조공정을 나타낸 단면도이다.
본 발명은 상기 목적을 달성하기 위해 이하에 나타내는 수단을 이용하고 있다.
본 발명의 반도체장치는, 제1배선이 형성된 제1영역과, 배선밀도가 상기 제1배선보다 높은 제2배선이 형성된 제2영역, 적어도 상기 제1영역의 위쪽에 적어도 열방향으로 형성된 제3배선 및, 상기 제1영역의 상기 제1배선 이외의 빈 영역에 형성되고, 행방향, 열방향으로 소정 간격 이간하여 배치된 복수의 더미패턴(dummy pattern)을 구비한다.
본 발명의 다른 반도체장치는, 제1배선이 형성된 제1영역과, 배선밀도가 상기 제1배선보다 높은 제2배선이 형성된 제2영역, 적어도 상기 제1영역의 위쪽에 적어도 열방향으로 형성된 제3배선 및, 상기 제1영역의 상기 제1배선 이외의 빈 영역에 형성되고, 행방향, 열방향으로 소정 간격 이간하여 배치되며, 상기 제3배선의 적어도 행방향으로 소정의 간격으로 어긋나 있는 복수의 더미패턴을 구비한다.
더욱이, 본 발명의 다른 반도체장치는, 소자가 형성되는 소자영역을 갖는 반도체기판과, 상기 반도체기판내에 형성되고, 상기 소자영역을 분리하는 소자분리홈, 상기 소자분리홈의 저면에 행방향, 열방향으로 소정 간격 이간하여 배치된 복수의 더미패턴 및, 상기 더미패턴 주위의 소자분리홈내를 매립하는 절연막을 구비하고, 상기 더미패턴 표면의 높이가 상기 반도체기판 표면의 높이와 같다.
서로 인접하는 상기 각 더미패턴은 행방향, 열방향으로 일정한 간격으로 어긋나 있다.
상기 더미패턴은 정방형이고, 각 더미패턴의 상호간격은 상기 정방형의 한변과 같으며, 행방향으로 서로 인접하는 상기 각 더미패턴은 열방향으로 상기 상호간격 미만의 간격으로 어긋나고, 열방향으로 서로 인접하는 상기 각 더미패턴은 행방향으로 상기 상호간격 미만의 간격으로 어긋나 있다.
상기 더미패턴은 정방형이고, 행방향으로 서로 인접하는 상기 각 더미패턴은 상기 정방형의 한변 이상의 거리만큼 이간되며, 열방향으로 서로 인접하는 상기 각 더미패턴은 상기 정방형의 한변 이상의 거리만큼 이간되어 있어도 좋다.
상기 더미패턴은 원형이어도 좋다. 또, 상기 제1영역은 로직회로영역이고, 제2영역은 메모리영역이다.
이상 설명한 바와 같이 본 발명에 의하면, 로직부와 같은 패턴밀도가 낮은 영역에 더미패턴을 형성함으로써, 메모리부와 같은 패턴밀도가 높은 영역과의 상호간에 위치하는 층간막의 단차를 억제하는 것이 가능한 반도체장치를 제공할 수 있다.
(발명의 실시형태)
본 발명의 실시형태를 이하에 도면을 참조하여 설명한다.
먼저, 본 발명의 원리에 대해 설명한다. 도 1에 나타낸 바와 같이, 본 발명은 예컨대 배선의 밀도가 낮은 영역 A에 더미패턴(13b)을 형성함으로써, 영역 A와 영역 B 상호간의 단차를 억제한다. 여기에서, 도 1에 있어서 영역 A는 게이트배선의 밀도가 낮은 예컨대 로직부를 나타내고, 영역 B는 게이트배선의 밀도가 높은 예컨대 메모리부를 나타내고 있다.
도 1에 나타낸 바와 같이, 예컨대 단층구조의 경우, 반도체기판(11)상에 패터닝된 레지스트(도시하지 않음)가 형성되고, 이 레지스트를 마스크로 하여 필드영역(12)이 선택적으로 형성된다.
다음으로, 반도체기판(11)상에 예컨대 다결정 실리콘이 형성되고, 이 다결정 실리콘상에 패터닝된 레지스트(도시하지 않음)가 형성된다. 이 레지스트를 마스크로 하여 다결정 실리콘이 선택적으로 에칭된다. 이에 따라, 영역 A에 게이트배선(13a) 및 더미패턴(13b)이 형성되고, 영역 B에 게이트배선(13c)이 형성된다. 상기 더미패턴(13b)은 게이트배선(13a) 이외의 빈 영역에 형성된다.
다음으로, 예컨대 CVD법에 의해 붕소 혹은 인을 함유한 실리콘 산화막으로 이루어진 제1층간막(14)이 형성되고, 예컨대 CMP법에 의해 제1층간막(14)이 평탄화된다. 제1층간막(14)을 평탄화할 때, 영역 A에는 더미패턴(13b)이 형성되어 있기 때문에, CMP에 의한 가중(加重)은 게이트배선(13a)과 더미패턴(13b)으로 분산되어, 종래와 같이 각 게이트에 가중이 집중하지 않는다. 이 때문에, 영역 A와 B에서의 제1층간막(14)의 연마속도를 거의 동등하게 할 수 있다. 따라서, 영역 A와 B의 경계에 위치하는 제1층간막(14)의 단차(20)를 억제할 수 있다.
또한, 다층구조에 있어서도, 배선을 형성할 때, 빈 영역에 더미패턴을 형성함으로써, 상기 단층구조와 마찬가지의 효과가 얻어진다.
다음으로, 상기 더미패턴의 형상에 대해 설명한다. 도 2a와 도 2b는 최적의 더미패턴을 형성하기 위한 평가패턴을 나타내고 있다. 여기에서, 평가면적은 예컨대 4mm×4mm로 한다.
도 2a는 한변이 L, 다른 변이 평가면적의 한변과 같은 장방형(長方形)모양의 라인(line) 패턴(32)을 간격 S로 배치한 라인/스페이스(L/S) 패턴(31)을 나타내고 있다.
도 2b는 한변이 L인 정방형모양의 패턴(34)을 소위 물떼새(千鳥)모양으로 배치한 물떼새패턴(33)을 나타낸다. 이 물떼새패턴(33)은, 인접하는 패턴(34)의 대향하는 각부(角部)의 상호간격이 각각 (S-L)/√2로 배치되어 있다.
이러한 2개의 평가패턴(31, 33)상에 층간절연막을 형성하고, 이 층간절연막을 CMP에 의해 평탄화한 후, 층간절연막상에 생긴 단차를 평가한다. 즉, 도 1에 나타낸 더미패턴(13b)의 부분에 L/S패턴(31) 또는 물떼새패턴(33)이 형성되고, L/S패턴(31) 또는 물떼새패턴(33)상에 층간막(14)이 형성되며, CMP법을 이용하여 층간막(14)이 평탄화된다. 이에 따라, 영역 A와 영역 B의 층간막(14)의 단차(20)가 평가된다. 또, 단차(20)의 평가는 2개의 평가패턴(31, 33)의 S, L을 각각 변화시켜 행해진다. 즉, 평가면적에 대해 더미패턴이 차지하는 비율, 즉 패턴의 피복률을 변화시켜 피복률의 변화에 따른 단차(20)의 변화를 평가한다.
도 3은 피복률의 변화에 따른 단차(20)의 변화를 평가한 결과를 나타내고 있다. 도 3에 나타낸 바와 같이, 어떠한 패턴의 피복률에 대해서도 L/S패턴(31)에 비해 물떼새패턴(33) 쪽이 단차를 억제할 수 있다. 따라서, CMP후의 층간막의 단차를 보다 억제할 수 있는 더미패턴의 형상은 정방형인 것을 알 수 있다.
다음으로, 정방형의 더미패턴의 배치에 대해 더 검토하고, 각 패턴마다 CMP후의 층간막의 단차에 대해 평가한다.
도 4에 나타낸 바와 같이, 한변이 L인 정방형의 더미패턴(41)을 행 및 열방향으로 간격 S만큼 떨어뜨려 격자모양으로 배치한다. 이 배치열을 패턴 1로 한다. 이 패턴 1은 후술하는 패턴의 기준패턴이다. 여기에서, 더미패턴(41)의 한변 L은 예컨대 4㎛, 더미패턴(41)의 상호간격 S는 예컨대 4㎛로 한다. 또, 평가면적은, 예컨대 44㎛×44㎛로 한다.
도 5는 패턴 1에 나타낸 더미패턴(41)을 행 및 열방향으로 S/4씩 어긋나게 하여 배치한 예를 나타내고 있다. 이 배치열을 패턴 2로 한다.
도 6은 패턴 1에 나타낸 더미패턴(41)을 행 및 열방향으로 S/2씩 어긋나게 하여 배치한 예를 나타내고 있다. 이 배치열을 패턴 3으로 한다.
도 7은 패턴 1에 나타낸 더미패턴(41)을 행 및 열방향으로 3S/4씩 어긋나게 하여 배치한 예를 나타내고 있다. 이 배치열을 패턴 4로 한다.
도 8은 패턴 1에 나타낸 더미패턴(41)을 행 및 열방향으로 S씩 어긋나게 하여 배치한 예를 나타내고 있다. 이 배치열을 패턴 5로 한다.
다음으로, 이러한 패턴 1 내지 5의 더미패턴을 이용하여 CMP후의 층간막의 단차를 평가한다. 이 결과를 표 1에 나타낸다. 표 1에 나타낸 바와 같이, 패턴의 오차량 및 패턴의 피복률이 많아짐에 따라 단차를 억제할 수 있다. 따라서, 패턴 1 내지 5의 배치는 CMP후의 단차를 억제하는 더미패턴으로서 유효하다.
| 패 턴 | 오차량[㎛] | CMP후의 단차[㎛] | 패턴 피복률[%] |
| 1 | 0 | 0.05 | 25.0 |
| 2 | 1 | 0.02 | 24.8 |
| 3 | 2 | 0 | 26.7 |
| 4 | 3 | 0 | 29.6 |
| 5 | 4 | 0 | 33.3 |
다음으로, 패턴 1 내지 5를 이용하여 상층배선과의 관계에 대해 검토한다. 먼저, 더미패턴 위쪽에 다른 배선이 복수 형성되면, 이들 배선 상호간에 용량이 생기고, 이 용량에 의해 신호의 전달지연이 생긴다. 이 때문에, 더미패턴의 바로 위에 상층배선이 형성되지 않는 것이 바람직하다.
그래서, 상층배선의 위치를 이동시켜 더미패턴과 상층배선이 겹칠 수 있는 영역(오버랩영역)을 검토한다. 여기에서, 배선폭은 예컨대 0.5㎛로 한다. 그 결과를 도 9 내지 도 13 및 표 2에 나타낸다.
표 2에는 배선과 오버랩하는 더미패턴의 수(A), 더미패턴과 가장 오버랩하는 경우의 배선의 갯수(B)를 나타낸다. 또, A×B는 더미패턴과 상층배선이 오버랩하고 있는 부분의 수를 나타낸다. 여기에서, A에는 열방향에서의 더미패턴의 모든 영역이 배선과 오버랩하는 것만을 수에 넣고 있다.
| 패 턴 | 오차량[㎛] | 상층배선과 겹치는 더미패턴의 수 (A) | 배선갯수(B) | A×B |
| 1 | 0 | 6 | 48 | 288 |
| 2 | 1 | 4 | 22 | 88 |
| 3 | 2 | 4 | 16 | 64 |
| 4 | 3 | 4 | 12 | 48 |
| 5 | 4 | 4 | 56 | 124 |
도 9는 도 4에 나타낸 패턴 1의 경우를 나타내고 있다. 열방향으로 일직선모양으로 배열된 더미패턴의 위쪽에 상층배선(51)이 열방향으로 배치되어 있다. 이 배치의 경우, 열방향으로 배치된 1개의 배선(51)과 오버랩하는 더미패턴(41)의 수는 최대 6으로 되고, 이 조건을 만족시키는 배선(51)의 갯수는 48로 된다. 따라서, 더미패턴과 상층배선이 오버랩하고 있는 부분의 수 (A×B)는 288이다. 이 288은 후술하는 패턴의 경우와 비교하면 최대이다.
도 10은 도 5에 나타낸 패턴 2의 경우를 나타내고 있다. 이 경우, 패턴 1에 비해 각 더미패턴(41)이 열방향으로부터 행방향으로 시프트하고 있다. 이 때문에, 열방향으로 배치한 1개의 배선(51)과 오버랩하는 더미패턴(41)의 수는 최대 4로 되고, 이 조건을 만족시키는 배선(51)의 갯수는 22로 된다. 따라서, 더미패턴과 상층배선이 오버랩하고 있는 부분의 수는 88로 된다.
도 11은 도 6에 나타낸 패턴(3)의 경우를 나타내고 있다. 이 경우, 패턴 2에 비해 각 더미패턴(41)은 열방향으로부터 행방향으로 더 시프트하고 있다. 이 때문에, 열방향으로 배치한 1개의 배선(51)과 오버랩하는 더미패턴(41)의 수는 최대 4로 되고, 이 조건을 만족시키는 배선(51)의 갯수는 16으로 된다. 따라서, 더미패턴과 상층배선이 오버랩하고 있는 부분의 수는 64로 된다.
도 12는 도 7에 나타낸 패턴 4의 경우를 나타내고 있다. 이 경우, 패턴 3에 비해 각 더미패턴(41)은 열방향으로부터 행방향으로 더 시프트하고 있다. 이 때문에, 열방향으로 배치한 1개의 배선(51)과 오버랩하는 더미패턴(41)의 수는 최대 4로 되고, 이 조건을 만족시키는 배선(51)의 갯수는 12로 된다. 따라서, 더미패턴과 상층배선이 오버랩하고 있는 부분의 수는 48로 된다.
도 13은 도 8에 나타낸 패턴 5의 경우를 나타내고 있다. 이 경우, 더미패턴 (41)이 열방향으로 일직선모양으로 늘어서기 때문에, 열방향으로 배치되는 1개의 배선(51)과 오버랩하는 더미패턴(41)의 수는 최대 4로 되고, 이 조건을 만족시키는 배선(51)의 갯수는 56으로 된다. 따라서, 더미패턴과 상층배선이 오버랩하고 있는 부분의 수는 124로 증가한다.
즉, 일직선모양으로 더미패턴(41)이 늘어서지 않는 패턴 2 내지 4와 같은 배치이면, 오버랩하고 있는 부분의 수 (A×B)가 작기 때문에, 배선용량을 낮게 억제할 수 있다. 또한, 더미패턴(41)을 행 및 열방향으로 S이상씩 어긋나게 하여 배치한 경우, 상기 패턴 1 내지 5의 배치열을 반복하게 된다. 따라서, 상층배선에 걸리는 용량을 고려하는 경우, 식 (1)의 배치가 가장 유효하다고 생각된다.
0〈 오차량〈 더미패턴의 상호간격 S … (1)
또한, 패턴 피복률이 높은 경우, RIE(Reactive Ion Etching), CDE(Chemical Dry Etching) 등의 케미컬 에칭을 이용하여 패터닝할 때에 문제가 생긴다. 예컨대, 제거물을 가스로 검출하여 연마를 제어하고 있는 장치로는 검출이 곤란해진다. 따라서, 피복률은 가능한 한 낮게 하는 편이 좋고, 예컨대 40% 이하로 억제하면 좋다.
이에 따라, 도 2b에 나타낸 물떼새패턴(33)의 경우는 도 3에 나타낸 바와 같이 패턴 피복률이 16.3%로 되는 패턴, 즉 L=4㎛, S=10㎛인 더미패턴이 최적의 패턴배치이다. 이 경우, CMP후의 단차는 0.01㎛로 되고, 더미패턴을 형성하지 않을 때의 단차(0.4 내지 0.5㎛)에 비해 낮게 억제할 수 있었다. 또, 도 14에 이 물떼새패턴과 상층배선(51)의 관계를 나타낸다.
상기 실시예에 의하면, 로직부와 같은 배선의 밀도가 낮은 영역에 더미패턴을 형성한다. 이 때문에, 로직부와 메모리부 사이에 생기는 층간막의 단차를 억제할 수 있다. 또, 형성하는 더미패턴의 형상을 정방형으로 함으로써 단차를 더욱 억제할 수 있다. 또, 더미패턴을 식 (1)로 나타낸 바와 같이 물떼새모양으로 어긋나게 하여 배치함으로써, 상층에 형성되는 배선의 용량을 억제하는 것이 가능하다. 더욱이, 더미패턴을 이용하여 로직부와 같은 배선의 밀도가 낮은 영역의 배선밀도를 높임으로써, 종래 칩상에 메모리와 로직이 간극을 적게 하여 배치되어 있는 경우와 마찬가지의 리소그래피 및 에칭 등의 조건을 이용할 수 있다. 이 때문에, 기존의 설정조건을 유효하게 이용할 수 있다. 또, 피복률의 차이에 따른 치수변동 (loading effect)을 작게 할 수 있다.
또한, 더미패턴의 형상이나 배치는 상기 실시예에 한정되는 것은 아니다. 상기 실시예에서는, 도 4에 나타낸 기준 더미패턴의 한변 길이 L과 더미패턴의 상호간 거리 S를 같게 했지만, 더미패턴의 상호간 거리 S를 한변 길이 L보다 크게 하고, 패턴 피복률을 작게 해도 좋다. 즉, 더미패턴의 한변 L을 예컨대 4㎛, 더미패턴이 상호간 거리(S)를 예컨대 10㎛로 한다. 또, 평가면적은 예컨대 44㎛×44㎛로 한다.
이러한 더미패턴을 상기 실시예와 마찬가지로 행방향으로 1/S씩 어긋나게 한 패턴을 이용하여 CMP후의 층간막의 단차를 평가한다. 표 3은 그 평가결과를 나타내고 있다. 표 3으로부터 알 수 있는 바와 같이, 오차량이 7㎛일 때 단차를 가장 억제할 수 있고, 패턴 피복률도 비교적 적다. 따라서, 이러한 배치의 더미패턴도 CMP후의 단차를 억제할 수 있어 유효하다.
| 오차량[㎛] | CMP후의 단차[㎛] | 패턴 피복률[%] |
| 0 | 0.30 | 8.2 |
| 1 | 0.27 | - |
| 2 | 0.25 | 8.3 |
| 3 | 0.21 | - |
| 4 | 0.18 | 9.7 |
| 5 | 0.15 | - |
| 6 | 0.11 | - |
| 7 | 0.03 | 10.9 |
| 8 | 0.05 | - |
| 9 | 0.09 | - |
| 10 | 0.11 | 16.7 |
또, 더미패턴의 형상은 정방형에 한정되는 것은 아니고, 도 15에 나타낸 바와 같이 예컨대 원형이어도 좋다. 또, 각 더미패턴의 행 및 열방향의 오차량은 일정하게 한정되지 않고, 빈 영역의 면적이나 형상에 따라 행 및 열방향의 오차량이 달라지는 배치로 하는 것도 가능하다. 또, 더미패턴은 로직부와 같은 영역에 형성될 뿐만 아니라, 로직부와 메모리부의 간극 등 여러가지의 빈 영역에 형성해도 좋다. 이상과 같은 경우도, 상기 실시예와 마찬가지의 효과가 얻어진다.
또, 배선방향은 열방향에 한정되지 않고, 행방향으로 배치되어도 좋다. 이 경우도 상기 실시예와 마찬가지로 배선상호간의 용량의 증가를 방지하는 것은 가능하다.
더욱이, 상술한 더미패턴은 게이트배선과 동시에 형성되는 경우에 한정되지 않는다. 예컨대, 더미패턴은 STI(Shallow Trench Isolation) 구조의 소자분리영역을 형성하기 위한 홈과 동시에 형성해도 좋다.
도 16a와 도 16b는 종래기술에 따른 소자분리영역의 형성방법을 나타내고, 도 17a와 도 17b 및 도 17c는 본 발명에 따른 소자분리영역의 형성방법을 나타내고 있다.
도 16a에 나타낸 바와 같이, 반도체기판(31)상에 제1산화막(32)이 형성되고, 이 제1산화막(32)상에 질화막(33)이 형성된다. 이 질화막(33)상에 제2산화막(34)이 형성되고, 이 제2산화막(34)상에 레지스트(도시하지 않음)가 도포되어 패터닝된다. 이 패터닝된 레지스트를 이용하여 제1, 제2산화막(32, 34) 및 질화막(33)이 패터닝된다. 그 후, 레지스트가 제거된다. 다음으로, 패터닝된 제1, 제2산화막 (32, 34) 및 질화막(33)을 마스크로 하여 반도체기판(31)이 제거되고, STI홈(36)이 형성된다. 다음으로, 전면에 절연막(37)이 형성되고, 이 절연막(37)에 의해 STI홈 (36)이 매립된다. 여기에서, STI홈(36)의 개구가 큰 경우, STI홈(36)상의 절연막 (37)에 凹부(38)가 생긴다.
그 후, 도 16b에 나타낸 바와 같이 CMP법에 의해 절연막(37)이 평탄화된 후, 제1, 제2산화막(32, 34) 및 질화막(33)이 제거된다. 그 결과, 반도체기판(31)내에 STI구조의 소자분리영역(39)이 형성된다. 이 때, 절연막(37)의 형성시에 생긴 凹부(38)에 의해 소자분리영역(39) 중앙의 표면이 반도체기판(31)의 표면보다도 낮아져 단차(40)가 발생해 버린다. 이 소자분리영역(39)의 단차(40)는 후공정에서 도 1에 나타낸 바와 같은 층간막(14)을 전면에 퇴적한 경우, 층간막(14)의 단차를 발생시키는 원인으로 된다.
그래서, 이하에 설명하는 바와 같이, 본 발명은 소자분리영역의 단차를 억제하기 위해, STI홈의 형성과 더불어 더미패턴을 형성한다.
먼저, 도 17a에 나타낸 바와 같이 반도체기판(31)상에 제1산화막(32)이 형성되고, 이 제1산화막(32)상에 질화막(33)이 형성된다. 이 질화막(33)상에 제2산화막(34)이 형성되고, 이 제2산화막(34)상에 레지스트가 도포되어 패터닝된다. 그 결과, 제2산화막(34)상에 패터닝된 레지스트(35a, 35b)가 형성된다. 이 패터닝된 레지스트(35a, 35b)를 이용하여 제1, 제2산화막(32, 34) 및 질화막(33)이 패터닝된다. 그 후, 레지스트가 제거된다. 다음으로, 패터닝된 제1, 제2산화막(32, 34) 및 질화막(33)을 마스크로 하여 반도체기판(31)이 제거된다. 그 결과, 복수의 STI홈(36a)이 형성됨과 더불어, 복수의 凸부(36b)가 형성된다. 여기에서, 레지스트 (35b)가 도 4 내지 도 8에 나타낸 바와 같은 더미패턴이 형성되는 바와 같이 패터닝됨으로써, 상술한 더미패턴형상의 凸부(이하, 더미패턴으로 칭함; 36b)가 형성된다. 또, 도 4 내지 도 8에 나타낸 바와 같은 더미패턴은 더미패턴(36b)의 상면도(上面圖)로 된다.
다음으로, 도 17b에 나타낸 바와 같이 전면에 절연막(37)이 형성되고, 이 절연막(37)에 의해 STI홈(36a)이 매립된다. 그 결과, STI홈(36a)상의 절연막(37) 표면에 凹부(38a)가 생긴다. 여기에서, 더미패턴(36b)을 이용한 복수의 STI홈(36a)이 형성되어 있기 때문에, 凹부(38a)의 깊이는 얕고, 또 凹부(38a)의 개구는 작게 할 수 있다.
그 후, 도 17c에 나타낸 바와 같이 CMP법에 의해 절연막(37)이 평탄화된 후, 제1, 제2산화막(32, 34) 및 질화막(33)이 제거된다. 그 결과, 반도체기판(31)내에 STI구조의 복수의 소자분리영역(39a)이 형성된다.
이와 같이, STI홈(36a)의 형성과 더불어 더미패턴(36b)을 형성함으로써, 절연막(37) 형성시에 생기는 STI홈(36a)상의 대면적의 凹부(38a)의 발생을 억제할 수 있다. 따라서, 소자분리영역(39a)의 형성시, 소자분리영역(39a)의 표면에 단차가 생기는 것을 방지할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 로직부와 같은 패턴밀도가 낮은 영역과 메모리부와 같은 패턴밀도가 높은 영역의 상호간에 위치하는 층간막의 단차를 억제하는 것이 가능한 반도체장치를 제공할 수 있다.
Claims (17)
- 제1배선이 형성된 제1영역과,배선밀도가 상기 제1배선보다 높은 제2배선이 형성된 제2영역,적어도 상기 제1영역의 위쪽에 적어도 열방향으로 형성된 제3배선 및,상기 제1영역의 상기 제1배선 이외의 빈 영역에 형성되고, 행방향, 열방향으로 소정 간격 이간하여 배치된 복수의 더미패턴을 구비한 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 서로 인접하는 상기 각 더미패턴은 행방향, 열방향으로 일정한 간격으로 어긋나 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 더미패턴은 정방형이고, 각 더미패턴의 상호간격은 상기 정방형의 한변과 같으며, 행방향으로 서로 인접하는 상기 각 더미패턴은 열방향으로 상기 상호간격 미만의 간격으로 어긋나고, 열방향으로 서로 인접하는 상기 각 더미패턴은 행방향으로 상기 상호간격 미만의 간격으로 어긋나 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 더미패턴은 정방형이고, 행방향으로 서로 인접하는 상기 각 더미패턴은 상기 정방형의 한변 이상의 거리만큼 이간되며, 열방향으로 서로 인접하는 상기 각 더미패턴은 상기 정방형의 한변 이상의 거리만큼 이간되어 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 더미패턴은 원형인 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제1영역은 로직회로영역이고, 제2영역은 메모리영역인 것을 특징으로 하는 반도체장치.
- 제1배선이 형성된 제1영역과,배선밀도가 상기 제1배선보다 높은 제2배선이 형성된 제2영역,적어도 상기 제1영역의 위쪽에 적어도 열방향으로 형성된 제3배선 및,상기 제1영역의 상기 제1배선 이외의 빈 영역에 형성되고, 행방향, 열방향으로 소정 간격 이간하여 배치되며, 상기 제3배선의 적어도 행방향으로 소정의 간격으로 어긋나 있는 복수의 더미패턴을 구비한 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 서로 인접하는 상기 각 더미패턴은 행방향, 열방향으로 일정한 간격으로 어긋나 있는 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 상기 더미패턴은 정방형이고, 각 더미패턴의 상호간격은 상기 정방형의 한변과 같으며, 행방향으로 서로 인접하는 상기 각 더미패턴은 열방향으로 상기 상호간격 미만의 간격으로 어긋나고, 열방향으로 서로 인접하는 상기 각 더미패턴은 행방향으로 상기 상호간격 미만의 간격으로 어긋나 있는 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 상기 더미패턴은 정방형이고, 행방향으로 서로 인접하는 상기 각 더미패턴은 상기 정방형의 한변 이상의 거리만큼 이간되며, 열방향으로 서로 인접하는 상기 각 더미패턴은 상기 정방형의 한변 이상의 거리만큼 이간되어 있는 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 상기 더미패턴은 원형인 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 상기 제1영역은 로직회로영역이고, 제2영역은 메모리영역인 것을 특징으로 하는 반도체장치.
- 소자가 형성되는 소자영역을 갖는 반도체기판과,상기 반도체기판내에 형성되고, 상기 소자영역을 분리하는 소자분리홈,상기 소자분리홈의 저면에 행방향, 열방향으로 소정 간격 이간하여 배치된 복수의 더미패턴 및,상기 더미패턴 주위의 소자분리홈내를 매립하는 절연막을 구비하고,상기 더미패턴의 표면의 높이는 상기 반도체기판의 표면의 높이와 같은 것을 특징으로 하는 반도체장치.
- 제13항에 있어서, 서로 인접하는 상기 각 더미패턴은 행방향, 열방향으로 일정한 간격으로 어긋나 있는 것을 특징으로 하는 반도체장치.
- 제13항에 있어서, 상기 더미패턴은 정방형이고, 각 더미패턴의 상호간격은 상기 정방형의 한변과 같으며, 행방향으로 서로 인접하는 상기 각 더미패턴은 열방향으로 상기 상호간격 미만의 간격으로 어긋나고, 열방향으로 서로 인접하는 상기 각 더미패턴은 행방향으로 상기 상호간격 미만의 간격으로 어긋나 있는 것을 특징으로 하는 반도체장치.
- 제13항에 있어서, 상기 더미패턴은 정방형이고, 행방향으로 서로 인접하는 상기 각 더미패턴은 상기 정방형의 한변 이상의 거리만큼 이간되며, 열방향으로 서로 인접하는 상기 각 더미패턴은 상기 정방형의 한변 이상의 거리만큼 이간되어 있는 것을 특징으로 하는 반도체장치.
- 제13항에 있어서, 상기 더미패턴은 원형인 것을 특징으로 하는 반도체장치.
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| KR101129159B1 (ko) * | 2009-05-25 | 2012-04-12 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 그 제조방법 |
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