TW451267B

TW451267B - Semiconductor device

Info

Publication number: TW451267B
Application number: TW089103616A
Authority: TW
Inventors: Kotaro Inoue
Original assignee: Toshiba Corp
Priority date: 1999-03-19
Filing date: 2000-03-01
Publication date: 2001-08-21
Also published as: KR20000076892A

Description

A7

五、發明說明（1) 經濟部智慧財產局員工消費合作社印製發明背景本發明是有關於以 C Μ P (C h e m i c a 1 M e c h a n i e a 1 Ρ ο 1 i s h ’化學硏磨）法製造的半導體裝置。圖1 8與圖1 9是先前邏輯與記憶體混載的半導體圖示。根據圖1 8與圖1 9所示，區域A爲低密度閘配線的邏輯部’區域B爲高密度閘配線的記憶部。圖1 8爲先前以L S I圖紋形成的單層構造半導體裝置（從半導體基板到第1層金屬配線止）的剖面圖。此半導體裝置是以下述方法形成。根據圖1 8所示’先將圖紋化的光阻劑（圖中未繪出 )形成於半導體基板1 1上，以此光阻劑做爲遮罩，使片狀區域1 2能選擇性地形成。然後將多矽形成於半導體基板1 1上，再於多矽上形成一層圖紋化的光阻劑（圖中未繪出）。以此光阻劑做爲遮罩選擇性地蝕刻多矽層，形成閘配線1 3。然後使用例如 C V D ( Chemical Vapor Deposition ，化學蒸鍍）法將含有硼或磷的矽氧化膜轉變成第一層間膜 1 4，再用例如C Μ P法使第一層間膜1 4幾近平坦化。然後將圖紋化的光阻劑（圖中未繪出）形成於第一層間膜1 4上。以此光阻劑爲遮罩蝕刻第一層間膜1 4，分別形成位於區域A、區域Β的連接孔。然後全面性地形成一層鎢，這層鎢會嵌入連接孔1 5 a、1 5 b。然後利用例如C Μ P法使鎢層平坦化。之後再分別形成第一層金屬配線 1 δ θ、1 Θ b。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1 1 1 n I n I n n=-OJ1 ϋ n n n n I , . -*'* V (請先閱讀背面之注意事項}^寫本頁> -4- 4 51 2 6 7 A7 B7 五、發明說明（2) 圖1 9爲使用先前L S I型模形成的多層構造半導體裝置的剖面圖。此半導體裝置是以下述方法形成。 (請先閱讀背面之注意事項H寫本頁) 根據圖1 9所示，在圖1 8所示之單層構造的第一層金屬配線16a 、16b形成完畢後，再用如CVD法使矽氧化膜轉變形成第二層間膜1 7，再用如C Μ P法使第二層間膜1 7幾近平坦化。然後於第二層間膜1 7上形成一層圖紋化的光阻劑（圖中未繪出）。以此層光阻劑爲遮罩對第二層間膜1 7進行蝕刻，分別形成位於區域A、區域Β的放熱孔1 8 a、 1 8 b。然後全面性地形成一層鎢，這層鎢會嵌入放熱孔 1 8 a 、1 8 b。然後利用如C Μ P法使鎢層幾近平坦化。之後選擇性地形成第二層金屬配線1 9 a、1 9 b。經濟部智慧財產局員工消費合作社印制农根據上述之單層構造以及多層構造，相對於區域B而言，區域A的閘配線密度會越來越低。因此，在第一、第二層間膜1 4、1 7用CMP法平坦化之時，區域A的各閘1 3、Γ 6 a會因C Μ P法而加重集中。因此，相較於區域Β而言，區域Α的硏磨程度會變大。相較於區域Β而言，區域A的第一、第二層間膜14、17會變薄。其結果會導致區域A與區域B交接處產生比方說0.4乃至〇 . 5//m 的落差 20、21。藉由上述步驟，在單層構造裡，區域A的連接孔 1 5 a的深度會形成得較淺，區域B的’連接孔1 5 b的深度會形成得較深。因此，位在區域A裡，連接孔1 5 a會貫穿在半導體本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -5- A7 451267 B7_____ 五、發明說明（3 ) 基板11的表面形成擴散層（圖中未繪出）。爲此’連接孔1 5 a的缺陷將導致連接孔1 5 a內的金屬侵入半導體基板，而發生漏電現象。此外在區域B中，連接孔1 5 b 較深，並且和上部相比，其底部的開口較小，所以會產生連接部阻抗上昇的問題。另外在多層構造中，區域A的放熱孔1 8 a的深度會形成得較淺，而區域B的放熱孔1 8 b的深度則形成得較深。依上述，在區域A中，放熱孔1 8 a的金屬配線會貫穿形成於16 a的表面的障蔽金屬（圖中未繪出）。因此，放熱孔1 8 a內的金屬將會侵入金屬配線1 6 a。而其結果爲金屬配線1 6 a的阻抗會跟著上昇。另外，在區域 B中，放熱孔1 8 b較深，且與上部相比，其底部的開口較小，所以會產生連接阻抗上昇的問題。發明說明本發明乃爲解決上述課題而提出，其欲達到之目的爲提供一種可能性，使像是邏輯部圖紋密度低的區域與像是記憶體部圖紋密度高的區域之間，彼此的落差能獲得抑制的半導體裝置。本發明是採下述手段來達成前述目的。本發明的半導體裝置在第一配線形成處的第一區域，及配線密度較前記第一配線高的第二配線形成處的第二區域’及至少在前記第一區域上方至少在列方向所形成的第本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —I Γ---^ — — — — — 1— ---! I I — 訂--------- - X7 (請先閱讀背面之注意事項寫本頁) 經濟部智慧財產局員工消費合作社印製 45128? A7 B7 五、發明說明（4 ) 二配線，及在則記第一區域的第一配線以外的空曠區域的行方向、列方向上’均配置有所定間隔距離的複數假圖紋形成其中。 (請先閱讀背面之注意事項#-1寫本頁) 本發明之其他的半導體裝置在第一配線形成處的第一區域’及配線密度較前記第一配線高的第二配線形成處的第二區域，及至少在前記第一區域上方至少在列方向所形成的弟二配線’及在前記第一區域的第一配線以外的空曠區域的行方向、列方向上’均配置有所定間隔距離、且與則述第二配線至少在行方向上所定間隔並錯開的複數假圖紋形成其中。而且本發明之其他的半導體裝置，在半導體基板有供元件形成用的元件區域，及形成於前記半導體基板內用來分隔前記元件區域的元件分隔溝，及位於前記元件分隔溝底面的行方向、列方向上配置之所定間隔距離的複數假圖紋’及前記.假圖紋周圍之元件分隔溝內，均有嵌入絕緣膜 ’且前記之假圖紋表面高度是與前記半導體基板的表面高度相同。經濟部智慧財產局員工消費合作社印製前記之相鄰的各假圖紋在行方向、列方向上會以一定的間隔錯開。則記假圖紋爲正方形，各假圖紋之相互間隔等於前述正方形之邊長，在行方向上相鄰的前記假圖紋在列方向上是以未滿前記相互間隔的距離錯開，在列方向上相鄰的前記假圖紋在行方向上是以未滿前記相互間隔的距離錯開前記假圖紋爲正方形，在行方向上相鄰的前記各假圖本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 51 2 6 7 A7 B7 五、發明說明（5) 紋亦可以前記正方形之邊長以上的距離錯開；在列方向上相鄰的前記各虛擬圖案亦可以前記正方形之邊長以上的距離錯開。前記假圖紋亦可爲圓形。此外前記第一區域爲邏輯區域，第二區域爲記憶體區域。如同以上的說明，本發明可以提供一種半導體裝置，其特徵爲藉由在像邏輯部等之低密度圖紋區域處形成假圖紋’使之與像記憶體部等之高密度圖紋區域銜接處的層間膜落差能獲得改善。圖說圖1 :採用本發明的半導體裝置範例剖面圖。圖2Α : L/S圖紋的平面圖。圖2 Β :鋸齒狀圖紋的平面圖。圖3 :圖紋覆蓋率與落差之評估結果。圖4 :假圖紋的第一配置範例平面圖。請先閱讀背之注意事項 ί裝訂經濟部智慧財產局員工消費合作社印製圖圖圖圖圖圖圖圖面面平平例例範範 Aw 置置配配二三第第 ahm 紋紋圖圖假假 JTJ 己酉四五第第白紋紋圖圖假假

_ 第第的的紋紋圖圖假假： : ο m -—I 圖圖面面平平例例範範與例範置配配圖。係圖 S — 線之E 線配層上 =7 層上與圖係之線配層上與例範置配三第的紋圖假圖適度尺張紙本釐公 97 2 X 10 2 /IV 格規 A4 S) N (C 準標家 4 1^2 %19103616號專利申請案中文說明書修正頁 A7 B7 民國90年6月呈修正五、發明説明（6) ------- 〇圖1 2 :假圖紋的第四配置範例與上層配線之關係圖 (請先閲讀背面之注意事項再填寫本頁) 〇圖1 3 :假圖紋的第五配置範例與上層配線之關係圖〇圖1 4 :鋸齒狀圖紋與上層配線之關係圖。圖15:圓形圖紋的平面圖。圖1 ,6 A :以先前技術製造之元件分隔區域的形成工程剖面圖。圖1 6 B :續圖1 6 A，以先前技術製造之元件分隔區域的形成工程剖面圖。圖1 7 A :採用本發明的元件分隔區域的形成工程剖面圖。圖1 7 B :續圖1 7 A，採用本發明的元件分隔區域的形成工程剖面圖。 . 圖1 7 C :續圖1 7B，採用本發明的元件分隔區域的形成工程剖面圖。經濟部智慧財產局員工消費合作社印製圖1 8 :先前技術所製造之單層構造半導體裝置的製造工程剖面圖。圖1 9 :先前技術所製造之多層構造半導體裝置的製造工程剖面圖。主要元件對照表 11 半導體基板本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐） -9- 4 512 6 7 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（7) 12 片狀區域 13 閘配線 14 第一層間膜 15a 連接孔 15b 連接孔 16a 金屬配線 16b 金屬配線 17 第二層間膜 1 8 a 放熱孔 18b 放熱孔 19a 第二層金屬配線 19b 第二層金屬配線 2 0 落差 2 1 落差 3 1 半導體基板 32 第一氧化膜 3 3 氮化膜 34 第二氧化膜 35a 光阻劑 35b 光阻劑 3 6 S T 1 溝 3 6a S T 1 溝 3 6b 假圖紋（凸部） 3 7 絕緣膜 (請先閱讀背面之注意事項％^寫本頁) 裝一-口，. --線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -10-

五、發明說明（8 ) 3 8 凹部 3 9 元件分隔區域 39a 元件分隔區域 4 0 落差 4 1 假圖紋 5 1 .上層配線發明詳細說明本發明的實施形態將用以下圖面說明。首先說明本發明的原理。如圖1 ，本發明藉由在配線 &、度低如區域A處形成假圖紋，來抑制區域A與區域B銜接處的落差。在此圖1中的區域A表示閘配線密度低如邏輯部，區域B表示閘配線高如記憶體部。如圖1所不，例如在單層構造的情況，於半導體基板 1 1上形成圖紋化的光阻劑（圖中未繪出）。以此光阻劑爲遮罩選擇性的形成片狀區域1 2。經濟部智慧財產局員工消費合作社印製然後於半導體基板1 1上形成一層物質例如多矽，在於此層多矽上形成一層圖紋化的光阻劑（圖中未繪出）。以此光阻劑爲遮罩對多矽進行選擇性的蝕刻。藉由上述步驟形成區域A的閘配線1 3 a與假圖紋1 3 b，以及區域 B的閘配線1 3 c。前記之假圖紋1 3 b是在閘配線 1 3 a以外之空曠區域形成。 ^ 然後利用如C V D法，將含有硼或磷的矽氧化膜轉化形成第一層間膜1 4 ;利用如C Μ P法使第一層間膜1 4 本纸張尺度適用中國國家標準（CNS)A4規格（210x297公釐） u Α7 45ί 2 67 Β7_ 五、發明說明（9 ) 平坦化。在第一層間膜1 4平坦化之際’由於區域A內形成之假圖紋1 3 b之故，C Μ P導致的加重會分散給閘配線1 3 a及假圖紋1 3 b ，而不會有像先前一樣的加重集中現象。因此區域A與B的第一層間膜14的硏磨度便能做到幾乎相同。如此一來，位於區域A與B交界處的第一層間膜1 4之落差2 0就可獲得抑制。而且即使是多層構造，在配線形成之際，藉由於空曠區域形成假圖紋，也可獲得和上記單層構造相同的效果。接下來針對上記之假圖紋的形狀作說明。圖2 A、 2 B乃爲了形成最佳假圖紋所作的評估圖紋，此處的評估面積設定爲4mmx 4mm。圖2 A是表示一邊長爲L，另一邊長等於評估面積之一邊的長方形狀的線圖紋3 2，以間隔距離S配置成的 Line/Space (L/S)圖紋 3 1。圖2 B是表示邊長爲L的正方形圖紋3 4配置成所謂的鋸齒圖紋3 3。此鋸齒圖紋3 3的配置中，每相鄰兩圖紋3 4之間對角的距離皆爲（S — L ) /，2。將上述兩種評估圖紋3 1、3 3上形成層間絕緣膜、再以C Μ P法使此層間絕緣膜平坦化後，針對層間絕緣膜上產生的落差加以評估。也就是在圖1所示的假圖紋 1 3 b的部份，採用L / S圖紋3 1或鋸齒圖紋3 3的方式形成，再於L / S圖紋3 1或鋸齒圖紋3 3上形成層間膜1 4，以C Μ P法使層間膜1 4平坦化。根據以上成品來評估區域Α和區域Β的層間膜1 4的落差2 0。另外，本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --.----:*!!! I !| t--— — — — — — - -\ϊ^_ 、 (請先閱讀背面之注意事項^'4寫本頁) 經濟部智慧財產局員工消費合作社印製 -12- Α7 Β7 4 5! 2^7 五、發明說明（1〇) (請先閱讀背面之注意事項#4寫本頁) 落差2 0的評估也配合評估圖紋3 1、3 3的s、L的各種變化來加以進行。換句話說，改變假圖紋佔評估面積的比例（即圖紋的覆蓋率），來評估落差2 0的變化。圖3表示隨著覆蓋率改變的落差2 0之評估結果。如圖3所示，無論圖紋覆蓋率如何改變，鋸齒圖紋比L / S 圖紋更能抑制落差。因此我們可以了解正方形的假圖紋比較能抑制C Μ P之後造成的層間膜落差。接下來針對正方形假圖紋的配置方式檢討評估各種圖紋對C Μ Ρ後之層間膜落差。如圖4，將邊長L的正方形假圖紋4 1 ，以行列間隔皆爲S的格子狀來配置。令此配置列爲圖紋1。這圖紋1 將當作後述圖紋的基準。在此，假設假圖紋4 1的邊長L 爲4 # m，假圖紋4 1的相互間隔S假設爲4 // m。且評估面積假設爲4 4 #mx 4 4 圖5是.將圖紋1所示之假圖紋4 1在行與列方向上逐步推移S/ 4的配置例。令此配置列爲圖紋2。圖6是將圖紋1所示之假圖紋4 1在行與列方向上逐步推移S/2的配置例。令此配置列爲圖紋3。經濟部智慧財產局員工消費合作社印製圖7是將圖紋1所示之假圖紋4 1在行與列方向上逐步推移3 S / 4的配置例。令此配置列爲圖紋4。圖8是將圖紋1所示之假圖紋4 1在行與列方向上逐步推移S的配置例。令此配置列爲圖紋5。接下來使用圖紋1到5各種假圖紋’評估C Μ P後的層間膜落差。此結果如表1所示。根據表1 ’圖紋的推移本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -13- Α7 Β7 45^2βγ 五、發明說明（11) 量及圖紋的覆蓋率越多者越能抑制落差。因此圖紋1到5 各種假圖紋在抑制C Μ P後之落差上有效。【表1】圖紋推移量 (μ m ) C Μ P落差 Cum) 圖紋覆蓋率〔％〕 1 0 0.05 2 5.0 2 1 0.0 2 2 4.8 3 2 0 2 6.7 4 3 0 2 9.6 5 4 0 3 3.3 請先閱讀背之注意事項 r 本頁經濟部智慧財產局員工消費合作社印製接下來檢討圖紋1到5與上層配線之關係。首先說明的是，若在假圖紋上方複數形成其他的配線，就會在這些配線之間產生電容，而此電容將會導致信號傳輸延遲。因此，假圖紋正上方應儘量避免形成上層配線。爲此，我們移動上層配線的位置，檢討假圖紋與上層配線重疊區域（overlap區域）。這裡我們假設配線的幅爲 0 . 5"m。其結果表示於圖9至1 3與表2。表2中，（A )表示配線與重疊之假圖紋數，（B ) 表7K與假圖紋有任何重疊的配線根數。而A X B表示假圖紋與上層配線重疊部份的數目。這裡的A是只要假圖紋的全區域有和配線重疊者就記入數目。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -14- 45^267 ....... .. 五、發明說明（12) ------· 圖紋推移量和上層配線重疊之配線根數 A X B { β m ^ 假圖紋數（A ) (B ) 1 0 6 4 8 2 8 8 2 1 4 2 2 8 8 3 2 4 16 6 4 4 3 4 1 2 4 8 5 4 4 5 6 12 4 .圖9表示圖4所示之圖紋1的情形。在列方向上呈直線狀配列的假圖紋上方，沿著列方向配置上層配線5 1。此種配置情形下，和配置於列方向上的配線5 1之一根重疊的假圖紋4 1數最多爲6 ，而滿足此條件的配線5 1根數有4 8。因此假圖紋與上層配線重疊部份的數目（A X B)爲288。與後述各種圖紋的情況相較，此288爲最大數目。經濟部智慧財產局員工消費合作社印製圖1 0表示圖5所示之圖紋2的情形。與圖紋1相比，在此情形下各假圖紋4 1自列方向往行方向移行。因此與沿列方向配置的配線5 1之一根重疊的假圖紋數最多爲 4，而滿足此條件的配線5 1根數則爲2 2。因此假圖紋與上層配線重疊部份的數目爲88。圖1 1表示圖6所示之圖紋3的情形。與圖紋2相比，在此情形下各假圖紋4 1自列方向往行方向移行。因此與沿列方向配置的配線51之一根重疊的假圖紋數最多爲本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4^1267 . Α7 ____ Β7 五、發明說明（13) 6。因此假圖紋 4 ’而滿足此條件的配線5 1根數則爲與上層配線重疊部份的數目爲6 4。紋3相比行。因此數最多爲此假圖紋情形下因列方向配與假圖紋層配線重直線狀的電容。另離推移配在考慮上請先-閱讀背面― 之注意事項 ijf - / 1 ί裝頁訂圖1 2表示圖7所示之圖紋4的情形。與圖，在此情形下各假圖紋4 1自列方向往行方向移與沿列方向配置的配線5 1之一根重疊的假圖紋 4，而滿足此條件的配線5 1根數則爲1 2。因與上層配線重疊部份的數目爲4 8。圖1 3表示圖8所示之圖紋5的情形。在此各假圖紋4 1在列方向上呈直線狀並列，故與沿置之配線5 1重疊的假圖紋4 1數最多爲4，而重疊的配線5 1根數則爲5 6。因此假圖紋與上疊部份的數目增加爲1 2 4。也就是說，如圖紋2至4般假圖紋4 1未呈配置，因重疊部份的數目減少，故可抑制配線的外，將假圖紋4 1的行與列方向上以S以上的距置時，就會重複上述圖紋1至5的配置列。因此層配線的電容情況下，最有效的配置應如式（1 ) 經濟部智慧財產局員工消費合作社印製 (1 ) 〇 <推移量<假圖紋之相互距離s 此外，在圖紋覆蓋率高的情況下，在採用R I Ε ( Reactive Ion Etching，反應離子餓刻）、CD Ε (

Chemical Dry Etching，化學乾飽刻）等化學|ί[刻法製作圖紋時會產生問題。例如藉由偵測除去物之氣體來控制硏磨本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -16- r 2 S 7 A7 B7 五、發明說明（Μ) 的裝置’會發生偵測變爲困難。因此覆蓋率應越低越好，例如減低至4 0 %以下。請先閱讀背面之注音？事項寫本頁) 因此，圖2 Β所示的鋸齒圖紋3 3的情況中，如圖3 所示’圖紋覆蓋率爲16 · 3%，即L = 4//m、 s = 1 〇 m的假圖紋爲最合適之圖紋配置。此種情況下，CMP後的落差爲〇 . 〇 1 ，與不形成假圖紋時的落差（0 . 4至〇 . 5/zm)相比有顯著抑制。另外圖 1 4表示此種鋸齒圖紋與上層配線5 1之間的關係。根據以上實際例子，我們在邏輯部這類配線密度低的區域形成假圖紋，如此一來便能抑制邏輯部與記憶體部之間產生的層間膜落差。另外假圖紋的形狀爲正方形者更能抑制落差。另外，根據式（1 )所示的鋸齒狀配置法，便可抑制其與上層配線之間的電容。再者，藉由採用假圖紋》會使如邏輯部般的低配線密度區域提高配線密度，先前晶片上用以減少記憶體與邏輯的間隙的配置情形所採用的電路印刷與蝕刻等條件亦可採用。如此一來便可有效利用既有的設定條件。此外，因覆蓋率不同而導致的寸法變動（ loading effect )亦可減少。經濟部智慧財產局員Η消費合作社印製還有假圖紋的形狀或配置並不侷限於上記的實施例。上記的實施例中，圖4所示之基準假圖紋之邊長L與假圖紋的相互距離S雖然相等，但即使假圖紋的相互距離S比邊長L大、圖紋覆蓋率小亦可。即假圖·紋的邊長L假定爲 4 ’假圖紋的相互距離S假定爲1 〇。而評估面積便假定爲4 4 "mx 4 4 。本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） 5 4 7 β 2 B7 五、發明說明（15) --->---------------裝--- - (3 (請先閱讀背面之注意事項tii:寫本頁) 將上述的假圖紋，用和上記實施例同樣的方法’也就是採用在行方向以1 / S逐步推移的圖紋來評估CMP後的層間膜落差。表3顯示此一評估結果。從表3可以得知，推移量在7 # m的時候最能抑制落差’而圖紋覆蓋率卻相對較低。因此這種配置的假圖紋亦能有效抑制c Μ P後的落差。【表3】推移量 { β m ) C Μ P後落差〔# m〕圖紋覆蓋率〔％〕 0 0.30 8.2 1 0.27 一 2 0.25 8.3 3 0.21 一 4 0.18 9.7 5 0.15 . 6 0.11 一 7 0.03 10.9 8 0.05 — 9 0.09 一 10 0.11 16.7 --線· 經濟部智慧財產局員工消費合作社印製另外，假圖紋的形狀並不侷限爲正方形，如圖1所示，即使爲圓形亦可。另外，行與列方向上的推移量也不限本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -18- Α7 Β7 五、發明說明（16) 定爲一特定値，隨著空曠區域面積與形狀的改變，行與列方向上的推移量也可以有不同的配置。另外，假圖紋也不限只能形成在邏輯部般的區域，邏輯部與記憶體部之間的間隙等空曠區域亦可。上述的情況亦能得到和上記實施例同樣的效果。另外，配線方向並不限於列方向，即使是行方向亦可。此種情況也可與上述實施例一樣防止配線間之電容增加再者，上述之假圖例如可與爲了形成S T 溝分隔）構造之元件分亦可。圖 1 6 A、1 6 B 成方法。圖17A、1 隔區域的形成方法。如圖1 6 A所示，紋並不限定要與閘配線同時形成。 I ( Shallow Trench Isolation ，淺隔區域的溝形成時同時形成假圖紋表示先前技術之元件分隔區域的形 7 B、1 7 C表示本發明的元件分請先閱讀背面之注意事項 ί裝訂線經濟部智慧財產局員工消費合作社印製第一氧化膜3 2形成於半導體基板上’再於此第一氧化膜3 2上形成氮化膜3 3。於此二氧化膜3 4，再於此第二氧化膜阻劑（圖中未繪出）。用這層圖紋第二氧化膜3 2、3 4以及氮化膜氮化膜3 3上再形成第 3 4上塗佈圖紋化的光化的光阻劑，使第一、 3 3圖紋化。之後除去光阻劑。然後以圖紋化的第二氧化膜3 2、3 4，基板3 1 ，形成S T I 3 7，此絕緣膜3 7會第

及氮化膜3 3爲遮罩，去除半導體溝3 6。然後全面性地形成絕緣膜陷入S T I溝3 6。在此，S T I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -19- 45t2S7 S A7 ____B7 五、發明說明（17) 溝3 6'的開口爲大的情況下，S T I溝3 6上的絕緣膜 3 7便會產生凹部3 8。 (請先閱讀背面之注意事項寫本頁) 其後，如圖1 6 B所示，以C Μ P法使絕緣膜3 7平坦化後，第一、第二氧化膜3 2、3 4及氮化膜3 3裨去除。其結果於半導體基板3 1內形成ST I構造的元件分隔區域3 9。此時，因絕緣膜3 7形成時的凹部3 8 ，元件分隔區域3 9中央的表面會產生低於半導體基板3 1表面的落差4 0。此元件分隔區域3的落差40 ’在如圖1 所示的層間膜全面性堆積之時，將會導致層間膜1 4發生落差。在此，如同下述說明，本發明爲了抑制元件分隔區域的落差，在S Τ I溝形成的同時一起形成假圖紋》經濟部智慧財產局員工消費合作社印制4 首先如圖1 7 Α所示，於半導體基板3 1上形成第一氧化膜3 2 ，再於此第一氧化膜3 2上形成氮化膜3 3。於此氮化膜3 3上形成第二氧化膜3 4，再於此第二氧化膜3 4上塗佈圖紋化的光阻劑。其結果導致第二氧化膜 3 4上形成圖紋化的光阻劑3 5 a ' 3 5 b。利用這圖紋化的光阻劑35a、35b ’使第一、第二氧化膜32、 3 4及氮化膜3 3圖紋化。之後去除光阻劑。然後以圖紋化的第一、第二氧化膜3 2、3 4，及氮化膜3 3爲遮罩，去除半導體基板3 1。其結果一倂形成了複數的凸部 36b與複數的STI溝36a。在此，藉由光阻劑 3 5 b形成像是圖4到圖8所示地被假圖紋化’而形成上述假圖紋形狀的凸部（以下簡稱爲假圖紋）3 6 b。再者本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20- 4 5 ? 2 β 7 Α7 _ Β7 五、發明說明（18) * ，圖4至圖8所示的假圖紋將成爲假圖紋3 6 b的上面圖〇再來如圖1 7 B所示’全面性地形成絕緣膜3 7，此絕緣膜3 7會陷入S T I溝3 6 a。其結果將使S T I溝 3 6 a上的絕緣膜3 7表面產生凹部3 8 a。在此由於假圖紋採用形成複數的S T I溝3 6 a ，故凹部3 8 a深度較淺，且能縮小凹部3 8 a的開口。其後如圖1 7 C所示，絕緣膜3 7經過C Μ P法平坦化之後，第一、第二氧化膜32、34以及氮化膜33被去除。其結果爲半導體基板3 1內形成S Τ I構造的複數兀件分隔區域3 9 a。如以一來，藉由假圖紋3 6 b於ST I溝3 6 a形成時同時形成，可以抑制絕緣膜3 7形成時發生於S Τ I溝上方的大面積凹部3 8 a 。而且在元件分隔區域3 9 a形成之際就能防止生於元件分隔區域3 9 a的表面落差。 I 1/--— 4 — — — — — — — . I I I I I — I 訂·11 — 1111 -^· , - Ί/ ' (請先閱讀背面之注杳？事項#i寫本頁) 經濟部智慧財產局員工消費合作社印製本紙張尺度適用+國國豕標準（CNS)A4規格（210 X 297公釐）

Claims

AS B8 C8 D8 補經濟部智慧財產局員工消費合作社印製六、申請專利範圍 ^2: 第891 036 1 6號專利申請案中文申請專利範圍修正本民國90年6月修正 1 種半導體裝置，其特徵爲：第一配線形成所在之第一區域，與配線密度較前記第一配線爲高之第二配線形成所在之第二區域；及至少在前記第一區域上方的至少在列方向上形成之第三配線；及前記第一區域之前記第一配線以外的空曠區域處，具備有行方向、列方向上依照固定間隔距離配置形成之複數假圖紋。 2 ·如申請專利範圍第1項之半雩體裝置，其中，包含：相鄰之前記各假圖紋，在p方向、列方向上以一定間隔錯開。 3 .如申請專利範圍第1項之半導體裝置，其中，包含：前記假圖紋爲正方形，各假圖紋之相互間隔等於前記正方形之邊長，行方向上相鄰之前記各假圖紋則在列方向上以未滿前記正方形相互間隔之距離錯開；列方向上相鄰之前記各假圖紋則在行方向上以未滿前記正方形相互間隔之距離錯開。 4 .如申請專利範圍第1項之半導體裝置，其中，包 (請先閱讀背面之注意事項再填寫本頁) 6 裝 -an Bi 1· I — I— ·1!!11 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） D8 六、申請專利範圍含： (請先閱讀背面之注意事項再填寫本頁) 前記假圖紋爲正方形，在行方向上相鄰之前記各假圖紋則以前記正方形邊長以上之距離離間，在列方向上相鄰之前記各假圖紋則以前記正方形邊長以上之距離離間。 5 .如申請專利範圍第1項之半導體裝置，其中，包含：前記假圖紋爲圓形。 6 .如申請專利範圍第1項之半導體裝置，其中，包含：前記第一區域爲邏輯區域，第二區域爲記憶體區域。 7 . —種半導體裝置，其特徵爲：具備第一配線形成所在之第一區域，與配線密度較前記第一配線爲高之第二配線形成所在之第二區域；及至少在前記第一區域上方的至少在列方向上形成之第三配線；及形成於前記第一區域之前記第一配線尽外的空曠區域〜 * 經濟部智慧財產局員工消費合作社印製處，於行方向、列方向上依照固定間隔距離加以配置，於前記第三配線之至少在行方向上，以固定間隔錯開之複數假圖紋。 8 ·如申請專利範圍第7項之半導體裝置，其中，包含：相鄰之前記各假圖紋，在行方向、列方向上以一定間隔錯開。 9 .如申請專利範圍第7項之半導體裝置，其中，包本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -2- AS R8 C8 1)8 45，Ζ.βγ. 六、申請專利範圍含： {請先閲讀背面之注意事項再填寫本頁) 前記假圖紋爲正方形，各假圖紋之相互間隔等於前記正方形之邊長，行方向上相鄰之前記各假圖紋則在列方向上以未滿前記正方形相互間隔之距離錯開；列方向上相鄰之前記各假圖紋則在行方向上以未滿前記正方形相互間隔之距離錯開。 1 ◦.如申請專利範圍第7項之半導體裝置，其中，包含：前記假圖紋爲正方形，在行方向上相鄰之前記各假圖紋則以前記正方形邊長以上之距離離間，在列方向上相鄰之前記各假圖紋則以前記正方形邊長以上之距離離間。 1 1 .如申請專利範圍第7項之半導體裝置，其中，包含：前記假圖紋爲圓形。 1 2 ·如申請專利範圍第7項之半導體裝置，其中，包含：前記第一區域爲邏輯區域，第二粵域爲記憶體區域。 1 "3 種半導體裝置，其特徵爲：經濟部智慧財產局員工消費合作社印製具.有元件形成所在之元件區鱗的半導體基板，及形成於則..5己半導體基板內，分隔目U g己·兀件區域的元件分隔溝，及 ! 、前記元件分離溝的底面，行方向、列方向上以所定間隔離間配置之複數假圖紋，及前記假圖紋周圍的元件分隔溝內具有埋陷的絕緣膜，本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） X A8 B8 C8 D8 六、申請專利範圍 &前記假圖紋的表面高度與前記半導體基板的表面高度相同。 1 4 .如申請專利範圍第丨3項之半導體裝置，其中，包含：之θυ sS各假圖紋，在行方向、列方向上以一定間隔錯開。 1 5 .如申請專利範圍第1 3項之半導體裝置，其中，包含：前記假圖紋爲正方形，各假圖紋之相互間隔等於前記 IE方形之邊長，行方向上相鄰之前記各假圖紋則在列方向上以未滿前記正方形相互間隔之距離錯開；列方向上相鄰之前記各假圖紋則在行方向上以未滿前記正方形相互間隔之距離錯開。 1 6 .如申請專利範圍第1 3項之半導體裝置，其中，包含：前記假圖紋爲正方形，在行方向上相鄰之前記各假圖紋則以前記正方形邊長以上之距離離間，在列方向上相鄰之前記各假圖紋則以前記正方形邊長以上之距離離間。 1 7 .如申請專利範圍第1 3項之半導體裝置，其中，包含：前記假圖紋爲圓形。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項务填寫本頁) 裝 .SJ· 經濟部智慧財產局員工消費合作社印製 -4-