TW202137490A - 垂直式記憶裝置 - Google Patents

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Abstract

一種垂直式記憶裝置，包含：基板上的外圍電路的電路圖案，所述電路圖案包含下部導電圖案；在所述電路圖案上方且在第一水平方向上間隔開的單元堆疊結構，其中所述單元堆疊結構中的每一者包含在垂直方向上間隔開的閘極電極；覆蓋所述單元堆疊結構及所述單元堆疊結構之間的部分的第一絕緣間層；穿過所述單元堆疊結構之間的所述第一絕緣間層以接觸所述下部導電圖案的上表面的穿孔接觸件；穿過所述單元堆疊結構之間的所述第一絕緣間層且鄰近於所述穿孔接觸件設置的至少一個虛設穿孔接觸件；以及所述穿孔接觸件上的上部線路。

Description

垂直式記憶裝置
本發明概念的實施例是有關於垂直式記憶裝置。更確切言之，本發明概念的實施例是有關於具有外圍上單元（cell over peripheral；COP）結構的垂直式記憶裝置。 [相關申請案的交叉參考]
本申請案根據35 USC § 119主張2020年3月20日在韓國智慧財產局（Korean Intellectual Property Office；KIPO）申請的韓國專利申請案第10-2020-0034338號的優先權，所述申請案的主題在此以引用的方式併入。
具有COP結構的垂直式記憶裝置包含形成於基板上的一或多個外圍電路及豎直設置於所述外圍電路上方的記憶單元配置。就此而言，垂直式記憶裝置可包含穿過覆蓋記憶單元的絕緣間層且接觸與外圍電路相關聯的線路的穿孔接觸件。
本發明概念的實施例提供具有COP結構且特徵為線路缺陷數目減少的垂直式記憶裝置。
本發明概念的實施例提供包含鄰近於穿孔接觸件的虛設穿孔接觸件的垂直式記憶裝置，所述虛設穿孔接觸件減少與所述穿孔接觸件相關聯的缺陷數目。
根據本發明概念的實施例，提供一種垂直式記憶裝置，包含：基板上的外圍電路的電路圖案，所述電路圖案包含下部導電圖案；在所述電路圖案上方且在第一水平方向上間隔開的單元堆疊結構，其中所述單元堆疊結構中的每一者包含在垂直方向上間隔開的閘極電極；覆蓋所述單元堆疊結構及所述單元堆疊結構之間的部分的第一絕緣間層；穿過所述單元堆疊結構之間的所述第一絕緣間層以接觸所述下部導電圖案的上表面的穿孔接觸件；穿過所述單元堆疊結構之間的所述第一絕緣間層且鄰近於所述穿孔接觸件設置的至少一個虛設穿孔接觸件；以及所述穿孔接觸件上的上部線路。
根據本發明概念的實施例，提供一種垂直式記憶裝置，包含：包含下部導電圖案的電路圖案；在所述電路圖案上方且在第一水平方向上間隔開的單元堆疊結構，其中所述單元堆疊結構中的每一者包含在垂直方向上間隔開的閘極電極；覆蓋所述單元堆疊結構及所述單元堆疊結構之間的部分的第一絕緣間層；穿過所述單元堆疊結構之間的所述第一絕緣間層以接觸所述下部導電圖案的上表面且電連接下部電晶體的穿孔接觸件；鄰近於所述穿孔接觸件設置、穿過所述單元堆疊結構之間的所述第一絕緣間層且與所述下部電晶體電絕緣的至少一個虛設穿孔接觸件；以及所述穿孔接觸件上的上部線路，其中所述穿孔接觸件的上部直徑同所述穿孔接觸件與所述至少一個虛設穿孔接觸件之間的距離的比率介於約1:0.5至10範圍內。
根據本發明概念的實施例，提供一種製造垂直式記憶裝置的方法。所述方法包含：在基板上形成外圍電路的電路圖案，其中所述電路圖案包含下部電晶體、連接至所述下部電晶體的下部接觸插塞以及連接至所述下部接觸插塞的下部導電圖案；用下部絕緣間層覆蓋所述電路圖案；在所述下部絕緣間層上形成藉由絕緣圖案分離的對置半導體基底；在所述半導體基底上形成具有階梯形狀的各別模製結構，其中每一模製結構包含襯墊區及單元區；形成覆蓋所述模製結構及所述第一絕緣圖案的第一絕緣間層；形成穿過所述模製結構的各別襯墊區中的所述第一絕緣間層的接觸孔洞；在所述接觸孔洞中形成單元接觸插塞；形成穿過所述第一絕緣間層及所述絕緣圖案以暴露所述下部導電圖案的穿孔孔洞；鄰近所述穿孔孔洞形成穿過所述第一絕緣間層及所述絕緣圖案以暴露所述下部導電圖案的多個虛設穿孔孔洞；在所述穿孔孔洞中形成穿孔接觸件且在所述多個虛設穿孔孔洞中形成多個虛設穿孔接觸件；在所述第一絕緣間層上形成覆蓋所述單元接觸插塞、所述穿孔接觸件以及所述多個虛設穿孔接觸件的上表面的第二絕緣間層；選擇性暴露穿過所述第二絕緣間層的所述單元接觸插塞及所述穿孔接觸件；以及將所述第二絕緣間層上的上部導電圖案電連接至穿過所述第二絕緣間層的所述單元接觸插塞及所述穿孔接觸件。
貫穿書面描述及圖式，相同圖式元件符號及標記用以表示相同或類似元件及/或特徵。貫穿書面描述，可使用特定幾何術語來強調關於本發明概念的一些特定實施例的元件、組件及/或特徵之間的相對關係。熟習此項技術者將認識到，此類幾何術語在本質上是相對的，在描述性關係中為任意的，及/或是針對所示出實施例的態樣。幾何術語可包含例如：高度/寬度；垂直/水平；頂部/底部；較高/較低；較近/較遠；較厚/較薄；接近/遠離；上方/下方；在…下方/在…上方；上部/下部；中心/側面；包圍；上覆/下伏；等等。
在以下描述中，實質上垂直於基板的上表面的方向被定義為「垂直方向」，且實質上平行於基板的所述上表面的兩個交叉方向分別被定義為「第一水平方向」及「第二水平方向」。
圖1A及圖1B為各別橫截面圖且圖2為平面圖，其一起示出根據本發明概念的實施例的垂直式記憶裝置。此處，圖1A及圖1B為沿著圖2的線A-A'截取的橫截面圖。
參看圖1A及圖2，垂直式記憶裝置可包含電路圖案、單元堆疊結構182、通道結構170、單元接觸插塞184、穿孔接觸件194以及虛設穿孔接觸件196。電路圖案可形成於基板100上，且單元堆疊結構182可形成於電路圖案上方。
基板100可包含半導體材料，諸如矽、鍺或矽-鍺，或包含第III-V族化合物，諸如GaP、GaAs、GaSb或類似者。在一些實施例中，基板100可為絕緣層上矽（silicon-on-insulator；SOI）基板或絕緣層上鍺（germanium-on-insulator；GOI）基板。
電路圖案可構成用於驅動記憶單元的外圍電路。電路圖案可包含下部電晶體102、下部接觸插塞104a、下部接觸插塞106a以及下部接觸插塞108a、下部導電圖案104b、下部導電圖案106b以及下部導電圖案108b等。覆蓋電路圖案的第一下部絕緣間層120可形成於基板100上。
在一些實施例中，下部接觸插塞104a、下部接觸插塞106a、下部接觸插塞108a以及下部導電圖案104b、下部導電圖案106b、下部導電圖案108b可形成於多個層中。在一些實施例中，下部接觸插塞104a、下部接觸插塞106a、下部接觸插塞108a以及下部導電圖案104b、下部導電圖案106b、下部導電圖案108b可電連接至下部電晶體102。
舉例而言，下部接觸插塞及下部導電圖案可包含：第一下部接觸插塞104a及接觸所述第一下部接觸插塞104a的第一下部導電圖案104b；第二下部接觸插塞106a及接觸所述第二下部接觸插塞106a的第二下部導電圖案106b；第三下部接觸插塞108a及接觸所述第三下部接觸插塞108a的第三下部導電圖案108b。
在下文中，描述包含第一下部接觸插塞104a、第二下部接觸插塞106a以及第三下部接觸插塞108a及第一下部導電圖案104b、第二下部導電圖案106b以及第三下部導電圖案108b的結構。在此情況下，第三下部導電圖案108b可設置在形成於基底半導體圖案130下方的下部線路中的最上部分處。
在一些實施例中，第三下部導電圖案108b中的至少一者可充當接觸隨後描述的穿孔接觸件194及虛設穿孔接觸件196的底部的襯墊圖案。因此，某些第三下部導電圖案108b可與用於形成穿孔接觸件194及虛設穿孔接觸件196的部分垂直相對。舉例而言，穿孔接觸件194及虛設穿孔接觸件196可在第一方向上形成於單元堆疊結構182之間，且因此第三下部導電圖案108b可在第一方向上與單元堆疊結構182之間的區域垂直相對。
在一些實施例中，第三下部導電圖案108b及穿孔接觸件194可彼此接觸，使得下部電晶體102及上部線路可彼此電連接。
在一些實施例中，下部電晶體102可藉由第一下部接觸插塞104a及第一下部導電圖案104b而以串聯或並聯方式電連接。另外，彼此連接的下部電晶體102可由自穿孔接觸件194經由第三下部導電圖案108b施加至第一下部導電圖案104b的電壓控制。亦即，多個下部電晶體102可由經由一個穿孔接觸件194施加的電壓控制。
在一些實施例中，第三下部導電圖案108b的上部表面及第一下部絕緣間層120的上表面可彼此共面。
蝕刻停止層122可形成於第三下部導電圖案108b及第一下部絕緣間層120上。蝕刻停止層122可包含氮化矽。第二下部絕緣間層124可形成於蝕刻停止層122上。
基底半導體圖案130可形成於第二下部絕緣間層124上。在一些實施例中，基底半導體圖案130可包含多晶矽或單晶矽。在一些實施例中，基底半導體圖案130中的每一者可設置成與用於形成單元堆疊結構182的區域垂直相對。單元堆疊結構182可不設置在基底半導體圖案130之間的區域處。
在一些實施例中，下部導電圖案（未示出）可形成於基底半導體圖案130的底部上。下部導電圖案可包含金屬及/或金屬矽化物。下部導電圖案可充當共源極線（common source line；CSL）。
包含多個記憶單元的單元堆疊結構182可形成於基底半導體圖案130上。單元堆疊結構182可在第一方向上延伸。多個單元堆疊結構182可在第一方向上重複配置且彼此間隔開。儘管未在圖1A中示出，但單元堆疊結構182可配置在第二方向上。
單元堆疊結構182在第一方向上的邊緣部分可具有階梯形狀。在單元堆疊結構182中，具有階梯形狀的部分可被稱為「襯墊區」，且不具有階梯形狀的另一部分可被稱為「單元區」。
單元堆疊結構182可包含通道連接圖案172、多個閘極電極以及多個絕緣圖案。閘極電極可形成於通道連接圖案上，且閘極電極可在垂直方向上間隔開。絕緣圖案中的每一者可在垂直方向上形成於閘極電極之間。通道連接圖案172可直接接觸基底半導體圖案130的上表面。閘極電極180及絕緣圖案150可在垂直方向上交替地配置於通道連接圖案172上。
閘極電極180可包含金屬。閘極電極180中的每一者可包含障壁圖案及金屬圖案。金屬圖案可包含例如具有低電阻的金屬，諸如鎢、鈦、鉭、鉑或鈷。障壁圖案可包含金屬氮化物，諸如氮化鈦或氮化鉭。
通道結構170可穿過單元堆疊結構182的單元區中的閘極電極180及絕緣圖案150。通道結構170可包含電荷儲存結構162、通道164、填充絕緣圖案166以及封端圖案168。電荷儲存結構162可包含依序堆疊的第一阻擋圖案、電荷儲存圖案以及隧道絕緣圖案。
在一些實施例中，通道結構170可穿過閘極電極180及絕緣圖案150而延伸至基底半導體圖案130的內部部分中在此情況下，電荷儲存結構162可在通道連接圖案172處具有切割部分。通道164的下部側壁可接觸通道連接圖案172。因此，通道164可藉由通道連接圖案172而電連接至基底半導體圖案130。
單元堆疊結構182的襯墊區中的閘極電極180在第一方向上的邊緣部分可分別設置在不同平面上（亦即，設置於不同層級處）。閘極電極180在第一方向上的邊緣部分可暴露。
第二下部絕緣間層124的上表面可在第一方向上在相鄰單元堆疊結構182之間的區域處暴露。
第一絕緣間層可覆蓋單元堆疊結構182以及單元堆疊結構182之間的第二下部絕緣間層124及基底半導體圖案130。第一絕緣間層178的上表面可實質上平坦。因此，設置在單元堆疊結構182的襯墊區處的第一絕緣間層178的厚度（在垂直方向上所量測）可大於設置在單元堆疊結構182的單元區處的第一絕緣間層178的厚度。又，設置在第二下部絕緣間層124上的第一絕緣間層178的厚度可大於設置在單元堆疊結構182的單元區處的第一絕緣間層178的厚度。
單元接觸插塞184可穿過設置在單元堆疊結構182的襯墊區處的第一絕緣間層178。單元接觸插塞184可分別接觸閘極電極180的邊緣部分。單元接觸插塞184可具有不同高度（在垂直方向上所量測）。
穿孔接觸件194可穿過覆蓋單元堆疊結構之間的部分的第一絕緣間層178以及其下方的第二絕緣間層124及蝕刻停止層122。穿孔接觸件194可接觸第三下部導電圖案108b。
虛設穿孔接觸件196可穿過覆蓋單元堆疊結構之間的部分的第一絕緣間層178以及其下方的第二絕緣間層124及蝕刻停止層122。虛設穿孔接觸件196可接觸第三下部導電圖案108b。虛設穿孔接觸件196可鄰近於穿孔接觸件194。
在一些實施例中，接觸穿孔接觸件194的第三下部導電圖案108b可具有孤立形狀。接觸虛設穿孔接觸件196的第三下部導電圖案108b可具有孤立形狀。接觸穿孔接觸件194的第三下部導電圖案108b與接觸虛設穿孔接觸件196的第三下部導電圖案108b可彼此間隔開。
在一些實施例中，接觸穿孔接觸件194的第三下部導電圖案108b可電連接至第三下部接觸插塞108a、第二下部導電圖案106b、第二下部接觸插塞106a、第一下部導電圖案104b以及第一下部接觸插塞104a。因此，接觸穿孔接觸件194的第三下部導電圖案108b可電連接至外圍電路中的下部電晶體102。
在一些實施例中，接觸虛設穿孔接觸件196的第三下部導電圖案108b的底部可不連接至第三下部接觸插塞108a。因此，接觸虛設穿孔接觸件196的第三下部導電圖案108b不會電連接至外圍電路中的下部電晶體102。
穿孔接觸件194及虛設穿孔接觸件196的高度可實質上相同，且穿孔接觸件194及虛設穿孔接觸件196的高度可大於單元接觸插塞184的高度。在一些實施例中，穿孔接觸件194及虛設穿孔接觸件196的各別高度可介於約3 μm至約20 μm範圍內。更特定言之，穿孔接觸件194及虛設穿孔接觸件196的高度可介於約5 μm至約10 μm範圍內。
穿孔接觸件194及虛設穿孔接觸件196中的每一者可具有傾斜側壁，使得內部寬度（亦即，直徑）自頂部部分朝向底部部分逐漸減小。因此，在穿孔接觸件194及虛設穿孔接觸件196中的每一者中，上部直徑（亦即，臨界尺寸）可大於下部直徑。
在一些實施例中，穿孔接觸件194及虛設穿孔接觸件196中的每一者的上部直徑可介於約150 nm至約400 nm範圍內。
在一些實施例中，穿孔接觸件194及虛設穿孔接觸件196中的每一者的下部直徑可介於約50 nm至200 nm範圍內。
在一些實施例中，在穿孔接觸件194及虛設穿孔接觸件196中的每一者中，基於下部直徑的高寬比（亦即，高度與下部直徑的比率）可為30至200:1。更確切言之，穿孔接觸件194及虛設穿孔接觸件196中的每一者的高寬比可為50至100:1。
虛設穿孔接觸件196可不傳送電訊號，但可形成以用於防止穿孔接觸件194的缺陷。因此，較佳地，虛設穿孔接觸件196可鄰近於穿孔接觸件194。
在一些實施例中，可設置一個穿孔接觸件194，且多個虛設穿孔接觸件196可鄰近於所述一個穿孔接觸件194。在一些實施例中，虛設穿孔接觸件196中的每一者可以逐點對稱模式設置在穿孔接觸件194周圍。
在一些實施例中，虛設穿孔接觸件196可在第一方向及/或第二方向上與穿孔接觸件194間隔開。在一些實施例中，虛設穿孔接觸件196可相對於穿孔接觸件194徑向設置。
在一些實施例中，虛設穿孔接觸件196與虛設穿孔接觸件196之間的距離及虛設穿孔接觸件196之間的距離可實質上相同。在其他實施例中，虛設穿孔接觸件196與虛設穿孔接觸件196之間的距離及虛設穿孔接觸件196之間的距離可不同。
在一些實施例中，穿孔接觸件194的上部直徑同穿孔接觸件194與虛設穿孔接觸件196之間的距離的比率（亦即，直徑:距離）可介於1:0.5至10範圍內。亦即，虛設穿孔接觸件196可設置成使得穿孔接觸件194的上部直徑同穿孔接觸件194與虛設穿孔接觸件196之間的距離的比率介於約1:0.5至10範圍內。若虛設穿孔接觸件196被設置成使得穿孔接觸件194與虛設穿孔接觸件196之間的距離為穿孔接觸件194的直徑的10倍或更大，則虛設穿孔接觸件196可能無法防止穿孔接觸件194中的缺陷。此外，若虛設穿孔接觸件196緊密設置使得穿孔接觸件194與虛設穿孔接觸件196之間的距離為穿孔接觸件194的直徑的0.5倍或更小，則穿孔接觸件194及虛設穿孔接觸件196可彼此連接。
在一些實施例中，穿孔接觸件194的上部直徑可與虛設穿孔接觸件196的上部直徑實質上相同。
在本發明概念的一些實施例中，如圖1B中所示出的實施例，穿孔接觸件194及虛設穿孔接觸件196的上部直徑可不同。舉例而言，虛設穿孔接觸件196的上部直徑可大於穿孔接觸件194的上部直徑。替代地，虛設穿孔接觸件196的上部直徑可小於穿孔接觸件194的上部直徑。
在一些實施例中，穿孔接觸件194及虛設穿孔接觸件196中的每一者可包含障壁圖案及金屬圖案。障壁圖案可包圍金屬圖案的側壁及底部。金屬圖案可包含（例如）具有低電阻的金屬，諸如鎢、鈦、鉭、鉑或鈷。障壁圖案可包含金屬氮化物，諸如氮化鈦或氮化鉭。
第二絕緣間層200可形成於第一絕緣間層178上。
第一單元上部接觸件202及第一外圍上部接觸件204可穿過第二絕緣間層200。第一單元上部接觸件202可接觸單元接觸插塞184的上表面。第一外圍上部接觸件204可接觸穿孔接觸件194的上表面。
第三絕緣間層206可形成於第二絕緣間層200上。
第二單元上部接觸件212及第二外圍上部接觸件210可穿過第三絕緣間層206。第二單元上部接觸件212可接觸第一單元上部接觸件202的上表面。第二外圍上部接觸件210可接觸第一外圍上部接觸件204。
在本發明概念的一些實施例中，如圖1A中所示出的實施例，兩個垂直堆疊的上部接觸件可形成於單元接觸插塞184及穿孔接觸件194中的每一者上。在一些實施例中，一個上部接觸件可形成於單元接觸插塞184及穿孔接觸件194中的每一者上，或三個或多於三個垂直堆疊的上部接觸件可形成於單元接觸插塞184及穿孔接觸件194中的每一者上。
上部接觸件可不形成於虛設穿孔接觸件196上。亦即，虛設穿孔接觸件196的上表面可接觸絕緣材料，（例如）第二絕緣間層200。因此，電訊號可不藉由虛設穿孔接觸件196傳送至外圍電路中的下部電晶體102。
在形成用於接觸虛設穿孔接觸件196的上部接觸件及/或線路時，其他線路的設計或佈局可取決於所述上部接觸件及線路的配置而受限。然而，如上文所描述，可不在虛設穿孔接觸件196上形成上部接觸件及/或線路，使得設計自由度（例如，形成於虛設穿孔接觸件196上方的層或圖案的佈局）可增加。
接觸第二外圍上部接觸件210的上表面的第一上部導電圖案220可形成於第三絕緣間層206上。接觸第二單元上部接觸件212的上表面的第二上部導電圖案222可形成於第三絕緣間層206上。
因此，自第一上部導電圖案220施加的電壓可藉由穿孔接觸件194而傳送至外圍電路中的下部電晶體102。隨著與穿孔接觸件194相關聯的缺陷減少，彼此連接的多個下部電晶體102可由自穿孔接觸件194施加的電壓控制。
圖3至圖11為示出在一個實例中製造根據本發明概念的實施例的垂直式記憶裝置的方法的相關橫截面圖。
參看圖3，構成外圍電路的電路圖案可形成於基板100上，且可形成第一下部絕緣間層120以覆蓋所述電路圖案。電路圖案可包含下部電晶體102、下部接觸插塞104a、下部接觸插塞106a以及下部接觸插塞108a以及下部導電圖案104b、下部導電圖案106b以及下部導電圖案108b等。
在一些實施例中，下部接觸插塞104a、下部接觸插塞106a、下部接觸插塞108a以及下部導電圖案104b、下部導電圖案106b、下部導電圖案108b可電連接至下部電晶體102。
第三下部導電圖案108b的上表面及第一下部絕緣間層120的上表面可彼此共面。第三下部導電圖案108b中的至少一些可與用於形成穿孔接觸件194及虛設穿孔接觸件196的區域垂直相對。
蝕刻停止層122及第二下部絕緣間層124可形成於第一絕緣間層178上。
基底半導體圖案130可形成於第二下部絕緣間層124上。第一絕緣圖案132可形成於第二下部絕緣間層124上，以填充基底半導體圖案130之間的空間。基底半導體圖案130及第一絕緣圖案132的上表面可彼此共面。基底半導體圖案130可設置成面向形成單元堆疊結構182的區域。
參看圖4，犧牲層及絕緣層可交替且重複地堆疊於基底半導體圖案130及第一絕緣圖案132上。絕緣層可包含氧化矽。犧牲層可包含相對於絕緣層具有蝕刻選擇性的材料。舉例而言，犧牲層可包含（例如）氮化物，諸如氮化矽。下部犧牲層可形成於基底半導體圖案130上，且下部犧牲層可接觸基底半導體圖案130的上表面。
可對犧牲層及絕緣層進行圖案化以形成模製結構160。模製結構160中的每一者可包含交替且重複堆疊的犧牲圖案152及絕緣圖案150。下部犧牲圖案140可設置在模製結構160的最下部分處。
模製結構160中的每一者可形成於基底半導體圖案130上。模製結構160中的每一者可具有在第一方向上延伸的線形狀。模製結構160可在第一方向上間隔開。模製結構160中的每一者可具有在第一方向上具有階梯形狀的邊緣部分。
參看圖5，可形成覆蓋模製結構以及所述模製結構160之間的基底半導體圖案130及第一絕緣圖案132的第二絕緣層174。第二絕緣層174的上表面可藉由平坦化製程加以平坦化。其後，第三絕緣層176可形成於第二絕緣層174上。第一絕緣圖案132、第二絕緣層174以及第三絕緣層176可包含氧化矽。第一絕緣圖案132、第二絕緣層174以及第三絕緣層176可包含相同材料，使得包含第一絕緣圖案132、第二絕緣層174以及第三絕緣層176的合併層可被稱為第一絕緣間層178。
可形成穿過單元區中的第一絕緣間層178及模製結構160的初始通道結構，且所述初始通道結構可延伸至基底半導體圖案130。初始通道結構可包含初始電荷儲存結構、通道164、填充絕緣圖案166以及封端圖案168。
可移除模製結構160的下部犧牲圖案140以形成間隙。可移除初始電荷儲存結構由所述間隙暴露的一部分，以形成電荷儲存結構162。其後，可形成通道連接圖案172以填充所述間隙。通道連接圖案172可包含（例如）多晶矽。因此，通道連接圖案172可接觸通道164的側壁。通道164及通道連接圖案172可彼此電連接。此外，通道連接圖案172的底部可直接接觸基底半導體圖案130的上表面。
參看圖6，可移除模製結構160的犧牲圖案152以在垂直方向上在絕緣圖案150之間形成間隙。導電材料可填充所述間隙以形成所述間隙中的每一者中的閘極電極180。閘極電極180可包含障壁圖案及金屬圖案。
因此，模製結構160可替換成單元堆疊結構182。單元堆疊結構182可包含通道連接圖案172、閘極電極180以及絕緣圖案150。閘極電極180可形成於通道連接圖案172上方，且絕緣圖案150可形成於閘極電極180之間。閘極電極180可在垂直方向上彼此間隔開。閘極電極180及絕緣圖案150可在垂直方向上交替堆疊。單元堆疊結構182在第一方向上的邊緣部分可具有階梯形狀。
參看圖7，可形成穿過襯墊區中的第一絕緣間層178的第一接觸孔洞。第一接觸孔洞可暴露閘極電極180的邊緣部分的上表面。導電材料可填充所述第一接觸孔洞，以形成接觸單元堆疊結構182中的閘極電極180的單元接觸插塞184。
參看圖8，可依序蝕刻單元堆疊結構182之間的第一絕緣間層178、第二下部絕緣間層124以及蝕刻停止層122，以形成穿孔孔洞190及虛設穿孔孔洞192。在一些實施例中，多個虛設穿孔孔洞192可形成為鄰近於一個穿孔孔洞190。
就此而言，硬遮罩層可形成於第一絕緣間層178及單元接觸插塞184上。其後，可在硬遮罩層上塗佈光阻層，且可進行光製程以形成光阻圖案188。光阻圖案188可包含用於形成穿孔孔洞190及虛設穿孔孔洞192的區域處的開口。
若未形成鄰近於穿孔孔洞190的虛設穿孔孔洞192，則光阻圖案可包含用於形成穿孔孔洞190的區域中的孤立單一開口。然而，在形成包含孤立單一開口的光阻圖案時，用於形成具有目標直徑的開口的製程可難以進行。因此，使用光阻圖案形成具有目標直徑的孤立單一穿孔孔洞被視為不佳建議。
在一些實施例中，光阻圖案188可包含用於形成穿孔孔洞190及虛設穿孔孔洞192的區域處的開口。因此，攝影製程可容易進行，使得開口中的每一者具有目標直徑。因此，可使用光阻圖案188形成具有目標直徑的穿孔孔洞190及虛設穿孔孔洞192。
可使用光阻圖案188作為蝕刻遮罩來蝕刻硬遮罩層，以形成硬遮罩186。其後，可使用硬遮罩186作為蝕刻遮罩來依序蝕刻單元堆疊結構182之間的第一絕緣間層178、第二下部絕緣間層124以及蝕刻停止層122。在蝕刻製程中，第三下部導電圖案108b可幾乎不被蝕刻。因此，可藉由蝕刻製程形成暴露第三下部導電圖案108b的穿孔孔洞190及虛設穿孔孔洞192。
蝕刻製程可包含非等向性蝕刻製程。蝕刻製程可包含使用蝕刻氣體進行的電漿蝕刻。
在一些實施例中，其中形成穿孔孔洞190及虛設穿孔孔洞192的經蝕刻層的總高度可介於約3 μm至約20 μm範圍內。更確切言之，其中形成穿孔孔洞190及虛設穿孔孔洞192的經蝕刻層的總高度可介於約5 μm至約10 μm範圍內。
穿孔孔洞190及虛設穿孔孔洞192中的每一者可具有傾斜側壁，使得各別直徑自頂部部分朝向底部部分逐漸減小。在一些實施例中，穿孔孔洞190及虛設穿孔孔洞192中的每一者的上部直徑可介於約150 nm至約400 nm範圍內。更確切言之，穿孔孔洞190及虛設穿孔孔洞192中的每一者的下部直徑可介於約50 nm至約200 nm範圍內。
在一些實施例中，穿孔孔洞190及虛設穿孔孔洞192中的每一者可形成為具有介於約30至200:1範圍內的高寬比（基於下部直徑）。更確切言之，穿孔孔洞190及虛設穿孔孔洞192中的每一者可形成為具有介於約50至100:1範圍內的高寬比（基於下部直徑）。
如上文所描述，其中形成穿孔孔洞190及虛設穿孔孔洞192的經蝕刻層的總高度可較大，且穿孔孔洞190及虛設穿孔孔洞192的上部直徑可相當小。
因此，若不形成鄰近於穿孔孔洞190的虛設穿孔孔洞192，則可使用電漿蝕刻製程來形成孤立單一穿孔孔洞190。然而，在使用電漿蝕刻製程來形成孤立單一穿孔孔洞190時，由於氣體入口（亦即，穿孔孔洞）的面積減小，蝕刻氣體可能無法均勻地引入穿孔孔洞190的下部部分中。因此，孤立單一穿孔孔洞190的下部部分可能未被正確蝕刻，使得出現缺陷（例如，未開口缺陷），且第三下部導電圖案108b並未由孤立單一穿孔孔洞190的底部正確暴露。
因此，在本發明概念的一些實施例中，可使用電漿蝕刻製程一起形成穿孔孔洞190及虛設穿孔孔洞192。在電漿蝕刻製程期間，可將蝕刻氣體引入穿孔孔洞190及虛設穿孔孔洞192中。因此，蝕刻氣體可更均勻地引入穿孔孔洞190及虛設穿孔孔洞192的下部部分中，此係由於氣體入口（亦即，穿孔孔洞加上虛設穿孔孔洞）的數目及所得面積增加，從而允許更佳的蝕刻氣體流動。因此，第三下部導電圖案108b可容易由穿孔孔洞190及虛設穿孔孔洞192暴露，且與穿孔孔洞190及虛設穿孔孔洞192相關聯的未開口缺陷可減少。
參看圖9，可使用導電材料來填充穿孔孔洞190及虛設穿孔孔洞192，以形成填充穿孔孔洞190的穿孔接觸件194及填充虛設穿孔孔洞192的虛設穿孔接觸件196。穿孔接觸件194及虛設穿孔接觸件196中的每一者可包含障壁圖案及金屬圖案。
更確切言之，可以保形方式在穿孔孔洞190及虛設穿孔孔洞192的內表面及硬遮罩186的上表面上形成障壁金屬層。可在所述障壁金屬層上形成金屬層以完全填充穿孔孔洞190及虛設穿孔孔洞192。其後，可對金屬層及障壁金屬層的上部部分以及硬遮罩186進行平坦化，直至可暴露第一絕緣間層178及單元接觸插塞184的上表面，以形成穿孔接觸件194及虛設穿孔接觸件196。平坦化製程可包含化學機械研磨製程及/或回蝕製程。
參看圖10，第二絕緣間層200可形成於第一絕緣間層178上。
可蝕刻第二絕緣間層200以形成穿過第二絕緣間層200的第一孔洞及第二孔洞。第一孔洞可暴露單元接觸插塞184的上表面，且第二孔洞可暴露穿孔接觸件194的上表面。在蝕刻製程期間，將不形成分別暴露虛設穿孔接觸件196的上表面的孔洞。
接著可使用導電材料來填充第一孔洞及第二孔洞，以形成第一單元上部接觸件202及第一外圍上部接觸件204。第一單元上部接觸件202可接觸單元接觸插塞184的上表面。第一外圍上部接觸件204可接觸穿孔接觸件194的上表面。
第三絕緣間層206接著可形成於第二絕緣間層200上。
參看圖11，可蝕刻第三絕緣間層206，以形成暴露第一單元上部接觸件202的上表面的第三孔洞及暴露第一外圍上部接觸件204的上表面的第四孔洞。
同樣，可使用導電材料來填充第三孔洞及第四孔洞以形成第二單元上部接觸件212及第二外圍上部接觸件210。第二單元上部接觸件212可接觸第一單元上部接觸件202的上表面。第二外圍上部接觸件210可接觸第一外圍上部接觸件204的上表面。
接觸第二外圍上部接觸件210的上表面的第一上部導電圖案220可形成於第三絕緣間層206上。接觸第二單元上部接觸件212的上表面的第二上部導電圖案222可形成於第三絕緣間層206上。
在下文中，將關於圖12、圖13、圖14、圖15以及圖16的橫截面圖來描述根據本發明概念的實施例的包含鄰近於穿孔接觸件194的虛設穿孔接觸件196的各種垂直式記憶裝置。
圖12中示出的垂直式記憶裝置與圖1A及圖2中示出的垂直式記憶裝置實質上相同，其不同之處在於更包含上部虛設接觸件。
參看圖12，第一單元上部接觸件202、第一外圍上部接觸件204及上部虛設接觸件203可穿過第二絕緣間層200。
第一單元上部接觸件202可接觸單元接觸插塞184的上表面。第一外圍上部接觸件204可接觸穿孔接觸件194的上表面。另外，上部虛設接觸件203可接觸虛設穿孔接觸件196的上表面。然而，可不在上部虛設接觸件203上形成接觸件。因此，虛設穿孔接觸件196可電浮置。上部虛設接觸件203的上表面可僅接觸絕緣材料，例如第三絕緣間層206。因此，可不藉由上部虛設接觸件203及虛設穿孔接觸件196傳送電訊號。亦即，虛設穿孔接觸件196及上部虛設接觸件203可充當一個虛設接觸結構。
圖13中示出的垂直式記憶裝置與圖1A及圖2中示出的垂直式記憶裝置實質上相同，其不同之處為第三下部導電圖案的形狀。
參看圖13，穿孔接觸件194及虛設穿孔接觸件196的底部可接觸三分之一下部導電圖案108b。
因此，穿孔接觸件194及虛設穿孔接觸件196的底部可藉由第三下部導電圖案108b而彼此連接。然而，可不在虛設穿孔接觸件196上形成接觸件。由於虛設穿孔接觸件196電浮置，因此虛設穿孔接觸件196及下部電晶體102可彼此電絕緣。由此，電訊號可不藉由虛設穿孔接觸件196傳送至外圍電路的下部電晶體102。
圖14中示出的垂直式記憶裝置與圖1A及圖2中示出的垂直式記憶裝置實質上相同，其不同之處為更包含上部連接圖案。
參看圖14，上部連接圖案204a可接觸穿孔接觸件194的上表面及虛設穿孔接觸件194a的上表面。上部連接圖案204a可包含導電材料。因此，穿孔接觸件194及虛設穿孔接觸件194a可藉由上部連接圖案204a而彼此電連接。
第一外圍上部接觸件204可接觸上部連接圖案204a的上表面。
如圖14中所示出，虛設穿孔接觸件194a可電連接至穿孔接觸件194。在一些實施例中，連接線路可不設置在虛設穿孔接觸件194a下方，且因此虛設穿孔接觸件194不會電連接至下部電晶體102。在此情況下，儘管存在穿孔接觸件194的缺陷，但電訊號可不藉由虛設穿孔接觸件194a傳送至外圍電路的下部電晶體102。
在一些實施例中，連接線路可設置在虛設穿孔接觸件194a下方，且因此虛設穿孔接觸件194a可電連接至下部電晶體102。在此情況下，電訊號可藉由虛設穿孔接觸件194a傳送至外圍電路的下部電晶體102。因此，虛設穿孔接觸件194a可充當輔助穿孔接觸件。亦即，電路徑可由虛設穿孔接觸件194a提供。因此，儘管存在穿孔接觸件194的缺陷，但可不出現電故障。
圖15中示出的垂直式記憶裝置與圖1A及圖2中示出的垂直式記憶裝置實質上相同，其不同之處為更包含連接圖案。
參看圖15，連接圖案205可連接穿孔接觸件194的側壁與鄰近於穿孔接觸件194的虛設穿孔接觸件194a的側壁。虛設穿孔接觸件可包含第一虛設穿孔接觸件194a及第二虛設穿孔接觸件196。第一外圍上部接觸件204可接觸穿孔接觸件194的上表面。
在一些實施例中，連接圖案205可接觸穿孔接觸件194的側壁及第一虛設穿孔接觸件194a的側壁。因此，穿孔接觸件194及第一虛設穿孔接觸件194a可藉由連接圖案205彼此電連接。然而，第二虛設穿孔接觸件196及穿孔接觸件194可不藉由連接圖案205連接。
在一些實施例中，連接線路可不設置在第一虛設穿孔接觸件194a下方，且因此第一虛設穿孔接觸件194a不會電連接至下部電晶體102。在此情況下，儘管存在穿孔接觸件194的缺陷，但電訊號可不藉由第一虛設穿孔接觸件194a傳送至外圍電路的下部電晶體102。
在一些實施例中，連接線路可設置在第一虛設穿孔接觸件194a下方，且因此第一虛設穿孔接觸件194a可電連接至下部電晶體102。在此情況下，電訊號可藉由第一虛設穿孔接觸件194a傳送至外圍電路的下部電晶體102。因此，第一虛設穿孔接觸件194a可充當輔助穿孔接觸件。然而，電訊號可不藉由第二虛設穿孔接觸件196傳送至外圍電路的下部電晶體102。
圖16中示出的垂直式記憶裝置與圖1A及圖2中示出的垂直式記憶裝置實質上相同，其不同之處為包含多個穿孔接觸件且不包含虛設穿孔接觸件。
參看圖16，多個穿孔接觸件198可穿過覆蓋單元堆疊結構182之間的區域的第一絕緣間層178以及其下方的第二下部絕緣間層124及蝕刻停止層122。穿孔接觸件198可接觸第三下部導電圖案108b。
在一些實施例中，多個穿孔接觸件198可接觸第三下部導電圖案108b中的一者。在一些證明性實施例中，穿孔接觸件198中的一者可接觸第三下部導電圖案108b中的一者。
接觸穿孔接觸件198的第三下部導電圖案108b的下表面可接觸第三下部接觸插塞108a。
第一外圍上部接觸件204可接觸多個穿孔接觸件198的上表面。在一些實施例中，一個穿孔接觸件198可接觸一個第一外圍上部接觸件204的底部。在一些實施例中，多個穿孔接觸件198可接觸一個第一外圍上部接觸件204的底部。
由於提供了多個穿孔接觸件198，因此可減少穿孔接觸件198的未開口缺陷。又，電路徑可藉由穿孔接觸件198而增加。因此，儘管穿孔接觸件198中的一者存在缺陷，但電訊號可藉由正常穿孔接觸件198傳送至外圍電路的下部電晶體102。因此，可減少垂直式記憶裝置的電故障。
圖18為示出根據本發明概念的實施例的垂直式記憶裝置的平面圖，且圖17為沿著圖18的線B-B'截取的橫截面圖。
圖17及圖18中示出的垂直式記憶裝置與圖1A及圖2中示出的垂直式記憶裝置實質上相同，其不同之處為基底半導體圖案及虛設穿孔接觸件。
參看圖17及圖18，基底半導體圖案130可形成於單元堆疊結構182下方的第二下部絕緣間層124上。又，襯墊半導體圖案130a可在第一方向上形成於單元堆疊結構182之間的第二下部絕緣間層124上。
襯墊半導體圖案130a可充當接觸虛設穿孔接觸件196a的底部的襯墊圖案。因此，襯墊半導體圖案130a可與用於形成虛設穿孔接觸件196a的部分垂直相對。然而，襯墊半導體圖案130a可不設置在用於形成穿孔接觸件194的部分處。
第一絕緣圖案132可形成於襯墊半導體圖案130a之間。穿孔接觸件194可設置在襯墊半導體圖案130a之間的第一絕緣圖案132處。
虛設穿孔接觸件196a可穿過單元堆疊結構182之間的第一絕緣間層178，且虛設穿孔接觸件196a可接觸襯墊半導體圖案130a的上表面。
在一些實施例中，多個虛設穿孔接觸件196a可接觸襯墊半導體圖案130a中的一者。在一些實施例中，虛設穿孔接觸件196a中的一者可接觸襯墊半導體圖案130a中的一者。
穿孔接觸件194可穿過單元堆疊結構182之間的第一絕緣間層178以及其下方的第一絕緣圖案132、第二下部絕緣間層124以及蝕刻停止層122。穿孔接觸件194可接觸第三下部導電圖案108b。
在一些實施例中，一個穿孔接觸件194及鄰近於所述一個穿孔接觸件194的多個虛設穿孔接觸件196a可形成於第一絕緣間層178中。
穿孔接觸件194的高度可大於虛設穿孔接觸件196a的高度。
在一些實施例中，穿孔接觸件194的上部直徑可與虛設穿孔接觸件196a的上部直徑實質上相同。在一些實施例中，穿孔接觸件194的上部直徑可不同於虛設穿孔接觸件196a的上部直徑。
虛設穿孔接觸件196a的底部可延伸至襯墊半導體圖案130a的上表面，且虛設穿孔接觸件196a可不延伸至第三下部導電圖案108b。因此，電訊號不會藉由虛設穿孔接觸件196a傳送至外圍電路的下部電晶體102。
儘管設置有虛設穿孔接觸件196a，但虛設穿孔接觸件196a下方的第三下部導電圖案108b的佈局可不受虛設穿孔接觸件196a限制。舉例而言，包含用於傳送電訊號的線或圖案的第三下部導電圖案108b亦可在垂直方向上設置在面向虛設穿孔接觸件196a的部分處。因此，第三下部導電圖案108b的佈局的自由度可增加。
圖19、圖20以及圖21為示出在一個實例中製造根據本發明概念的實施例的垂直式記憶裝置的方法的相關橫截面圖。
參看圖19，構成外圍電路的電路圖案可形成於基板100上。可形成覆蓋電路圖案的第一下部絕緣間層120。蝕刻停止層122及第二下部絕緣間層124可形成於第一下部絕緣間層120上。
基底半導體圖案130及襯墊半導體圖案130a可形成於第二下部絕緣間層124上。第一絕緣圖案132可形成於第二下部絕緣間層124上，以填充基底半導體圖案130與襯墊半導體圖案之間的空間。基底半導體圖案130、襯墊半導體圖案130a以及第一絕緣圖案132的上表面可彼此共面。
在一些實施例中，多晶矽層可形成於第二下部絕緣間層124上。可對多晶矽層進行圖案化以形成基底半導體圖案130及襯墊半導體圖案130a。
基底半導體圖案130可設置成與用於形成單元堆疊結構182的部分相對。襯墊半導體圖案130a可設置在基底半導體圖案130之間。襯墊半導體圖案130a可設置成與用於形成虛設穿孔接觸件196的部分相對。然而，襯墊半導體圖案130a可不設置在用於形成穿孔接觸件194的部分處。另外，第一絕緣圖案132可設置成與用於形成穿孔接觸件194的部分相對。
其後，模製結構160可形成於基底半導體圖案130上。
參看圖20，可進行前文關於圖5、圖6以及圖7的實施例所描述的製程。
亦即，第二絕緣層可形成於模製結構160以及模製結構160之間的基底半導體圖案130、襯墊半導體圖案130a以及第二下部絕緣間層124上。第三絕緣層可形成於第二絕緣層上。因此，可形成覆蓋模製結構160的第一絕緣間層178，其包含第一絕緣圖案、第二絕緣層以及第三絕緣層。
其後，可在模製結構中形成通道連接圖案172及通道結構170。又，模製結構160可替換成單元堆疊結構182。單元堆疊結構182在第一方向上的邊緣部分可具有階梯形狀。可形成穿過第一絕緣間層178的單元接觸插塞184。單元接觸插塞184可分別接觸單元堆疊結構182的閘極電極180的上表面。
參看圖21，可蝕刻單元堆疊結構182之間的第一絕緣間層178，以形成暴露襯墊半導體圖案130a的上表面的虛設穿孔孔洞192a。可依序蝕刻單元堆疊結構182之間的第一絕緣間層178、第二下部絕緣間層124以及蝕刻停止層122，以形成暴露第三下部導電圖案108b的上表面的穿孔孔洞190。
更確切言之，硬遮罩層可形成於第一絕緣間層178及單元接觸插塞184上。其後，可在硬遮罩層上塗佈光阻層，且可進行光阻製程以形成光阻圖案188。光阻圖案188可包含用於形成穿孔孔洞190及虛設穿孔孔洞192a的部分處的開口。
可使用光阻圖案188作為蝕刻遮罩來蝕刻硬遮罩層，以形成硬遮罩186。
其後，可使用硬遮罩186作為蝕刻遮罩來依序蝕刻單元堆疊結構182之間的第一絕緣間層178、第二下部絕緣間層124以及蝕刻停止層122。在蝕刻製程中，襯墊半導體圖案130a可幾乎不被蝕刻，使得襯墊半導體圖案130a可由虛設穿孔孔洞192a的底部暴露。此外，穿孔孔洞190可穿過襯墊半導體圖案130a之間的部分，使得第三下部導電圖案108b的上表面可由穿孔孔洞190的底部暴露。
返回參看圖17，可使用導電材料來填充穿孔孔洞190及虛設穿孔孔洞192a，以分別形成穿孔孔洞190中的穿孔接觸件194及虛設穿孔孔洞192a中的虛設穿孔接觸件196。隨後，可進行前文關於圖10及圖11的實施例所描述的相同製程，以形成圖17的垂直式記憶裝置。
圖22為截面圖且圖23為平面圖，其示出根據本發明概念的實施例的垂直式記憶裝置。此處，圖22示出分別沿著圖23的線A-A'及線C-C'截取的橫截面。
圖22及圖23中示出的垂直式記憶裝置與圖1A及圖2中示出的垂直式記憶裝置實質上相同，其不同之處為單元堆疊結構、第二穿孔接觸件以及第二虛設穿孔接觸件。
參看圖22及圖23，垂直式記憶裝置可包含基板100上的電路圖案以及所述電路圖案上方的單元堆疊結構182a、通道結構170、單元接觸插塞184、第一穿孔接觸件194、第二穿孔接觸件234、第一虛設穿孔接觸件196以及第二虛設穿孔接觸件236。
下部線路中連接至外圍電路的第三下部導電圖案108b可充當用於接觸第一穿孔接觸件194、第二穿孔接觸件234、第一虛設穿孔接觸件196以及第二虛設穿孔接觸件236的襯墊圖案。因此，第三下部導電圖案108b中的每一者可與形成第一穿孔接觸件194、第二穿孔接觸件234、第一虛設穿孔接觸件196以及第二虛設穿孔接觸件的部分中的一者垂直相對。
第一穿孔接觸件194可與參考圖1A及圖2所示出的穿孔接觸件實質上相同。第一虛設穿孔接觸件196可與參考圖1A及圖2所示出的虛設穿孔接觸件實質上相同。第二穿孔接觸件234及第二虛設穿孔接觸件236可與單元堆疊結構182a的襯墊區的模製部分153垂直相對。
基底半導體圖案130之間的開口可形成於在垂直方向上面向單元堆疊結構的襯墊區的模製部分153的部分處。亦即，基底半導體圖案130可不設置於在垂直方向上面向單元堆疊結構182a的襯墊區的模製部分153的部分處，且第一絕緣圖案132可設置於在垂直方向上面向單元堆疊結構182a的襯墊區的模製部分153的部分處。
包含多個記憶單元的單元堆疊結構182a可形成於基底半導體圖案130上。單元堆疊結構182a在第一方向上的邊緣部分可具有階梯形狀。在單元堆疊結構182a中，具有階梯形狀的部分被稱為襯墊區，且不具有階梯形狀的部分被稱為單元區。
單元堆疊結構182a的單元區可與參考圖1A及圖2所示出的單元堆疊結構的單元區實質上相同。
單元堆疊結構182a的襯墊區可包含延伸部分及模製部分153。延伸部分可包含自單元區延伸至襯墊區的閘極電極180。因此，延伸部分可包含在垂直方向上交替堆疊的閘極電極180及絕緣圖案150。
模製部分153可不包含閘極電極180。亦即，模製部分153可包含在垂直方向上交替堆疊的犧牲圖案152及絕緣圖案150。犧牲圖案152可包含氮化矽。
在一些實施例中，模製部分153可設置在襯墊區的中心部分處。延伸部分可包圍模製部分153。延伸部分可設置於襯墊區在第一方向及第二方向上的邊緣部分處。
第一絕緣間層178可覆蓋單元堆疊結構182a以及單元堆疊結構182a之間的第二下部絕緣間層124及基底半導體圖案130。
單元接觸插塞184可穿過設置在單元堆疊結構182a的襯墊區上的第一絕緣間層178，且單元接觸插塞184可接觸每一閘極電極180的上表面的邊緣部分。單元接觸插塞184可接觸延伸部分中的閘極電極180。
第一穿孔接觸件194可穿過覆蓋單元堆疊結構182a之間的區域的第一絕緣間層178以及其下方的第二下部絕緣間層124及蝕刻停止層122。第一穿孔接觸件194可接觸第三下部導電圖案108b。第一虛設穿孔接觸件196可穿過覆蓋單元堆疊結構182a之間的區域的第一絕緣間層178以及其下方的第二下部絕緣間層124及蝕刻停止層122。第一虛設穿孔接觸件196可接觸第三下部導電圖案108b。
第二穿孔接觸件234可穿過單元堆疊結構182a的襯墊區的模製部分153以及其下方的第一絕緣圖案132、第二下部絕緣間層124以及蝕刻停止層122。第二穿孔接觸件234可接觸第三下部導電圖案108b。第二虛設穿孔接觸件236可穿過單元堆疊結構182a的襯墊區的模製部分153以及其下方的第一絕緣圖案132、第二下部絕緣間層124以及蝕刻停止層122。第二虛設穿孔接觸件236可接觸第三下部導電圖案108b。第二虛設穿孔接觸件236可鄰近於第二穿孔接觸件234。
在一些實施例中，接觸第二穿孔接觸件234的第三下部導電圖案108b可與第三下部接觸插塞108a、第二下部導電圖案106b、第二下部接觸插塞106a、第一下部導電圖案104b以及第一下部接觸插塞104a電連接。因此，接觸第二穿孔接觸件234的第三下部導電圖案108b可電連接至外圍電路的下部電晶體102。
在一些實施例中，接觸第二虛設穿孔接觸件236的第三下部導電圖案108b的底部可不連接至第三下部接觸插塞108a。因此，接觸第二虛設穿孔接觸件236的第三下部導電圖案108b不會電連接至外圍電路。
第一單元上部接觸件202以及第一外圍上部接觸件204及第一外圍上部接觸件204a可穿過第二絕緣間層200。第一單元上部接觸件202可接觸單元接觸插塞184的上表面。第一外圍上部接觸件204及第一外圍上部接觸件204a可接觸第一穿孔接觸件194及第二穿孔接觸件234的上表面。
上部接觸件可不形成於第一虛設穿孔接觸件196及第二虛設穿孔接觸件236的上表面上。亦即，第一虛設穿孔接觸件196及第二虛設穿孔接觸件236的上表面可僅接觸絕緣材料，例如第二絕緣間層200。因此，電訊號可不由第一虛設穿孔接觸件196及第二虛設穿孔接觸件236傳送至外圍電路的下部電晶體102。
圖24為示出在一個實例中製造根據本發明概念的實施例的垂直式記憶裝置的方法的橫截面圖。
首先，可進行前文關於圖3、圖4、圖5、圖6以及圖7的實施例所描述的製程。然而，在關於圖6所描述的製程期間，可部分移除包含於模製結構的襯墊區中的犧牲圖案，以在垂直方向上形成絕緣圖案之間的間隙。其後，導電材料可填充所述間隙以在間隙中形成閘極電極。因此，模製結構可替換成單元堆疊結構。單元堆疊結構的襯墊區可包含模製部分及襯墊部分。
參看圖24，可依序蝕刻單元堆疊結構182a之間的第一絕緣間層178、第二下部絕緣間層124以及蝕刻停止層122，以形成第一穿孔孔洞190及第一虛設穿孔孔洞192。另外，可依序蝕刻單元堆疊結構182a的襯墊區的模製部分153以及其下方的第一絕緣圖案132、第二下部絕緣間層124以及蝕刻停止層122，以形成第二穿孔孔洞230及第二虛設穿孔孔洞232。亦即，可藉由相同蝕刻製程形成第一穿孔孔洞190、第一虛設穿孔孔洞192、第二穿孔孔洞230以及第二穿孔孔洞232。
其後，可使用前文關於圖9、圖10以及圖11的實施例所描述的製程，以完成圖22及圖23中示出的垂直式記憶裝置。
圖25為示出根據本發明概念的實施例的垂直式記憶裝置的橫截面圖。
圖25中示出的垂直式記憶裝置與圖22中示出的垂直式記憶裝置實質上相同，其不同之處為基底半導體圖案以及第一虛設穿孔接觸件及第二虛設穿孔接觸件。
參看圖25，襯墊半導體圖案130a可分別設置在面向第一虛設穿孔接觸件196a及第二虛設穿孔接觸件236a的底部的部分處。亦即，襯墊半導體圖案130a可在第一方向上形成於單元堆疊結構182a之間的第二下部絕緣間層124上。此外，襯墊半導體圖案130a可形成於面向單元堆疊結構182a的襯墊區的模製部分153的第二下部絕緣間層124上。第一絕緣圖案132可形成於襯墊半導體圖案130a之間。
第一穿孔接觸件194可穿過覆蓋單元堆疊結構182a之間的區域的第一絕緣間層178以及其下方的第二下部絕緣間層124及蝕刻停止層122。第一穿孔接觸件194可接觸第三導電圖案108b。第一虛設穿孔接觸件196a可穿過覆蓋單元堆疊結構182a之間的區域的第一絕緣間層178。第一虛設穿孔接觸件196a可接觸襯墊半導體圖案130a的上表面。
第一穿孔接觸件194可與參考圖22所示出的穿孔接觸件實質上相同。第一虛設穿孔接觸件196a可與參考圖22所描述的虛設穿孔接觸件相同。
第二穿孔接觸件234可穿過單元堆疊結構182a的襯墊區的模製部分153以及其下方的第一絕緣圖案132、第二下部絕緣間層124以及蝕刻停止層122。第二穿孔接觸件234可接觸第三下部導電圖案108b。第二虛設穿孔接觸件236a可穿過單元堆疊結構182a的襯墊區的模製部分153。第二虛設穿孔接觸件236a可接觸襯墊半導體圖案130a的上表面。第二虛設穿孔接觸件236a可鄰近於第二穿孔接觸件234。
圖26為示出在一個實例中製造根據本發明概念的實施例的垂直式記憶裝置的方法的橫截面圖。
同樣，可實質上進行前文關於圖3至圖7的實施例所描述的製程。然而，在關於圖6所描述的製程期間，可部分移除模製結構的襯墊區的犧牲層，以在垂直方向上形成絕緣層之間的間隙。其後，導電材料可填充所述間隙以在間隙中形成閘極電極。模製結構可替換成單元堆疊結構。因此，單元堆疊結構的襯墊區可包含模製部分及襯墊部分。
參看圖26，可蝕刻單元堆疊結構182a之間的第一絕緣間層178，以形成暴露襯墊半導體圖案130a的上表面的第一虛設穿孔孔洞192a。可依序蝕刻單元堆疊結構182a之間的第一絕緣間層178、第二下部絕緣間層124以及蝕刻停止層122，以形成暴露第三下部導電圖案108b的上表面的第一穿孔孔洞190。
另外，可蝕刻單元堆疊結構182a的襯墊區的模製部分153，以形成暴露襯墊半導體圖案130a的第二虛設穿孔孔洞232a。可蝕刻單元堆疊結構182a的襯墊區的模製部分153以及其下方的第一絕緣圖案132、第二下部絕緣間層124以及蝕刻停止層122，以形成暴露第三下部導電圖案108b的第二穿孔孔洞232a。可藉由相同蝕刻製程形成第一穿孔孔洞190及第二穿孔孔洞230以及第一虛設穿孔孔洞192a及第二虛設穿孔孔洞232a。
其後，可使用前文關於圖9、圖10以及圖11的實施例所描述的製程，以完成圖26的垂直式記憶裝置。
本發明概念不僅限於所示出的上述實施例。實際上，所屬領域中具通常知識者將容易理解，在不實質上背離本發明概念的範圍的情況下，許多修改為可能的。因此，所有此類修改被認為屬於如以下申請專利範圍中所定義的本發明概念的範圍內。
100:基板 102:下部電晶體 104a:第一下部接觸插塞 104b:第一下部導電圖案 106a:第二下部接觸插塞 106b:第二下部導電圖案 108a:第三下部接觸插塞 108b:第三下部導電圖案 120:第一下部絕緣間層 122:蝕刻停止層 124:第二下部絕緣間層 130:基底半導體圖案 130a:襯墊半導體圖案 132:第一絕緣圖案 140:下部犧牲圖案 150:絕緣圖案 152:犧牲圖案 153:模製部分 160:模製結構 162:電荷儲存結構 164:通道 166:填充絕緣圖案 168:封端圖案 170:通道結構 172:通道連接圖案 174:第二絕緣層 176:第三絕緣層 178:第一絕緣間層 180:閘極電極 182、182a:單元堆疊結構 184:單元接觸插塞 186:硬遮罩 188:光阻圖案 190、230:穿孔孔洞 192、192a、232、232a:虛設穿孔孔洞 194、234:穿孔接觸件 194a、196、196a、236、236a:虛設穿孔接觸件 200:第二絕緣間層 202:第一單元上部接觸件 203:上部虛設接觸件 204:第一外圍上部接觸件 204a:上部連接圖案 205:連接圖案 206:第三絕緣間層 210:第二外圍上部接觸件 212:第二單元上部接觸件 220:第一上部導電圖案 222:第二上部導電圖案
在結合附圖考慮所示出的特定實施例之後，可更清楚地理解本發明概念，其中： 圖1A及圖1B為示出根據本發明概念的實施例的垂直式記憶裝置的各別橫截面圖。 圖2為示出根據本發明概念的實施例的垂直式記憶裝置的平面（或俯視）圖。 圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10以及圖11（下文統稱為「圖3至圖11」）為示出在一個實例中製造根據本發明概念的實施例的垂直式記憶裝置的方法的相關橫截面圖。 圖12、圖13、圖14、圖15以及圖16為示出根據本發明概念的實施例的各種垂直式記憶裝置的各別橫截面圖。 圖17為橫截面圖且圖18為平面圖，其示出根據本發明概念的實施例的垂直式記憶裝置。 圖19、圖20以及圖21為示出在一個實例中製造根據本發明概念的實施例的垂直式記憶裝置的方法的相關橫截面圖。 圖22為截面圖且圖23為平面圖，其示出根據本發明概念的實施例的垂直式記憶裝置。 圖24、圖25以及圖26為分別示出根據本發明概念的實施例的垂直式記憶裝置及/或製造垂直式記憶裝置的方法的各別橫截面圖。
100:基板
102:下部電晶體
104a:第一下部接觸插塞
104b:第一下部導電圖案
106a:第二下部接觸插塞
106b:第二下部導電圖案
108a:第三下部接觸插塞
108b:第三下部導電圖案
120:第一下部絕緣間層
122:蝕刻停止層
124:第二下部絕緣間層
130:基底半導體圖案
150:絕緣圖案
162:電荷儲存結構
164:通道
166:填充絕緣圖案
168:封端圖案
170:通道結構
172:通道連接圖案
178:第一絕緣間層
180:閘極電極
182:單元堆疊結構
184:單元接觸插塞
194:穿孔接觸件
196:虛設穿孔接觸件
200:第二絕緣間層
202:第一單元上部接觸件
204:第一外圍上部接觸件
206:第三絕緣間層
210:第二外圍上部接觸件
212:第二單元上部接觸件
220:第一上部導電圖案
222:第二上部導電圖案

Claims (20)

  1. 一種垂直式記憶裝置，包括： 基板上的外圍電路的電路圖案，所述電路圖案包含下部導電圖案； 單元堆疊結構，在所述電路圖案上方且在第一水平方向上間隔開，其中所述單元堆疊結構中的每一者包含在垂直方向上間隔開的閘極電極； 第一絕緣間層，覆蓋所述單元堆疊結構及所述單元堆疊結構之間的部分； 穿孔接觸件，穿過所述單元堆疊結構之間的所述第一絕緣間層以接觸所述下部導電圖案的上表面； 至少一個虛設穿孔接觸件，穿過所述單元堆疊結構之間的所述第一絕緣間層且鄰近於所述穿孔接觸件設置；以及 上部線路，位於所述穿孔接觸件上。
  2. 如請求項1所述的垂直式記憶裝置，其中下部線路連接至接觸所述穿孔接觸件的底部的所述下部導電圖案，且所述下部線路不連接至接觸所述至少一個虛設穿孔接觸件的底部的所述下部導電圖案。
  3. 如請求項1所述的垂直式記憶裝置，其中所述至少一個虛設穿孔接觸件包含分別鄰近於所述穿孔接觸件設置的多個虛設穿孔接觸件。
  4. 如請求項3所述的垂直式記憶裝置，其中所述多個虛設穿孔接觸件當中的虛設穿孔接觸件分別以逐點對稱模式設置在所述穿孔接觸件周圍。
  5. 如請求項1所述的垂直式記憶裝置，其中所述穿孔接觸件的上部直徑與所述穿孔接觸件與所述至少一個虛設穿孔接觸件之間的距離的比率介於約1:0.5至10範圍內。
  6. 如請求項1所述的垂直式記憶裝置，其中基於所述穿孔接觸件的下部直徑，所述穿孔接觸件具有介於約30至200:1之間的高寬比，且 基於所述至少一個虛設穿孔接觸件的下部直徑，所述至少一個虛設穿孔接觸件具有介於約30至200:1之間的高寬比。
  7. 如請求項1所述的垂直式記憶裝置，其中所述穿孔接觸件的上部直徑與所述至少一個虛設穿孔接觸件的上部直徑實質上相同。
  8. 如請求項1所述的垂直式記憶裝置，其中所述至少一個虛設穿孔接觸件的底部與所述下部導電圖案的上表面接觸。
  9. 如請求項1所述的垂直式記憶裝置，其中所述至少一個虛設穿孔接觸件的底部設置成高於所述下部導電圖案的上表面。
  10. 如請求項1所述的垂直式記憶裝置，更包括： 基底半導體圖案，位於所述單元堆疊結構的各別底部上， 其中所述穿孔接觸件及所述至少一個虛設穿孔接觸件設置在所述基底半導體圖案之間。
  11. 如請求項1所述的垂直式記憶裝置，更包括： 基底半導體圖案，位於所述單元堆疊結構的各別底部上， 其中所述穿孔接觸件設置在所述基底半導體圖案之間，且所述至少一個虛設穿孔接觸件與所述基底半導體圖案中的一者的上表面接觸。
  12. 如請求項1所述的垂直式記憶裝置，其中所述穿孔接觸件的高度介於約3 μm至20 μm範圍內。
  13. 如請求項1所述的垂直式記憶裝置，其中所述上部線路包含接觸所述穿孔接觸件的上表面的多個上部接觸件以及接觸所述上部接觸件中的最上一者的上表面的上部導電圖案。
  14. 如請求項13所述的垂直式記憶裝置，其中所述至少一個虛設穿孔接觸件的上表面與所述上部接觸件中的最下一者接觸，且所述上部接觸件中的所述最下一者與所述上部導電圖案電絕緣。
  15. 如請求項1所述的垂直式記憶裝置，其中所述至少一個虛設穿孔接觸件的上表面接觸絕緣材料，且所述上部線路不形成於所述至少一個虛設穿孔接觸件上。
  16. 如請求項1所述的垂直式記憶裝置，更包括： 另一穿孔接觸件，與所述閘極電極絕緣、穿過所述單元堆疊結構中的一者以接觸所述下部導電圖案的上表面且電連接下部電晶體；以及 另外至少一個虛設穿孔接觸件，與所述閘極電極絕緣、穿過所述單元堆疊結構中的所述一者且與所述下部電晶體電絕緣。
  17. 一種垂直式記憶裝置，包括： 電路圖案，包含下部導電圖案； 單元堆疊結構，在所述電路圖案上方且在第一水平方向上間隔開，其中所述單元堆疊結構中的每一者包含在垂直方向上間隔開的閘極電極； 第一絕緣間層，覆蓋所述單元堆疊結構及所述單元堆疊結構之間的部分； 穿孔接觸件，穿過所述單元堆疊結構之間的所述第一絕緣間層以接觸所述下部導電圖案的上表面且電連接下部電晶體； 至少一個虛設穿孔接觸件，鄰近於所述穿孔接觸件設置、穿過所述單元堆疊結構之間的所述第一絕緣間層且與所述下部電晶體電絕緣；以及 上部線路，位於所述穿孔接觸件上， 其中所述穿孔接觸件的上部直徑與所述穿孔接觸件與所述至少一個虛設穿孔接觸件之間的距離的比率介於約1:0.5至10範圍內。
  18. 如請求項17所述的垂直式記憶裝置，其中所述至少一個虛設穿孔接觸件的上表面與絕緣材料接觸。
  19. 如請求項17所述的垂直式記憶裝置，其中基於所述穿孔接觸件的下部直徑，所述穿孔接觸件具有介於約30至200:1之間的高寬比，且 基於所述至少一個虛設穿孔接觸件的下部直徑，所述至少一個虛設穿孔接觸件具有介於約30至200:1之間的高寬比。
  20. 如請求項17所述的垂直式記憶裝置，其中所述至少一個虛設穿孔接觸件包含多個虛設穿孔接觸件，所述多個虛設穿孔接觸件分別以逐點對稱模式鄰近於所述穿孔接觸件設置。
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