JP7313489B2 - ３次元メモリデバイスのローカルコンタクトおよびそれを形成するための方法 - Google Patents

３次元メモリデバイスのローカルコンタクトおよびそれを形成するための方法 Download PDF

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Description

本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズへと縮小される。しかしながら、メモリセルのフィーチャサイズが下限に近づくにつれて、プレーナプロセスおよび製造技法はより困難かつ高価になる。結果として、平面メモリセルのメモリ密度は上限に近づく。
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度の限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの、およびメモリアレイからの信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスの実施形態およびそれを形成するための方法が、本明細書において開示される。
一例では、３Ｄメモリデバイスは、基板と、メモリスタックと、チャネル構造と、チャネルローカルコンタクトと、スリット構造とを含む。メモリスタックは、基板の上に交互配置された導電層および誘電層を含む。チャネル構造は、メモリスタックを貫通して垂直に延びる。チャネルローカルコンタクトは、チャネル構造の上にありそれと接触している。スリット構造は、メモリスタックを貫通して垂直に延びる。スリット構造は、第１のコンタクト部分と、第１のコンタクト部分の上にあり第１のコンタクト部分と異なる材料を有する第２のコンタクト部分とを含む、コンタクトを含む。スリット構造の第２のコンタクト部分の上端は、チャネルローカルコンタクトの上端と同一平面にある。
別の例では、３Ｄメモリデバイスは、基板と、メモリスタックと、チャネル構造と、チャネルローカルコンタクトと、スリット構造とを含む。メモリスタックは、基板の上に交互配置された導電層および誘電層を含む。チャネル構造は、メモリスタックを貫通して垂直に延びる。チャネルローカルコンタクトは、チャネル構造の上にありそれと接触している。スリット構造は、メモリスタックを貫通して垂直に延びる。スリット構造は、スペーサと、第１のコンタクト部分および第１のコンタクト部分の上にあり第１のコンタクト部分と異なる材料を有する第２のコンタクト部分を含むコンタクトとを含む。第２のコンタクト部分の上端の直径は、第１のコンタクト部分の上端の直径より大きく、スペーサの外径より大きくない。
さらに別の例では、３Ｄメモリデバイスを形成するための方法が開示される。基板の上に交互配置された犠牲層および誘電層を含む誘電体スタックを貫通して垂直に延びるチャネル構造が、形成される。チャネル構造の上にありそれと接触している犠牲プラグが形成される。誘電体スタックを貫通して垂直に延びるスリット開口が形成される。交互配置された導電層および誘電層を含むメモリスタックが、スリット開口を通じて、犠牲層を導電層で置換することによって形成される。第１のコンタクト部分がスリット開口において形成される。チャネル構造を露出するために、第１のコンタクト部分を形成した後で犠牲プラグが取り除かれる。チャネル構造の上にありそれと接触しているチャネルローカルコンタクト、およびスリット開口において第１のコンタクト部分の上にある第２のコンタクト部分が、同時に形成される。
本明細書に組み込まれ、その一部を形成する添付の図面は、本開示の実施形態を例示し、説明と一緒に、本開示の原理を説明すること、および当業者が本開示を実施して使用するのを可能にする役割をさらに果たす。
３Ｄメモリデバイスの断面の図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの断面の図である。 本開示のいくつかの実施形態による、図２の例示的な３Ｄメモリデバイスの平面図である。 本開示のいくつかの実施形態による、図２の例示的な３Ｄメモリデバイスの平面図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。
本開示の実施形態は、添付の図面を参照して説明される。
特定の構成および配置が論じられるが、これは説明のためだけに行われることが理解されるべきである。当業者は、本開示の趣旨と範囲から逸脱することなく、他の構成および配置が使用され得ることを認識するであろう。本開示は様々な他の用途においても利用され得ることが、当業者には明らかになるであろう。
「一実施形態」、「実施形態」、「例示的な実施形態」、「いくつかの実施形態」などへの本明細書における言及は、説明される実施形態が特定の特徴、構造、または特性を含み得ること、しかし、１つ１つの実施形態が必ずしもその特定の特徴、構造、または特性を含まなくてもよいことを示していることに留意されたい。その上、そのような語句は同じ実施形態を必ずしも指さない。さらに、実施形態に関連して特定の特徴、構造、または特性が説明されるとき、明示的に説明されるかどうかにかかわらず、そのような特徴、構造、または特性を他の実施形態に関連してもたらすことは、当業者の知識の範囲内であろう。
一般に、用語は、文脈における使用法から少なくとも一部理解され得る。たとえば、本明細書で使用される「１つまたは複数の」という用語は、文脈に少なくとも一部応じて、単数の意味で任意の特徴、構造、もしくは特性を記述するために使用されてもよく、または、複数の意味で特徴、構造、もしくは特性の組合せを記述するために使用されてもよい。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語は、文脈に少なくとも一部応じて、単数の使用法または複数の使用法を伝えるものとして理解され得る。加えて、「に基づいて（ｂａｓｅｄ ｏｎ）」という用語は、必ずしも要因の排他的な集合を伝えることが意図されるものとして理解されなくてもよく、代わりに、やはり文脈に少なくとも一部基づいて、必ずしも明確に記述されない追加の要因の存在を許容してもよい。
本開示における「ｏｎ（接している）」、「ａｂｏｖｅ（上にある）」、および「ｏｖｅｒ（覆っている）」の意味は、「ｏｎ」が何かに「ｄｉｒｅｃｔｌｙ ｏｎ（直接接している）」ことを意味するだけではなく、中間フィーチャまたはそれらの間の層を伴って何かに「ｏｎ（接している）」という意味も含み、また、「ａｂｏｖｅ」または「ｏｖｅｒ」が何かの「上にある」または「覆っている」ことを意味するだけではなく、中間フィーチャまたはそれらの間の層を伴わずに何かの「上にある」またはそれを「覆っている」（すなわち、何かに直接接している）という意味も含み得るように、最も広い意味で解釈されるべきであることが、容易に理解されるはずである。
さらに、説明を簡単にするために、図面において示されるような別の要素またはフィーチャに対するある要素またはフィーチャの関係を記述するために、「ｂｅｎｅａｔｈ（下にある）」、「ｂｅｌｏｗ（下にある）」、「ｌｏｗｅｒ（より下の）」、「ａｂｏｖｅ（上にある）」、「ｕｐｐｅｒ（より上の）」などの空間的に相対的な用語が、本明細書において使用され得る。空間的に相対的な用語は、図に示される方向に加えて、使用されているまたは動作しているデバイスの様々な方向を包含することが意図される。装置は、別の方向を向いている（９０度回転されている、または他の方向を向いている）ことがあり、本明細書において使用される空間的に相対的な記述子は同様に、それに従って解釈されることがある。
本明細書において使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体がパターニングされ得る。基板の上に追加される材料は、パターニングされてもよく、またはパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの、広範な半導体材料を含み得る。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの、非導電性材料から作られ得る。
本明細書において使用される場合、「層」という用語は、ある厚みを伴う領域を含む材料部分を指す。層は、背後にある構造もしくはスタックする構造の全体にわたって延びていてもよく、または、背後にある構造もしくはスタックする構造の範囲より小さい範囲を有してもよい。さらに、層は、一様なまたは非一様な連続的構造の厚みより薄い厚みを有する、その連続的構造の領域であり得る。たとえば、層は、連続的構造の上面と下面の間の、またはそれらにおける、水平面の任意のペアの間に位置し得る。層は、水平に、垂直に、および／または先細りの表面に沿って延びていてもよい。基板は、層であってもよく、その中に１つまたは複数の層を含んでいてもよく、ならびに／または、それに接して、その上に、および／もしくはその下に１つまたは複数の層を有していてもよい。層は複数の層を含み得る。たとえば、インターコネクト層は、（インターコネクト線および／またはビアコンタクトが形成される）１つまたは複数の導体およびコンタクト層と、１つまたは複数の誘電層とを含み得る。
本明細書において使用される場合、「名目の／名目的に」という用語は、所望の値より上および／または下の値の範囲と一緒に、製品またはプロセスの設計段階の間に設定される、ある構成要素もしくはプロセス動作のための特性またはパラメータの、所望の値または目標値を指す。値の範囲は、製造プロセスまたは公差のわずかな変動によるものであり得る。本明細書において使用される場合、「約」という用語は、対象の半導体デバイスと関連付けられる特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、所与の量の値を、たとえばその値の１０～３０％（たとえば、値の±１０％、±２０％、または±３０％）以内で変動するものとして示し得る。
本明細書において使用される場合、「３Ｄメモリデバイス」という用語は、横方向の基板に接してメモリセルトランジスタの垂直方向のストリング（ＮＡＮＤメモリストリングなどの、「メモリストリング」と本明細書で呼ばれる）を伴い、それによりメモリストリングが基板に関して垂直方向に延びているような半導体デバイスを指す。本明細書において使用される場合、「垂直／垂直に」という用語は、基板の横方向の面に対して名目的に直角であることを意味する。
３Ｄ ＮＡＮＤメモリデバイスなどの一部の３Ｄメモリデバイスでは、メモリアレイを複数のブロックへと分離すること、ゲート置換プロセスの間にエッチャントおよび化学的なプリカーサのための接近経路を提供すること、ならびにメモリアレイのソースに電気的な接続を提供することを含む様々な機能のために、スリット構造が使用される。図１は、３Ｄメモリデバイス１００の断面を示す。図１に示されるように、３Ｄメモリデバイス１００は、基板１０２の上にメモリスタック１０４を含む。３Ｄメモリデバイス１００はまた、メモリスタック１０４を貫通して垂直に各々延びる、チャネル構造１０６およびスリット構造１０８のアレイを含む。ＮＡＮＤフラッシュメモリデバイスでは、各チャネル構造１０６がＮＡＮＤメモリストリングとして機能し、スリット構造１０８が、ＮＡＮＤメモリストリングのソース、たとえばチャネル構造１０６のアレイのアレイ共通ソース（ＡＣＳ）への電気的な接続として機能する。スリット構造１０８は、スペーサ１１６によって囲まれるソースコンタクト１１８を含む。
３Ｄメモリデバイス１００はさらに、メモリスタック１０４の上のチャネル構造１０６およびスリット構造１０８のためのインターコネクト構造を含み、これは、メモリスタック１０４に接したローカルコンタクト層１１０を含む。３Ｄメモリデバイス１００における構成要素の空間的な関係を示すために、ｘ軸、ｙ軸、およびｚ軸が図１に含まれていることに留意されたい。基板１０２は、ウェハの前側に接した前面、およびウェハの前側とは反対の裏側に接した後面という、ｘ－ｙ平面において横方向に延びる２つの横方向の面を含む。ｘ方向およびｙ方向は、ウェハ平面における２つの直交する方向である。ｘ方向はワード線方向であり、ｙ方向はビット線方向である。ｚ軸はｘ軸とｙ軸の両方に直角である。本明細書において使用される場合、１つの構成要素（たとえば、層またはデバイス）が半導体デバイス（たとえば、３Ｄメモリデバイス１００）の別の構成要素（たとえば、層またはデバイス）「に接している」、「の上にある」、または「の下にある」かどうかは、基板がｚ方向において半導体デバイスの最も低い平面に位置しているとき、ｚ方向（ｘ－ｙ平面に直角な垂直方向）において半導体デバイス（たとえば、基板１０２）の基板に対して相対的に決定される。空間的な関係を記述するための同じ表記法が、本開示全体に適用される。
ローカルコンタクト層１１０は、それぞれチャネル構造１０６と接触しているチャネルローカルコンタクト１１２と、スリット構造１０８と接触しているスリットローカルコンタクト１１４とを含む、メモリスタック１０４の中の構造と直接接触しているローカルコンタクト（「Ｃ１」としても知られている）を含む。３Ｄメモリデバイス１００を形成する際、スリット構造１０８は、ローカルコンタクト（たとえば、チャネルローカルコンタクト１１２）の形成の前に形成される。結果として、チャネル構造１０６の上端およびスリット構造１０８の上端は互いに同一平面にあり、スリットローカルコンタクト１１４は、図１に示されるようにスリット構造１０８を相互接続するために必要である。しかしながら、ゲート置換プロセスと、スリット構造１０８を形成するためのプロセスの後で、ウェハの局所的な圧力が悪化し、これにより、特に、３Ｄメモリデバイス１００の水準が上がり続けるので、各チャネルローカルコンタクト１１２とそれぞれのチャネル構造１０６との重畳がより困難になる。たとえば、ウェハの局所的な圧力は、チャネルローカルコンタクト１１２のコンタクトホールとチャネル構造１０６の上端とのずれの発生を、ゲート置換およびスリット構造１０８の形成の後でコンタクトホールがエッチングされるときに増やし得る。
その上、図１に示されるように、スリット構造１０８のソースコンタクト１１８の上端は、「ディッシング」形状を有し、これは、スリット構造を形成する際にスリット開口へと様々な材料を堆積するのをより簡単にするが、製造後の３Ｄメモリデバイス１００の最終段階においては望ましくない。しかしながら、異なる材料（たとえば、ポリシリコンおよびタングステン）がチャネル構造１０６の上端およびソースコンタクト１１８の上端においてそれぞれ形成されるので、化学機械研磨（ＣＭＰ）などの平坦化プロセスによって、ソースコンタクト１１８の上端において「ディッシング」形状を切り落とすのは難しい。「ディッシング」形状により、ソースコンタクト１１８の上端は、平面視においてスペーサ１１６の境界を超える。たとえば、図１に示されるように、ソースコンタクト１１８の上端の直径は、ｘ方向においてスペーサ１１６の外径より大きい。
本開示に従った様々な実施形態は、改善されたローカルコンタクト構造および製造プロセスを伴う３Ｄメモリデバイスを提供する。製造プロセスにおいてより前に（すなわち、ゲート置換およびスリット構造形成プロセスの前に）チャネルローカルコンタクトのコンタクトホールをエッチングするステップを移動することによって、ウェハの局所的な圧力を減らすことができ、これにより、重畳制御の複雑さが下がる。製造プロセスの修正は、スリットローカルコンタクトの形成を飛ばすこともできるので、それにより、重畳制御の課題をさらに減らす。いくつかの実施形態では、製造コストを下げるために、チャネルローカルコンタクトおよびスリット構造を形成するための同じ導電性材料（たとえば、タングステン）が同じプロセスにおいて堆積され得る。その上、同じ導電性材料（たとえば、タングステン）を用いて、チャネルローカルコンタクトのためのコンタクト堆積プロセスとスリット構造のためのコンタクト堆積プロセスを統合することによって、同じ材料のより多くのパターンにより平坦化プロセス（たとえば、ＣＭＰ）が改善されて、スリット構造の上部において「ディッシング」形状を切り落とすことができる。
図２は、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイス２００の断面を示す。３Ｄメモリデバイス２００は基板２０２を含んでもよく、これは、シリコン（たとえば、単一の結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンイシュレータ（ＧＯＩ）、または任意の他の適切な材料を含んでもよい。いくつかの実施形態では、基板２０２は薄型化された基板（たとえば、半導体層）であり、これは、研磨、エッチング、ＣＭＰ、またはこれらの任意の組合せによって薄型化された。
３Ｄメモリデバイス２００は、モノリシック３Ｄメモリデバイスの一部であり得る。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（たとえば、周辺デバイスおよびメモリアレイデバイス）が単一の基板に接して形成されることを意味する。モノリシック３Ｄメモリデバイスでは、製造において、周辺デバイスのプロセスおよびメモリアレイデバイスのプロセスが絡まっていることによるさらなる制約に遭遇する。たとえば、メモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）の製造は、同じ基板に接して形成された、または形成されるべき周辺デバイスと関連付けられる、サーマルバジェットにより制約される。
加えて、３Ｄメモリデバイス２００は、構成要素（たとえば、周辺デバイスおよびメモリアレイデバイス）が異なる基板に接して別々に形成され、次いでたとえば面と向かって接着され得る、ノンモノリシック３Ｄメモリデバイスの一部であり得る。いくつかの実施形態では、メモリアレイデバイス基板（たとえば、基板２０２）は、接着されたノンモノリシック３Ｄメモリデバイスの基板として残り、周辺デバイス（たとえば、図示されていない、ページバッファ、デコーダ、およびラッチなどの、３Ｄメモリデバイス２００の動作を促進するために使用される任意の適切なデジタル信号、アナログ信号、および／または混合信号周辺回路を含む）は、ハイブリッドボンディングのために裏返されてメモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）の方を向く。いくつかの実施形態では、メモリアレイデバイス基板（たとえば、基板２０２）は、ハイブリッドボンディングのために裏返されて周辺デバイス（図示せず）の方を向くので、接着されたノンモノリシック３Ｄメモリデバイスでは、メモリアレイデバイスは周辺デバイスの上にあることが理解される。メモリアレイデバイス基板（たとえば、基板２０２）は薄型化された基板（これは接着されたノンモノリシック３Ｄメモリデバイスの基板ではない）であってもよく、ノンモノリシック３Ｄメモリデバイスのｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ（ＢＥＯＬ）インターコネクトは、薄型化されたメモリアレイデバイス基板の裏側に形成され得る。
いくつかの実施形態では、３Ｄメモリデバイス２００は、基板２０２の上に垂直に各々延びているＮＡＮＤメモリストリングのアレイの形でメモリセルが提供される、ＮＡＮＤフラッシュメモリデバイスである。メモリアレイデバイスは、ＮＡＮＤメモリストリングのアレイとして機能するチャネル構造２０４のアレイを含み得る。図２に示されるように、チャネル構造２０４は、導電層２０６および誘電層２０８を各々含む複数のペアを貫通して垂直に延び得る。交互配置された導電層２０６および誘電層２０８はメモリスタック２１０の一部である。メモリスタック２１０の中の導電層２０６および誘電層２０８のペアの数（たとえば、３２、６４、９６、または１２８）は、３Ｄメモリデバイス２００の中のメモリセルの数を決定する。いくつかの実施形態では、メモリスタック２１０はマルチデッキアーキテクチャを有してもよく、これは互いにスタックされた複数のメモリデッキを含むことが理解される。各メモリデッキの中の導電層２０６および誘電層２０８のペアの数は、同じであっても、または異なっていてもよい。
メモリスタック２１０は、複数の交互配置された導電層２０６および誘電層２０８を含み得る。メモリスタック２１０の中の導電層２０６および誘電層２０８は、垂直方向に交互に現れ得る。言い換えると、メモリスタック２１０の一番上または一番下にあるものを除くと、各導電層２０６は、両側で２つの誘電層２０８に隣接していてもよく、各誘電層２０８は、両側で２つの導電層２０６に隣接していてもよい。導電層２０６は、限定はされないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープされたシリコン、シリサイド、またはこれらの任意の組合せを含む、導電性材料を含み得る。各導電層２０６は、チャネル構造２０４を囲むゲート電極（ゲート線）であってもよく、ワード線として横に延びていてもよい。誘電層２０８は、限定はされないが、酸化シリコン、窒化シリコン、シリコン酸窒化物、またはこれらの任意の組合せを含む、誘電材料を含み得る。
図２に示されるように、チャネル構造２０４は、半導体層（たとえば、半導体チャネル２１２としての）および複合誘電層（たとえば、メモリフィルム２１４としての）で満たされたチャネルホールを含み得る。いくつかの実施形態では、半導体チャネル２１２は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリフィルム２１４は、トンネリング層、ストレージ層（「チャージトラップ層」としても知られている）、およびブロッキング層を含む、複合層である。チャネル構造２０４の残りの空間は、酸化シリコンおよび／またはエアギャップなどの誘電材料を含むキャッピング層２１６で、部分的にまたは完全に満たされ得る。チャネル構造２０４は円柱の形状（たとえば、柱の形状）を有し得る。いくつかの実施形態によれば、メモリフィルム２１４のキャッピング層２１６、半導体チャネル２１２、トンネリング層、ストレージ層、およびブロッキング層は、この順序で柱の外側表面に向かって中心から放射状に並べられる。トンネリング層は、酸化シリコン、シリコン酸窒化物、またはこれらの任意の組合せを含み得る。ストレージ層は、窒化シリコン、シリコン酸窒化物、シリコン、またはこれらの任意の組合せを含み得る。ブロッキング層は、酸化シリコン、シリコン酸窒化物、高比誘電率（ｈｉｇｈ－ｋ）誘電体、またはこれらの任意の組合せを含み得る。一例では、メモリフィルム２１４は、酸化シリコン／シリコン酸窒化物／酸化シリコン（ＯＮＯ）の複合層を含み得る。
いくつかの実施形態では、チャネル構造２０４はさらに、チャネル構造２０４の底部（たとえば、下端）において半導体プラグ２１８を含む。本明細書において使用される場合、基板２０２が３Ｄメモリデバイス２００の最も低い平面に配置されるとき、構成要素の「上端」（たとえば、チャネル構造２０４）は、ｙ方向において基板２０２からより遠い端部であり、構成要素の「下端」（たとえば、チャネル構造２０４）は、ｙ方向において基板２０２により近い端部である。半導体プラグ２１８は、任意の適切な方向において基板２０２からエピタキシャル成長される、シリコンなどの半導体材料を含み得る。いくつかの実施形態では、半導体プラグ２１８は、基板２０２と同じ材料である単結晶シリコンを含むことが理解される。言い換えると、半導体プラグ２１８は、基板２０２と同じ材料であるエピタキシャル成長された半導体層を含み得る。半導体プラグ２１８は、半導体チャネル２１２の下端の下にありそれと接触していてもよい。半導体プラグ２１８は、ＮＡＮＤメモリストリングのソース選択ゲートによって制御されるチャネルとして機能することができる。
いくつかの実施形態では、チャネル構造２０４はさらに、チャネル構造２０４の頂部における（たとえば、上端にある）チャネルプラグ２２０を含む。チャネルプラグ２２０は、半導体チャネル２１２の上端の上にありそれと接触していてもよい。チャネルプラグ２２０は半導体材料（たとえば、ポリシリコン）を含み得る。３Ｄメモリデバイス２００の製造の間にチャネル構造２０４の上端を覆うことによって、チャネルプラグ２２０は、酸化シリコンおよび窒化シリコンなどの、チャネル構造２０４に満たされている誘電体のエッチングを防ぐための、エッチストップ層として機能し得る。いくつかの実施形態によれば、チャネルプラグ２２０は、ＮＡＮＤメモリストリングのドレインとして機能し得る。
図２に示されるように、３Ｄメモリデバイス２００はまた、メモリスタック２１０に接してローカルコンタクト層２２２を含む。いくつかの実施形態では、ローカルコンタクト層２２２は、チャネル構造２０４（すなわち、チャネルプラグ２２０）の上端の上に形成される。ローカルコンタクト層２２２は、横方向のインターコネクト線および垂直方向のインターコネクトアクセス（ビア）コンタクトを含む、複数のインターコネクト（本明細書では「コンタクト」とも呼ばれる）を含み得る。本明細書において使用される場合、「インターコネクト」という用語は、ｍｉｄｄｌｅ－ｅｎｄ－ｏｆ－ｌｉｎｅ （ＭＥＯＬ）インターコネクトおよびｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ （ＢＥＯＬ）インターコネクトなどの、任意の適切なタイプのインターコネクトを広く含み得る。ローカルコンタクト層２２２の中のインターコネクトは、本明細書では「ローカルコンタクト」（「Ｃ１」としても知られている）と呼ばれ、これは、メモリスタック２１０の中の構造と直接接触している。いくつかの実施形態では、ローカルコンタクト層２２２は、チャネル構造２０４の上端（たとえば、チャネルプラグ２２０）の上にありそれと接触しているチャネルローカルコンタクト２２４を含む。
ローカルコンタクト層２２２はさらに、ローカルコンタクト（たとえば、チャネルローカルコンタクト２２４）が形成できる１つまたは複数の層間誘電（ＩＬＤ）層（「金属間誘電（ＩＭＤ）層」としても知られている）を含み得る。いくつかの実施形態によれば、ローカルコンタクト層２２２は、１つまたは複数のローカル誘電層の中のチャネルローカルコンタクト２２４を含む。ローカルコンタクト層２２２の中のチャネルローカルコンタクト２２４は、限定はされないが、Ｃｕ、Ａｌ、Ｗ、Ｃｏ、シリサイド、またはこれらの任意の組合せを含む、導電性材料を含み得る。一例では、チャネルローカルコンタクト２２４はタングステンでできている。ローカルコンタクト層２２２の中のＩＬＤ層は、限定はされないが、酸化シリコン、窒化シリコン、シリコン酸窒化物、低比誘電率（ｌｏｗ－ｋ）誘電体、またはこれらの任意の組合せを含む、誘電材料を含み得る。
図２に示されるように、３Ｄメモリデバイス２００はさらに、ローカルコンタクト層２２２を貫通して垂直に延びているスリット構造２２６と、メモリスタック２１０の交互配置された導電層２０６および誘電層２０８とを含む。スリット構造２２６はまた、メモリスタック２１０を複数のブロックへと分離するために、（たとえば、図２のビット線方向／ｙ方向において）横に延び得る。スリット構造２２６は、導電層２０６を形成するための化学的なプリカーサに対する接近経路を提供する、スリット開口を含み得る。いくつかの実施形態によれば、スリット構造２２６は、ＡＣＳとの電気接続の抵抗を減らすために、基板２０２において下端にドープされた領域２３２も含む。
いくつかの実施形態では、スリット構造２２６はさらに、ソース線（図示せず）などのインターコネクト構造にＮＡＮＤメモリストリングのＡＣＳを電気的に接続するためのソースコンタクトとして機能するコンタクト２２８を含む。図２に示されるように、コンタクト２２８は、スリット構造２２６の底部に（たとえば、ドープされた領域２３２に接触して）下側コンタクト部分２２８－１と、スリット構造２２６の頂部に上側コンタクト部分２２８－２とを含み得る。いくつかの実施形態では、上側コンタクト部分２２８－２は、下側コンタクト部分２２８－１の上にありそれと接触しており、下側コンタクト部分２２８－１と異なる材料を有する。下側コンタクト部分２２８－１は、ドープされた領域２３２との接触抵抗を減らすために、ドープされたポリシリコンなどの導電性材料を含み得る。上側コンタクト部分２２８－２は、限定はされないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはこれらの任意の組合せを含む金属などの、導電性材料を含み得る。一例では、上側コンタクト部分２２８－２はタングステンを含み得る。以下で詳細に説明されるように、スリット構造２２６のチャネルローカルコンタクト２２４および上側コンタクト部分２２８－２の導電性材料は同じプロセスで堆積され得るので、上側コンタクト部分２２８－２およびチャネルローカルコンタクト２２４は、同じ金属などの同じ導電性材料を含む。一例では、金属はタングステンを含み得る。
ローカルコンタクト層１１０の下にあるチャネル構造１１６の上端と同一平面に上端を有する、図１の３Ｄメモリデバイス１００のスリット構造１０８と異なり、図２の３Ｄメモリデバイス２００のスリット構造２２６は、チャネル構造２０４の上端の上に上端を有する。すなわち、スリット構造２２６は、ローカルコンタクト層２２２を貫通してさらに垂直に延び得る。結果として、ローカルコンタクト層２２２は、スリット構造２２６の上端の上にありそれと接触しているスリットローカルコンタクトを含まず、これは、スリット構造１０８のスリットローカルコンタクト１１４を含む図１のローカルコンタクト層１１０と異なる。図２に示されるように、いくつかの実施形態によれば、スリット構造２２６の上側コンタクト部分２２８－２の上端は、チャネルローカルコンタクト２２４の上端と同一平面にある。スリットローカルコンタクトを連続的な溝状のインターコネクト（たとえば、スリット構造２２６のコンタクト）で置き換えることによって、ローカルコンタクト層２２２におけるローカルコンタクトに対する重畳制御を簡単にすることができ、インターコネクト構造の抵抗を下げることができる。
スリット構造２２６のコンタクト２２８をメモリスタック２１０の導電層２０６から電気的に絶縁するために、スリット構造２２６はさらに、スリット開口の側壁に沿って、かつスリット開口の側壁に隣接するエッチバック凹部の中に配設される、スペーサ２３０を含み得る。すなわち、スペーサ２３０は、メモリスタック２１０のコンタクト２２８と導電層２０６との間に横方向に形成され得る。スペーサ２３０は、酸化シリコン、窒化シリコン、シリコン酸窒化物、またはこれらの任意の組合せなどの、誘電材料の１つまたは複数の層を含み得る。図２に示されるように、スペーサ２３０は、横方向に（たとえば、図２のビット線方向／ｙ方向に）延び、ワード線方向／ｘ方向にスリット開口の側壁に沿ってある厚みを有し得る。すなわち、スペーサ２３０は、図２のワード線方向／ｘ方向に外径および内径を有し得る。
ソースコンタクト１１８の上端に「ディッシング」形状を有する、図１の３Ｄメモリデバイス１００のスリット構造１０８と異なり、図２の３Ｄメモリデバイス２００のスリット構造２２６の上側コンタクト部分２２８－２の上端における「ディッシング」形状を切り落とすことができ、すなわち、減らし、または取り除くことすらできる。いくつかの実施形態では、図２に示されるように、上側コンタクト部分２２８－２の上端の直径は、ワード線方向／ｘ方向においてスペーサ２３０の外径より大きくない。すなわち、いくつかの実施形態によれば、上側コンタクト部分２２８－２の上端は平面視においてスペーサ２３０の境界を超えず、それは、以下で詳しく説明されるように、スペーサ２３０の境界を超える上側コンタクト部分２２８－２の一部が、ローカルコンタクトパターンの改善により平坦化プロセス（たとえば、ＣＭＰ）によって比較的容易に取り除かれ得るからである。
たとえば、本開示のいくつかの実施形態によれば、図３Ａおよび図３Ｂは、図２の例示的な３Ｄメモリデバイス２００の平面図を示す。図３Ａは、図２のスリット構造２２６の下側コンタクト部分２２８－１の上端を通るＡ－Ａ方向の断面の平面図を示し、図３Ｂは、図２のスリット構造２２６の上側コンタクト部分２２８－２の上端を通るＢ－Ｂ方向の別の断面の平面図を示す。図３Ｂに示されるように、上側コンタクト部分２２８－２の上端は、平面視においてスペーサ２３０の境界を超えない。すなわち、いくつかの実施形態によれば、上側コンタクト部分２２８－２の上端の直径ｄ２は、ワード線方向／ｘ方向においてスペーサ２３０の外径Ｄより大きくない。直径ｄ２は、直径Ｄより小さく、または同じであり得る。図３Ｂにさらに示されるように、いくつかの実施形態によれば、上側コンタクト部分２２８－２の上端の直径ｄ２は、ワード線方向／ｘ方向において下側コンタクト部分２２８－１の上端の直径ｄ１より大きい。いくつかの実施形態では、図３Ｂに示されるように、上側コンタクト部分２２８－２の上端の直径ｄ２は、チャネルローカルコンタクト２２４の直径より大きい。
３Ｄメモリデバイス２００の中のローカルコンタクト層２２２以外の追加のインターコネクト構造は図２に示されておらず、それらは、チャネル構造２０４およびスリット構造２２６との間で電気信号を伝送するための３Ｄメモリデバイス２００の所望のインターコネクト構造を提供するために形成され得ることが理解される。
図４Ａ～図４Ｈは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図５は、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための方法５００のフローチャートを示す。図４Ａ～図４Ｈおよび図５に示される３Ｄメモリデバイスの例は、図２に示される３Ｄメモリデバイス２００を含む。図４Ａ～図４Ｈおよび図５は一緒に説明される。方法５００に示される動作は網羅的ではなく、示される動作のいずれかの前、後、またはそれらの間にも他の動作が実行され得ることが理解される。さらに、動作の一部は、同時に、または図５に示されるものとは異なる順序で実行されてもよい。
図５を参照すると、方法５００は動作５０２において開始し、動作５０２において、交互配置された犠牲層および誘電層を含む誘電体スタックが、基板の上に形成される。基板はシリコン基板であり得る。図４Ａを参照すると、犠牲層４０６および誘電層４０８の複数のペアを含む誘電体スタック４０４は、シリコン基板４０２の上に形成される。いくつかの実施形態によれば、誘電体スタック４０４は、交互配置された犠牲層４０６および誘電層４０８を含む。誘電層４０８および犠牲層４０６は、誘電体スタック４０４を形成するためにシリコン基板４０２に交互に堆積され得る。いくつかの実施形態によれば、各誘電層４０８は酸化シリコンの層を含み、各犠牲層４０６は窒化シリコンの層を含む。すなわち、複数の窒化シリコン層および複数の酸化シリコン層が交互にシリコン基板４０２の上に堆積されて、誘電体スタック４０４を形成することができる。誘電体スタックは、限定はされないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはこれらの任意の組合せを含む、１つまたは複数の薄膜堆積プロセスによって形成され得る。
図５に示されるように、方法５００は、誘電体スタックを貫通して垂直に延びるチャネル構造が形成される動作５０４に進む。いくつかの実施形態では、チャネル構造を形成するために、誘電体スタックを貫通して垂直に延びるチャネルホールが形成され、メモリフィルムおよび半導体チャネルが続いて、チャネルホールの側壁を覆って形成され、チャネルプラグが、半導体チャネルの上にそれと接触して形成される。
図４Ａに示されるように、チャネルホールは、誘電体スタック４０４を貫通して垂直に延びる開口である。いくつかの実施形態では、各開口がより後のプロセスにおいて個々のチャネル構造４１０を成長させるための位置になるように、複数の開口が誘電体スタック４０４を貫通して形成される。いくつかの実施形態では、チャネル構造４１０のチャネルホールを形成するための製造プロセスは、ディープイオン反応エッチング（ＤＲＩＥ）などのウェットエッチングおよび／またはドライエッチングを含む。いくつかの実施形態では、チャネル構造４１０のチャネルホールはさらに、シリコン基板４０２の頂部を貫通して延びる。誘電体スタック４０４を貫通するエッチングプロセスは、シリコン基板４０２の上面において止まらなくてもよく、続けてシリコン基板４０２の一部をエッチングしてもよい。図４Ａに示されるように、半導体プラグ４１２は、任意の適切な方向にあるシリコン基板４０２から（たとえば、下面および／または側面から）エピタキシャル成長された単結晶シリコンでチャネルホールの底部を満たすことによって形成され得る。半導体プラグ４１２をエピタキシャル成長するための製造プロセスは、限定はされないが、気相成長（ＶＰＥ）、液相成長（ＬＰＥ）、分子ビーム成長（ＭＰＥ）、またはこれらの任意の組合せを含み得る。
図４Ａに示されるように、メモリフィルム４１４（ブロッキング層、ストレージ層、およびトンネリング層を含む）および半導体チャネル４１６は、チャネル構造４１０のチャネルホールの側壁に沿って、かつ半導体プラグ４１２の上に形成される。いくつかの実施形態では、メモリフィルム４１４はまず、チャネルホールの側壁に沿って、かつ半導体プラグ４１２の上に堆積され、半導体チャネル４１６が次いでメモリフィルム４１４を覆って堆積される。続いて、メモリフィルム４１４を形成するために、ブロッキング層、ストレージ層、およびトンネリング層が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、この順序で堆積され得る。次いで、半導体チャネル４１６が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してトンネリング層にポリシリコンを堆積することによって形成され得る。半導体チャネル４１６は、たとえばＳＯＮＯパンチプロセスを使用して、半導体プラグ４１２に接触していてもよい。いくつかの実施形態では、半導体チャネル４１６は、チャネルホールを完全に満たすことなくチャネルホールに堆積される。図４Ａに示されるように、酸化シリコン層などのキャッピング層４１８が、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してチャネルホールの残りの空間を完全にまたは部分的に満たすために、チャネルホールにおいて形成される。
図４Ａに示されるように、チャネルプラグ４２０は、チャネル構造４１０のチャネルホールの頂部に形成される。いくつかの実施形態では、誘電体スタック４０４の上面に接している、メモリフィルム４１４、半導体チャネル４１６、およびキャッピング層４１８の部分は、ＣＭＰ、ウェットエッチング、および／またはドライエッチングによって取り除かれ平坦化される。次いで、チャネルホールの頂部における半導体チャネル４１６およびキャッピング層４１８の部分をウェットエッチングならびに／またはドライエッチングすることによって、チャネルホールの頂部に凹部が形成され得る。次いで、ポリシリコンなどの半導体材料、および／またはタングステンなどの金属を、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスによって凹部へと堆積することによって、チャネルプラグ４２０が形成され得る。こうして、チャネル構造４１０が誘電体スタック４０４を貫通して形成される。
方法５００は、図５に示されるように動作５０６に進み、ここで、チャネル構造の上にそれと接触して犠牲プラグが形成される。いくつかの実施形態では、犠牲プラグを形成するために、ローカル誘電層が誘電体スタックに接して形成され、チャネル構造を露出するために、ローカルコンタクトホールがローカル誘電層を貫通してエッチングされ、チャネルプラグの材料とは異なる犠牲材料が、ローカルコンタクトホールへと堆積される。犠牲材料は窒化シリコンを含み得る。ゲート置換およびスリット構造の形成の後でローカルコンタクトホールの形成が開始するような、３Ｄメモリデバイス（たとえば、図１の３Ｄメモリデバイス１００）を形成するための既存の方法とは異なり、方法５００は、ウェハの局所的な圧力によるずれの可能性を減らすために、ゲート置換およびスリット構造の形成の前にローカルコンタクトホールを形成する。
図４Ａに示されるように、誘電層４２２は誘電体スタック４０４に接して形成される。誘電層４２２は、誘電体スタック４０４の上面の上に、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、酸化シリコンおよび／または窒化シリコンなどの誘電材料を堆積することによって、形成され得る。図４Ｂに示されるように、ローカルコンタクトホール４２４は、チャネルプラグ４２０の上端を露出するために、チャネル構造４１０のチャネルプラグ４２０の上端において停止する誘電層４２２を貫通してエッチングされる。エッチングプロセスは、ウェットエッチングおよび／またはドライエッチング（たとえば、ＤＲＩＥ）を含み得る。各ローカルコンタクトホール４２４がそれぞれのチャネル構造４１０と揃うように、チャネルローカルコンタクトホールは、フォトリソグラフィを使用してエッチングマスク（たとえば、フォトレジスト）によってパターニングされ得る。
図４Ｃに示されるように、チャネルプラグ４２０の材料と異なる犠牲材料４２５が、ローカルコンタクトホール４２４へと堆積される。犠牲材料４２５は後のプロセスにおいてチャネルプラグ４２０の保護材料として働くので、犠牲材料４２５は、チャネル構造４１０のチャネルプラグ４２０に含まれる材料以外の任意の適切な材料を含み得る。いくつかの実施形態では、チャネルプラグ４２０はポリシリコンを含み、犠牲材料４２５はポリシリコン以外の任意の適切な材料を含み得る。たとえば、犠牲材料４２５は窒化シリコンを含み得る。図４Ｄに示されるように、余剰の犠牲材料４２５を取り除き誘電層４２２の上面を平坦化して、犠牲プラグ４３０を形成するために、ＣＭＰプロセスが実行され得る。各犠牲プラグ４３０は、それぞれのチャネル構造４１０のチャネルプラグ４２０を保護するために、それぞれのチャネル構造４１０の上にありそれと接触していてもよい。犠牲プラグ４３０は、チャネルプラグ４２０がもはや保護される必要がない後のプロセスにおいては取り除かれるべきである。犠牲プラグ４３０が窒化シリコンを含むいくつかの実施形態では、犠牲プラグ４３０を保護するために、犠牲プラグ４３０に接してオルトケイ酸テトラエチル（ＴＥＯＳ）が形成され得ることが理解される。
方法５００は、図５に示されるように動作５０８に進み、ここで、誘電体スタックを貫通して垂直に延びるスリット開口が形成される。いくつかの実施形態では、スリット開口を形成するために、ローカル誘電層および誘電体スタックを貫通して垂直に延びるスリット開口がエッチングされ、スリット開口の上部が拡大される。
図４Ｄに示されるように、スリット開口４２６は、シリコン基板４０２に達するように、誘電層４２２、ならびに誘電体スタック４０４（図４Ｃに示される）の交互配置された犠牲層４０６および誘電層４０８（たとえば、窒化シリコン層および酸化シリコン層）を貫通してエッチングされる。エッチングプロセスは、ウェットエッチングおよび／またはドライエッチング（たとえば、ＤＲＩＥ）の１つまたは複数のサイクルを含み得る。図４Ｄに示されるように、スリット開口４２６の上部４２８は、たとえば、スリット開口４２６の上端を囲む誘電層４２２の部分をエッチングによりさらに除去することによって、スリット開口４２６の上端に「ディッシング」形状を形成するために拡大され得る。スリット開口４２６の上部４２８の「ディッシング」形状は、後のプロセスにおけるスリット開口４２６への材料の堆積を助けることができる。
図５に示されるように、方法５００は、交互配置された導電層および誘電層を含むメモリスタックが、スリット開口を通じて、犠牲層を導電層で置換する（すなわち、いわゆる「ゲート置換」プロセス）ことによって形成される、動作５１０に進む。図４Ｄに示されるように、犠牲層４０６（図４Ｃに示される）は導電層４３２により置き換えられ、それにより、交互配置された導電層４３２および誘電層４０８を含むメモリスタック４３４が形成される。
いくつかの実施形態では、スリット開口４２６を通じて犠牲層４０６を取り除くことによって、横方向の凹部（図示せず）がまず形成される。いくつかの実施形態では、犠牲層４０６は、スリット開口４２６を通じてエッチング液を塗布することによって除去されるので、犠牲層４０６は除去され、誘電層４０８間に交互配置された横方向の凹部が生じる。エッチング液は、誘電層４０８に対して選択的に犠牲層４０６をエッチングする任意の適切なエッチャントを含み得る。図４Ｄに示されるように、導電層４３２は、スリット開口４２６を通じて横方向の凹部へと堆積される。いくつかの実施形態では、ゲート誘電層が導電層４３２の前に横方向の凹部へと堆積されるので、導電層４３２はゲート誘電層に堆積される。金属層などの導電層４３２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して堆積され得る。
図５に示されるように、方法５００は、第１のコンタクト部分がスリット開口において形成される、動作５１２に進む。いくつかの実施形態では、第１のコンタクト部分を形成するために、スペーサがスリット開口の側壁を覆って形成され、第１のコンタクト材料がスリット開口においてスペーサを覆って堆積され、第１のコンタクト材料がスリット開口においてエッチバックされるので、第１のコンタクト部分の上端はスリット開口の上部の下にある。第１のコンタクト材料はポリシリコンを含み得る。
図４Ｄに示されるように、ドープされた領域４３６がまず、（シリコン基板４０２の中の）スリット開口４２６の下端に形成されてもよく、次いでスペーサ４３８が、スリット開口４２６の側壁を覆って形成されてもよい。ドープされた領域４３６が、スリット開口４２６を通じて露出されるシリコン基板４０２の部分へとＰ型またはＮ型のドーパントをドープするために、イオン注入および／または熱拡散によって形成され得る。いくつかの実施形態では、エッチバック凹部は、スリット開口４２６の側壁に隣接する各導電層４３２において形成される。エッチバック凹部は、スリット開口４２６を通じたウェットエッチングおよび／またはドライエッチングプロセスを使用してエッチバックされ得る。いくつかの実施形態によれば、酸化シリコンおよび窒化シリコンなどの１つまたは複数の誘電層を含むスペーサ４３８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、エッチバック凹部へとスリット開口４２６の側壁に沿って堆積される。
図４Ｅに示されるように、ドープされる領域４３６と接触している下側コンタクト部分４４２－１は、スリット開口４２６の下部に形成される。いくつかの実施形態では、たとえばポリシリコンを含むコンタクト材料は、スリット開口４２６へとスペーサ４３８を覆って堆積される。上で説明されたように、スリット開口４２６の上部４２８の「ディッシング」形状は、たとえば空洞および継ぎ目がより少ないことにより、スリット開口４２６へのコンタクト材料の堆積を助けることができる。いくつかの実施形態では、スリット開口４２６の上部にあるコンタクト材料の部分を取り除き、スリット開口４２６の下部に下側コンタクト部分４４２－１を残すために、エッチバックプロセスが実行される（たとえば、下側コンタクト部分４４２－１の上端はスリット開口４２６の上部の下にある）。たとえば、ウェットエッチングおよび／またはドライエッチングを使用して、ポリシリコンがエッチバックされ得る。したがって、犠牲プラグ４３０（たとえば、窒化シリコンを有する）は、スリット開口４２６に下側コンタクト部分４４２－１を形成するエッチングバックプロセスの間に、ポリシリコンを有するチャネルプラグ４２０を保護することができる。
方法５００は、図５に示されるように動作５１４に進み、ここで、チャネル構造を露出するために、第１のコンタクト部分を形成した後で犠牲プラグが取り除かれる。図４Ｆに示されるように、犠牲プラグ４３０は、チャネル構造４１０を露出するために、スリット開口４２６に下側コンタクト部分４４２－１を形成した後で取り除かれる。いくつかの実施形態では、犠牲プラグ４３０は、ウェットエッチングおよび／またはドライエッチングを使用してエッチングにより除去され、ローカルコンタクトホール４２４を残し、チャネル構造４１０の上端においてチャネルプラグ４２０を露出する。
方法５００は、図５に示されるように動作５１６に進み、ここで、チャネル構造の上にありそれと接触しているチャネルローカルコンタクトと、スリット開口において第１のコンタクト部分の上にある第２のコンタクト部分が、同時に形成される。いくつかの実施形態では、チャネルローカルコンタクトおよび第２のコンタクト部分を同時に形成するために、チャネルローカルコンタクトの上端がスリット構造の第２のコンタクト部分の上端と同一平面にあるように、ローカルコンタクトホールおよびスリット開口へと第２のコンタクト材料が同時に堆積され、堆積された第２のコンタクト材料が平坦化される。第２のコンタクト材料はタングステンを含み得る。
図４Ｇに示されるように、コンタクト材料４４４（たとえば、タングステン）は、同じ堆積ステップにおいて、ローカルコンタクトホール４２４およびスリット開口４２６の残りの空間（図４Ｇに示される）へと同時に堆積される。堆積プロセスは、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはこれらの任意の組合せなどの、薄膜堆積プロセスを含み得る。図４Ｈに示されるように、余剰のコンタクト材料４４４を取り除き、コンタクト材料４４４（図４Ｇに示される）の上面を平坦化するために、ＣＭＰプロセスが実行され得る。ＣＭＰプロセスは、同じ平面に大きなコンタクト材料パターン（たとえば、タングステンパターン）があることにより、実行可能になり得る。結果として、図４Ｈに示されるように、チャネルローカルコンタクト４４６がそれぞれ、チャネル構造４１０の上にそれと接触して形成され、上側コンタクト部分４４２－２が、下側コンタクト部分４４２－１の上に形成される。こうして、スペーサ４３８、下側コンタクト部分４４２－１、および上側コンタクト部分４４２－２を含むスリット構造４４８が形成される。いくつかの実施形態によれば、チャネルローカルコンタクト４４６の上端および上側コンタクト部分４４２－２の上端は、同じ平坦化プロセスの後で互いに同一平面にある。図４Ｈに示されるように、上で詳しく説明されたように、ＣＭＰプロセスは、上側コンタクト部分４４２－２の上端において「ディッシング」形状を切り落とすことができる。すなわち、いくつかの実施形態によれば、コンタクト材料４４４の比較的大きいパターン（図４Ｇに示される）により、ＣＭＰプロセスは、平面視においてスペーサ４３８の境界を超える余剰のコンタクト材料４４４を取り除くようにさらに進むことが可能になる。
本開示の一態様によれば、３Ｄメモリデバイスは、基板、メモリスタック、チャネル構造、チャネルローカルコンタクト、およびスリット構造を含む。メモリスタックは、基板の上に交互配置された導電層および誘電層を含む。チャネル構造は、メモリスタックを貫通して垂直に延びる。チャネルローカルコンタクトは、チャネル構造の上にありそれと接触している。スリット構造は、メモリスタックを貫通して垂直に延びる。スリット構造は、第１のコンタクト部分と、第１のコンタクト部分の上にあり第１のコンタクト部分と異なる材料を有する第２のコンタクト部分とを含む、コンタクトを含む。スリット構造の第２のコンタクト部分の上端は、チャネルローカルコンタクトの上端と同一平面にある。
いくつかの実施形態によれば、スリット構造の第２のコンタクト部分およびチャネルローカルコンタクトは、同じ導電性材料を含む。いくつかの実施形態では、スリット構造の第１のコンタクト部分はポリシリコンを含み、スリット構造の第２のコンタクト部分およびチャネルローカルコンタクトは同じ金属を含む。金属はタングステンを含み得る。
いくつかの実施形態では、スリット構造は、スリット構造のコンタクトとメモリスタックの導電層との間の横方向のスペーサを含む。
いくつかの実施形態では、スリット構造の第２のコンタクト部分の上端は、平面視においてスペーサの境界を超えない。
いくつかの実施形態では、第２のコンタクト部分の上端の直径は、スペーサの外径より大きくない。
いくつかの実施形態では、第２のコンタクト部分の上端の直径は、チャネルローカルコンタクトの直径より大きい。
いくつかの実施形態では、チャネル構造は、半導体チャネルおよびメモリフィルムを備える。
いくつかの実施形態では、チャネル構造は、チャネル構造の頂部の中にありチャネルローカルコンタクトと接触している、チャネルプラグを備える。
本開示の別の態様によれば、３Ｄメモリデバイスは、基板と、メモリスタックと、チャネル構造と、チャネルローカルコンタクトと、スリット構造とを含む。メモリスタックは、基板の上に交互配置された導電層および誘電層を含む。チャネル構造は、メモリスタックを貫通して垂直に延びる。チャネルローカルコンタクトは、チャネル構造の上にありそれと接触している。スリット構造は、メモリスタックを貫通して垂直に延びる。スリット構造は、スペーサと、第１のコンタクト部分および第１のコンタクト部分の上にあり第１のコンタクト部分と異なる材料を有する第２のコンタクト部分を含む、コンタクトとを含む。第２のコンタクト部分の上端の直径は、第１のコンタクト部分の上端の直径より大きく、スペーサの外径より大きくない。
いくつかの実施形態では、スリット構造の第２のコンタクト部分の上端は、チャネルローカルコンタクトの上端と同一平面にある。
いくつかの実施形態では、スリット構造の第２のコンタクト部分およびチャネルローカルコンタクトは、同じ導電性材料を含む。いくつかの実施形態では、スリット構造の第１のコンタクト部分はポリシリコンを含み、スリット構造の第２のコンタクト部分およびチャネルローカルコンタクトは同じ金属を含む。金属はタングステンを含み得る。
いくつかの実施形態では、第２のコンタクト部分の上端の直径は、チャネルローカルコンタクトの直径より大きい。
いくつかの実施形態では、チャネル構造は半導体チャネルおよびメモリフィルムを備える。
いくつかの実施形態では、チャネル構造は、チャネル構造の頂部にありチャネルローカルコンタクトと接触しているチャネルプラグを備える。
本開示のさらに別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示される。基板の上に交互配置された犠牲層および誘電層を含む誘電体スタックを貫通して垂直に延びるチャネル構造が、形成される。チャネル構造の上にありそれと接触している犠牲プラグが形成される。誘電体スタックを貫通して垂直に延びるスリット開口が形成される。交互配置された導電層および誘電層を含むメモリスタックは、スリット開口を通じて、犠牲層を導電層で置換することによって形成される。第１のコンタクト部分はスリット開口において形成される。チャネル構造を露出するために、第１のコンタクト部分を形成した後で犠牲プラグが取り除かれる。チャネル構造の上にありそれと接触しているチャネルローカルコンタクト、およびスリット開口において第１のコンタクト部分の上にある第２のコンタクト部分が、同時に形成される。
いくつかの実施形態では、チャネル構造を形成するために、続いてメモリフィルムおよび半導体チャネルがチャネルホールの側壁を覆って形成され、チャネルプラグが半導体チャネルの上にそれと接触して形成される。
いくつかの実施形態では、犠牲プラグを形成するために、誘電体スタックに接してローカル誘電層が形成され、チャネル構造を露出するために、ローカル誘電層を貫通してローカルコンタクトホールがエッチングされ、チャネルプラグの材料とは異なる犠牲材料が、ローカルコンタクトホールへと堆積される。犠牲材料は窒化シリコンを含み得る。
いくつかの実施形態では、スリット開口を形成するために、ローカル誘電層および誘電体スタックを貫通して垂直に延びるスリット開口がエッチングされ、スリット開口の上部が拡大される。
いくつかの実施形態では、スリット開口に第１のコンタクト部分を形成するために、スリット開口の側壁を覆ってスペーサが形成され、スリット開口の中のスペーサを覆って第１のコンタクト材料が堆積され、スリット開口において第１のコンタクト材料がエッチバックされるので、第１のコンタクト部分の上端はスリット開口の上部の下にある。第１のコンタクト材料はポリシリコンを含み得る。
いくつかの実施形態では、チャネルローカルコンタクトおよび第２のコンタクト部分を同時に形成するために、ローカルコンタクトホールおよびスリット開口へと第２のコンタクト材料が同時に堆積され、堆積された第２のコンタクト材料が平坦化されるので、チャネルローカルコンタクトの上端は、スリット構造の第２のコンタクト部分の上端と同一平面にある。第２のコンタクト材料はタングステンを含み得る。
特定の実施形態の前述の説明は、他者が当技術分野の知識を適用することによって、過度な実験なしで、本開示の全般的な概念から逸脱することなく、そのような特定の実施形態を様々な用途のために容易に改変および／または適合できるように、本開示の全般的な性質を明らかにする。したがって、そのような適応および改変は、本明細書において提示される教示および案内に基づいて、開示される実施形態の均等物の意味および範囲内にあることが意図される。本明細書における語句または用語は、限定ではなく説明が目的であるので、本明細書の用語または語句は教示および案内に照らして当業者により解釈されるべきであることを理解されたい。
本開示の実施形態は、指定された機能の実装および機能の関係を示す、機能構築ブロックの助けを得て上で説明された。これらの機能構築ブロックの境界は、説明の便宜上、本明細書では恣意的に定義されている。指定された機能および機能の関係が適切に実行される限り、代替的な境界が定義され得る。
発明を実施するための形態および要約書のセクションは、本開示のすべてではないが１つまたは複数の例示的な実施形態を、発明者により企図されるように記載することがあるので、本開示および添付の特許請求の範囲をいかようにも限定することは意図されない。
本開示の幅および範囲は、上で説明された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物にのみ従って定義されるべきである。
１００ ３Ｄメモリデバイス
１０２ 基板
１０４ メモリスタック
１０６ チャネル構造
１０８ スリット構造
１１０ ローカルコンタクト層
１１２ チャネルローカルコンタクト
１１４ スリットローカルコンタクト
１１６ スペーサ
１１８ ソースコンタクト
２００ ３Ｄメモリデバイス
２０２ 基板
２０４ チャネル構造
２０６ 導電層
２０８ 誘電層
２１０ メモリスタック
２１２ 半導体チャネル
２１４ メモリフィルム
２１６ キャッピング層
２１８ 半導体プラグ
２２０ チャネルプラグ
２２２ ローカルコンタクト層
２２４ チャネルローカルコンタクト
２２６ スリット構造
２２８ コンタクト
２２８－１ 下側コンタクト部分
２２８－２ 上側コンタクト部分
２３０ スペーサ
２３２ ドープされた領域
４０２ シリコン基板
４０４ 誘電体スタック
４０６ 犠牲層
４０８ 誘電層
４１０ チャネル構造
４１２ 半導体プラグ
４１４ メモリフィルム
４１６ 半導体チャネル
４１８ キャッピング層
４２０ チャネルプラグ
４２２ ローカル誘電層
４２４ ローカルコンタクトホール
４２５ 犠牲材料
４２６ スリット開口
４２８ 頂部
４３０ 犠牲プラグ
４３２ 導電層
４３４ メモリスタック
４３６ ドープされた領域
４３８ スペーサ
４４２－１ 下側コンタクト部分
４４２－２ 上側コンタクト部分
４４４ コンタクト材料
４４６ チャネルローカルコンタクト
４４８ スリット構造

Claims (20)

  1. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
    基板の上に交互配置された犠牲層および誘電層を備える誘電体スタックを貫通して垂直に延びるチャネル構造を形成するステップと、
    前記チャネル構造の上にあり前記チャネル構造と接触している犠牲プラグを形成するステップと、
    前記誘電体スタックを貫通して垂直に延びるスリット開口を形成するステップと、
    前記スリット開口を通じて前記犠牲層を導電層で置き換えることによって、交互配置された前記導電層および前記誘電層を備えるメモリスタックを形成するステップと、
    前記スリット開口に第１のコンタクト部分を形成するステップであって、前記スリット開口の側壁の上にスペーサを形成するステップであって、前記スペーサが、前記導電層に形成されるエッチバック凹部のうちの１つまたは複数を備える、ステップと、前記スリット開口の中の前記スペーサへと第１のコンタクト材料を堆積するステップとを備える、ステップと、
    前記チャネル構造を露出するために、前記第１のコンタクト部分を形成した後で前記犠牲プラグを取り除くステップと、
    （ｉ）前記チャネル構造の上にあり前記チャネル構造と接触しているチャネルローカルコンタクト、および（ｉｉ）前記スリット開口の中の前記第１のコンタクト部分の上にある第２のコンタクト部分を同時に形成するステップとを備える、方法。
  2. 前記チャネル構造を形成するステップが、
    前記誘電体スタックを貫通して垂直に延びるチャネルホールをエッチングするステップと、
    前記チャネルホールの側壁を覆ってメモリフィルムおよび半導体チャネルを続いて形成するステップと、
    前記半導体チャネルの上に前記半導体チャネルと接触してチャネルプラグを形成するステップとを備える、請求項１に記載の方法。
  3. 前記犠牲プラグを形成するステップが、
    前記誘電体スタックにローカル誘電層を形成するステップと、
    前記チャネル構造を露出するために、前記ローカル誘電層を貫通してローカルコンタクトホールをエッチングするステップと、
    前記チャネルプラグの材料と異なる犠牲材料を前記ローカルコンタクトホールへと堆積するステップとを備える、請求項２に記載の方法。
  4. 前記犠牲材料が窒化シリコンを備える、請求項３に記載の方法。
  5. 前記スリット開口を形成するステップが、
    前記ローカル誘電層および前記誘電体スタックを貫通して垂直に延びる前記スリット開口をエッチングするステップと、
    前記スリット開口の上部を拡大するステップとを備える、請求項３または４に記載の方法。
  6. 前記スリット開口に前記第１のコンタクト部分を形成するステップが、
    前記第１のコンタクト部分の上端が前記スリット開口の前記上部の下にあるように、前記スリット開口において前記第１のコンタクト材料をエッチバックするステップをさらに備える、請求項５に記載の方法。
  7. 前記第１のコンタクト材料がポリシリコンを備える、請求項６に記載の方法。
  8. 前記チャネルローカルコンタクトおよび前記第２のコンタクト部分を同時に形成するステップが、
    第２のコンタクト材料を前記ローカルコンタクトホールおよび前記スリット開口へと同時に堆積するステップと、
    前記チャネルローカルコンタクトの上端が前記第２のコンタクト部分の上端と同一平面にあるように、前記堆積された第２のコンタクト材料を平坦化するステップとを備える、請求項３に記載の方法。
  9. 前記第２のコンタクト材料がタングステンを備える、請求項８に記載の方法。
  10. ３次元（３Ｄ）メモリデバイスであって、
    基板と、
    前記基板の上に交互配置された導電層および誘電層を備えるメモリスタックと、
    前記メモリスタックを貫通して垂直に延びるチャネル構造と、
    前記チャネル構造の上にあり前記チャネル構造と接触しているチャネルローカルコンタクトと、
    前記メモリスタックを貫通して垂直に延びるスリット構造とを備え、
    前記スリット構造がスペーサおよびコンタクトを備え、前記スペーサが、前記導電層に形成されるエッチバック凹部のうちの１つまたは複数を備え、前記コンタクトが、前記スリット構造の底部に、かつ前記スペーサに接して形成される第１のコンタクト部分と、前記第１のコンタクト部分と異なる材料を有する前記第１のコンタクト部分の上に形成される第２のコンタクト部分とを備え、前記第２のコンタクト部分は、前記スペーサに接して形成され、前記スリット構造の前記第２のコンタクト部分および前記チャネルローカルコンタクトが同じ導電性材料を備える、３次元メモリデバイス。
  11. 前記スリット構造の前記第１のコンタクト部分がポリシリコンを備え、前記スリット構造の前記第２のコンタクト部分および前記チャネルローカルコンタクトが同じ金属を備える、請求項１０に記載の３次元メモリデバイス。
  12. 前記金属がタングステンを備える、請求項１１に記載の３次元メモリデバイス。
  13. 前記スリット構造が、前記スリット構造の前記コンタクトと前記メモリスタックの前記導電層との間の横方向の前記スペーサを備える、請求項１０から１２のいずれか一項に記載の３次元メモリデバイス。
  14. 前記スリット構造の前記第２のコンタクト部分の上端が、平面視において前記スペーサの境界を超えない、請求項１３に記載の３次元メモリデバイス。
  15. 前記第２のコンタクト部分の上端の直径が、前記スペーサの外径より大きくない、請求項１３に記載の３次元メモリデバイス。
  16. 前記第２のコンタクト部分の前記上端の前記直径が、前記チャネルローカルコンタクトの直径より大きい、請求項１５に記載の３次元メモリデバイス。
  17. 前記チャネル構造が半導体チャネルおよびメモリフィルムを備える、請求項１０に記載の３次元メモリデバイス。
  18. 前記チャネル構造が、前記チャネル構造の上部にあり前記チャネルローカルコンタクトと接触しているチャネルプラグを備える、請求項１０に記載の３次元メモリデバイス。
  19. 前記スリット構造の前記第２のコンタクト部分の上端が前記チャネルローカルコンタクトの上端と同一平面にある、請求項１０に記載の３次元メモリデバイス。
  20. 前記第２のコンタクト部分の上端の直径が、前記第１のコンタクト部分の上端の直径より大きく、前記スペーサの外径より大きくない、請求項１０に記載の３次元メモリデバイス。
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