CN113488475B - 三维存储器设备的局部触点及用于形成其的方法 - Google Patents

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Abstract

公开了3D存储器设备和用于形成其的方法的实施方式。在一示例中，3D存储器设备包括衬底、存储器堆叠、沟道结构、沟道局部触点和狭缝结构。存储器堆叠包括在衬底之上的交错的导电层和电介质层。沟道结构垂直地延伸穿过存储器堆叠。沟道局部触点在沟道结构之上并与沟道结构接触。狭缝结构垂直地延伸穿过存储器堆叠。狭缝结构包括触点，其包括第一接触部分和在第一接触部分之上并具有第一接触部分的不同材料的第二接触部分。狭缝结构的第二接触部分的上端与沟道局部触点的上端齐平。

Description

三维存储器设备的局部触点及用于形成其的方法
背景
本公开内容的实施方式涉及三维(3D)存储器设备及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺来将平面存储器单元按比例缩小到较小的尺寸。然而，当存储器单元的特征尺寸接近下限时，平面工艺和制造技术变得越来越有挑战性且造价昂贵。作为结果，平面存储器单元的存储器密度接近上限。
3D存储器架构可以处理在平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围设备。
概述
本文公开了3D存储器设备及用于形成其的方法的实施方式。
在一个示例中，3D存储器设备包括衬底、存储器堆叠、沟道结构、沟道局部触点和狭缝结构。存储器堆叠包括在衬底之上的交错的导电层和电介质层。沟道结构垂直地延伸穿过存储器堆叠。沟道局部触点在沟道结构之上并与沟道结构接触。狭缝结构垂直地延伸穿过存储器堆叠。狭缝结构包括触点，其包括第一接触部分和在第一接触部分之上并具有第一接触部分的不同材料的第二接触部分。狭缝结构的第二接触部分的上端与沟道局部触点的上端齐平。
在另一示例中，3D存储器设备包括衬底、存储器堆叠、沟道结构、沟道局部触点和狭缝结构。存储器堆叠包括在衬底之上的交错的导电层和电介质层。沟道结构垂直地延伸穿过存储器堆叠。沟道局部触点在沟道结构之上并与沟道结构接触。狭缝结构垂直地延伸穿过存储器堆叠。狭缝结构包括隔板和触点，触点包括第一接触部分和在第一接触部分之上并具有第一接触部分的不同材料的第二接触部分。第二接触部分的上端的直径大于第一接触部分的上端的直径且不大于隔板的外径。
在又一示例中，公开了用于形成3D存储器设备的方法。形成垂直地延伸穿过电介质堆叠的沟道结构，电介质堆叠包括在衬底之上的交错的牺牲层和电介质层。形成在沟道结构之上并与沟道结构接触的牺牲插塞。形成垂直地延伸穿过电介质堆叠的狭缝开口。通过穿过狭缝开口用导电层代替牺牲层来形成包括交错的导电层和电介质层的存储器堆叠。第一接触部分在狭缝开口中形成。在形成第一接触部分之后移除牺牲插塞以暴露沟道结构。同时形成在沟道结构之上并与沟道结构接触的沟道局部触点以及在狭缝开口中的第一接触部分之上的第二接触部分。
附图的简要说明
合并在本文中并形成说明书的一部分的附图示出本公开内容的实施方式，且连同本描述一起进一步用来解释本公开内容的原理并使相关领域中的技术人员能够制造并使用本公开内容。
图1示出3D存储器设备的横截面。
图2示出根据本公开内容的一些实施方式的示例性3D存储器设备的横截面。
图3A和3B示出根据本公开内容的一些实施方式的图2中的示例性3D存储器设备的平面图。
图4A-4H示出根据本公开内容的一些实施方式的用于形成示例性3D存储器设备的制造工艺。
图5示出根据本公开内容的一些实施方式的用于形成示例性3D存储器设备的方法的流程图。
将参考附图描述本公开内容的实施方式。
详细描述
虽然讨论了特定的配置和布置，但应理解，这可以仅为了说明性目的而完成。相关领域中的技术人员将认识到，其它配置和布置可以被使用而不偏离本公开内容的精神和范围。对相关领域中的技术人员将显而易见的是，本公开内容也可以在各种其它应用中被使用。
注意，在本说明书中对“一个实施方式”、“实施方式”、“示例实施方式”、“一些实施方式”等的提及指示所描述的实施方式可以包括特定特征、结构或特性，但每个实施方式可能不一定包括特定特征、结构或特性。而且，这样的短语并不一定指同一实施方式。此外，当结合实施方式描述特定特征、结构或特性时，它将在相关领域中的技术人员的知识内以结合其它实施方式(不管是否被明确描述)来影响这样的特征、结构或特性。
通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地根据上下文，如在本文使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性或可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地根据上下文，术语例如“一(a)”、“一个(an)”和“所述(the)”再次可以被理解为传达单数用法或传达复数用法。此外，至少部分地根据上下文，术语“基于”可以被理解为不一定意欲传达排他的一组因素，且可以替代地再次允许不一定被明确描述的额外因素的存在。
应容易理解，在本公开内容中的“在……上”、“在……上面”和“在……之上”的含义应以最广泛的方式被解释，使得“在……上”不仅意指“直接在某物上”，而且还包括“在某物上”而在其之间有中间特征或层的含义，以及“在……上面”或“在……之上”不仅意指“在某物上面”或“在某物之上”的含义，但还可以包括它“在某物上面”或“在某物之上”而在其之间没有中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文为了便于描述而用于描述一个元件或特征与如在附图中所示的另外的元件或特征的关系。除了在附图中描绘的定向以外，空间相对术语意欲还包括在使用或操作中的设备的不同定向。装置可以另外方式被定向(旋转90度或在其它定向处)，且在本文使用的空间相对描述符可以相应地同样被解释。
如在本文使用的，术语“衬底”指随后的材料层被添加到其上的材料。衬底本身可以被图案化。在衬底的顶部上添加的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括大量半导体材料(诸如硅、锗、砷化镓、磷化铟等)。可选地，衬底可以由非导电材料(诸如玻璃、塑料或蓝宝石晶圆)制成。
如在本文使用的，术语“层”指包括具有一定厚度的区域的材料部分。层可以在整个底层或上覆结构之上延伸，或可以具有比底层或上覆结构的宽度小的宽度。此外，层可以是具有比连续结构的厚度小的厚度的同质或不同质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在其处的任何对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以包括在其中的一个或多个层，和/或可以具有在其上、在其之上和/或在其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或通孔触点)和一个或多个电介质层。
如在本文使用的，术语“名义上/名义上地”指在产品或过程的设计阶段期间设置的部件或过程操作的特性或参数的期望或目标值连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造工艺或容限中的轻微变化。如在本文使用的，术语“大约”指示可以基于与主题半导体设备相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示在例如值的10-30％(例如，值的±10％、±20％或±30％)内变化的给定量的值。
如在本文使用的，术语“3D存储器设备”指具有在横向定向的衬底上的存储器单元晶体管的垂直定向的串(在本文被称为“存储器串”，诸如NAND存储器串)的半导体设备，使得存储器串在相对于衬底的垂直方向上延伸。如在本文使用的，术语“垂直/垂直地”意指名义上垂直于衬底的横向表面。
在一些3D存储器设备(诸如3D NAND存储器设备)中，狭缝结构用于各种功能，包括将存储器阵列分成多个块，在栅极替换工艺期间提供对蚀刻剂和化学前驱体的入口以及提供与存储器阵列的源极的电连接。图1示出3D存储器设备100的横截面。如图1所示，3D存储器设备100包括在衬底102之上的存储器堆叠104。3D存储器设备100还包括沟道结构106和狭缝结构108的阵列，每个沟道结构106和狭缝结构108垂直地延伸穿过存储器堆叠104。在NAND闪存设备中，每个沟道结构106起NAND存储器串的作用，以及狭缝结构108起与NAND存储器串的源极(例如沟道结构106的阵列的阵列公共源极(ACS))的电连接的作用。狭缝结构108包括由隔板116围绕的源极触点118。
3D存储器设备100还包括在存储器堆叠104之上的沟道结构106和狭缝结构108的互连结构，其包括在存储器堆叠104之上的局部接触层110。注意，在图1中包括x-轴、y-轴和z-轴以示出在3D存储器设备100中的部件的空间关系。衬底102包括在x-y平面中横向延伸的两个横向表面：在晶圆的正面上的前表面和在与晶圆的正面相对的反面上的后表面。x-方向和y-方向是在晶圆平面中的两个正交方向：x-方向是字线方向，以及y-方向是位线方向。z-轴垂直于x-轴和y-轴。如在本文使用的，当衬底位于在z-方向上的半导体设备的最低平面中时，相对于在z-方向(例如，垂直于x-y平面的垂直方向)上的半导体设备的衬底(例如，衬底102)来确定一个部件(例如，层或设备)是否在半导体设备(例如，3D存储器设备100)“上”、“之上”或“之下”。遍及本公开内容应用描述空间关系的相同概念。
局部接触层110包括与存储器堆叠104中的结构直接接触的局部触点(也被称为“C1”)，包括分别与沟道结构106接触的沟道局部触点112和与狭缝结构108接触的狭缝局部触点114。在形成3D存储器设备100时，在局部触点(例如，沟道局部触点112)的形成之前形成狭缝结构108。作为结果，沟道结构106和狭缝结构108的上端与彼此齐平，且狭缝局部触点114是使狭缝结构108互连所必需的，如图1所示。然而，在栅极替换工艺和用于形成狭缝结构108的工艺之后，晶圆的局部应力变得更差，这使在每个沟道局部触点112和相应沟道结构106之间的覆盖变得更有挑战性，特别是当3D存储器设备100的水平继续不断提高时。例如，当接触孔在栅极替换和狭缝结构108的形成之后被蚀刻时，晶圆局部应力可能增加在沟道局部触点112的接触孔和沟道结构106的上端之间的未对准的出现。
而且，如图1所示，狭缝结构108的源极触点118的上端具有“碟形”剖面，其使在形成狭缝结构时各种材料沉积到狭缝开口内变得更容易，但在制造之后的3D存储器设备100的最后阶段中是不合乎需要的。然而，当不同的材料(例如，多晶硅和钨)分别在沟道结构106和源极触点118的上端处形成时，很难通过平面化工艺(例如，化学机械抛光(CMP))来修剪在源极触点118的上端处的“碟形”剖面。由于“碟形”剖面，源极触点118的上端超出在平面视图中的隔板116的边界。例如，如图1所示，源极触点118的上端的直径大于在x-方向上的隔板116的外径。
根据本公开内容的各种实施方式提供具有改进的局部接触结构和制造工艺的3D存储器设备。通过移动在制造工艺中的较早期(即，在栅极替换和狭缝结构形成过程之前)蚀刻沟道局部触点的接触孔的步骤，可以减小晶圆局部应力，这又减小覆盖控制的复杂性。对制造工艺的修改也可以跳过狭缝局部触点的形成，从而进一步减小覆盖控制的挑战。在一些实施方式中，用于形成沟道局部触点和狭缝结构的相同的导电材料(例如，钨)可以在同一工艺中被沉积以减小制造成本。而且，通过合并具有相同的导电材料(例如，钨)的沟道局部触点和狭缝结构的接触沉积工艺，可以用相同材料的更多图案改进平面化工艺(例如，CMP)以修剪在狭缝结构的顶部部分处的“碟形”剖面。
图2示出根据本公开内容的一些实施方式的示例性3D存储器设备200的横截面。3D存储器设备200可以包括衬底202，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化硅(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其它适当的材料。在一些实施方式中，衬底202是通过研磨、蚀刻、CMP或其任何组合而变薄的经减薄的衬底(例如，半导体层)。
3D存储器设备200可以是单片3D存储器设备的部分。术语“单片”意味着3D存储器设备的部件(例如，外围设备和存储器阵列设备)在单个衬底上形成。对于单片3D存储器设备，由于外围设备处理和存储器阵列设备处理的涉及，制造遇到额外的限制。例如，存储器阵列设备(例如，NAND存储器串)的制造由与外围设备相关联的热预算约束，外围设备在同一衬底上已经形成或将形成。
可选地，3D存储器设备200可以是非单片3D存储器设备的部分，其中部件(例如，外围设备和存储器阵列设备)可以在不同的衬底上单独地形成且然后例如以面对面方式被键合。在一些实施方式中，存储器阵列设备衬底(例如，衬底202)保持作为经键合的非单片3D存储器设备的衬底，且外围设备(例如，包括用于便于3D存储器设备200的操作的任何适当的数字、模拟和/或混合信号外围电路，诸如页面缓冲器、解码器和锁存器；未示出)被翻转并朝着存储器阵列设备(例如，NAND存储器串)面向下用于混合键合。应理解的是，在一些实施方式中，存储器阵列设备衬底(例如，衬底202)被翻转并朝着外围设备(未示出)面向下用于混合键合，使得在经键合的非单片3D存储器设备中，存储器阵列设备在外围设备之上。存储器阵列设备衬底(例如，衬底202)可以是经减薄的衬底(其不是经键合的非单片3D存储器设备的衬底)，且可以在经减薄的存储器阵列设备衬底的背面上形成非单片3D存储器设备的后段制程(BEOL)互连。
在一些实施方式中，3D存储器设备200是NAND闪存设备，其中以NAND存储器串的阵列的形式提供存储器单元，每个NAND存储器串在衬底202之上垂直地延伸。存储器阵列设备可以包括起NAND存储器串的阵列的作用的沟道结构204的阵列。如图2所示，沟道结构204可以垂直地延伸穿过多个对，每个对包括导电层206和电介质层208。交错的导电层206和电介质层208是存储器堆叠210的部分。在存储器堆叠210中的导电层206和电介质层208的对的数量(例如，32、64、96或128)确定在3D存储器设备200中的存储器单元的数量。应理解的是，在一些实施方式中，存储器堆叠210可以具有多层面架构，其包括堆叠在彼此之上的多个存储器层面。在每个存储器层面中的导电层206和电介质层208的对的数量可以是相同或不同的。
存储器堆叠210可以包括多个交错的导电层206和电介质层208。在存储器堆叠210中的导电层206和电介质层208可以在垂直方向上交替。换句话说，除了在存储器堆叠210的顶部或底部处的层以外，每个导电层206可以在两个侧面上由两个电介质层208邻接，以及每个电介质层208可以在两个侧面上由两个导电层206邻接。导电层206可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。每个导电层206可以是围绕沟道结构204的栅极电极(栅极线)，且可以作为字线横向地延伸。电介质层208可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图2所示，沟道结构204可以包括填充有半导体层(例如，作为半导体沟道212)和复合电介质层(例如，作为存储器膜214)的沟道孔。在一些实施方式中，半导体沟道212包括硅，诸如非晶形硅、多晶硅或单晶硅。在一些实施方式中，存储器膜214是包括隧穿层、存储层(也被称为“电荷捕获层”)和阻挡层的复合层。沟道结构204的剩余空间可以部分地或全部被填充有包括电介质材料(诸如氧化硅和/或空气间隙)的上覆层216。沟道结构204可以具有圆柱体形状(例如，立柱形状)。根据一些实施方式，上覆层216、半导体沟道212、存储器膜214的隧穿层、存储层和阻挡层以这个顺序从立柱的中心朝着外表面径向地布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜214可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施方式中，沟道结构204还包括在沟道结构204的底部部分中(例如，下端处)的半导体插塞218。如在本文使用的，当衬底202位于3D存储器设备200的最低平面中时，部件(例如，沟道结构204)的“上端”是在y-方向上更远离衬底202的端部，以及部件(例如，沟道结构204)的“下端”是在y-方向上更接近衬底202的端部。半导体插塞218可以包括在任何适当的方向上从衬底202外延地生长的半导体材料(诸如硅)。应理解的是，在一些实施方式中，半导体插塞218包括单晶硅(衬底202的相同材料)。换句话说，半导体插塞218可以包括外延地生长的半导体层，其是与衬底202相同的材料。半导体插塞218可以在半导体沟道212的下端之下并与半导体沟道212的下端接触。半导体插塞218可以起由NAND存储器串的源极选择栅极控制的沟道的作用。
在一些实施方式中，沟道结构204还包括在沟道结构204的顶部部分中(例如，上端处)的沟道插塞220。沟道插塞220可以在半导体沟道212的上端之上并与半导体沟道212的上端接触。沟道插塞220可以包括半导体材料(例如，多晶硅)。通过在3D存储器设备200的制造期间覆盖沟道结构204的上端，沟道插塞220可以起蚀刻停止层的作用以阻止对在沟道结构204中填充的电介质(诸如氧化硅和氮化硅)进行蚀刻。在一些实施方式中，沟道插塞220可以起NAND存储器串的漏极的作用。
如图2所示，3D存储器设备200还包括在存储器堆叠210上的局部接触层222。在一些实施方式中，局部接触层222在沟道结构204的上端(即沟道插塞220)的顶部上形成。局部接触层222可以包括多个互连(在本文也被称为“触点”)，包括横向互连线和垂直互连接入(通孔)触点。如在本文使用的，术语“互连”可以广泛地包括任何适当类型的互连，诸如中段制程(MEOL)互连和后段制程(BEOL)互连。在局部接触层222中的互连在本文也被称为“局部触点”(也被称为“C1”)，其与在存储器堆叠210中的结构直接接触。在一些实施方式中，局部接触层222包括在沟道结构204的上端(例如，沟道插塞220)之上并与沟道结构204的上端接触的沟道局部触点224。
局部接触层222还可以包括一个或多个夹层电介质(ILD)层(也被称为“金属间电介质(IMD)层”)，局部触点(例如，沟道局部触点224)可以在该夹层电介质层中形成。在一些实施方式中，局部接触层222包括在一个或多个局部电介质层中的沟道局部触点224。在局部接触层222中的沟道局部触点224可以包括导电材料，包括但不限于Cu、Al、W、Co、硅化物或其任何组合。在一个示例中，沟道局部触点224由钨制成。在局部接触层222中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
如图2所示，3D存储器设备200还包括垂直地延伸穿过局部接触层222和存储器堆叠210的交错的导电层206和电介质层208的狭缝结构226。狭缝结构226也可以垂直地延伸(例如，在图2中的位线方向/y-方向上)以将存储器堆叠210分成多个块。狭缝结构226可以包括提供化学前驱体的入口的狭缝开口以形成导电层206。在一些实施方式中，狭缝结构226还包括在衬底202中的其的下端处的掺杂区232以减小与ACS的电连接的电阻。
在一些实施方式中，狭缝结构226还包括起源极触点的作用的触点228，其用于将NAND存储器串的ACS电气地连接到互连结构，诸如源极线(未示出)。如图2所示，触点228可以包括在狭缝结构226的底部部分中(例如，与掺杂区232接触)的下接触部分228-1和在狭缝结构226的顶部部分中的上接触部分228-2。在一些实施方式中，上接触部分228-2在下接触部分228-1之上并与下接触部分228-1接触，并具有下接触部分228-1的不同材料。下接触部分228-1可以包括导电材料(诸如掺杂多晶硅)以减小与掺杂区232的接触电阻。上接触部分228-2可以包括导电材料，诸如金属，包括但不限于W、Co、Cu、Al或其任何组合。在一个示例中，上接触部分228-2可以包括钨。如下面详细描述的，当沟道局部触点224和狭缝结构226的上接触部分228-2的导电材料在同一过程中被沉积时，上接触部分228-2和沟道局部触点224包括相同的导电材料，诸如相同的金属。在一个示例中，金属可以包括钨。
不同于图1中的3D存储器设备100的狭缝结构108(其具有与在局部接触层110之下的沟道结构106的上端齐平的上端)，图2中的3D存储器设备200的狭缝结构226具有在沟道结构204的上端之上的上端。也就是说，狭缝结构226可以进一步垂直地延伸穿过局部接触层222。作为结果，局部接触层222不包括在狭缝结构226的上端之上并与狭缝结构226的上端接触的狭缝局部触点，其不同于包括狭缝结构108的狭缝局部触点114的在图1中的局部触点层110。如图2所示，根据一些实施方式，狭缝结构226的上接触部分228-2的上端与沟道局部触点224的上端齐平。通过用连续沟槽状互连(例如，狭缝结构226的触点228)代替狭缝局部触点，对在局部接触层222中的局部触点的覆盖控制可以被简化，且互连结构的电阻可以减小。
为了使狭缝结构226的触点228与存储器堆叠210的导电层206电气地绝缘，狭缝结构226还可以包括沿着狭缝开口的侧壁并在邻接狭缝开口的侧壁的回蚀凹部中布置的隔板230。也就是说，可以在触点228和存储器堆叠210的导电层206之间横向地形成隔板230。隔板230可以包括一层或多层电介质材料，诸如氧化硅、氮化硅、氮氧化硅或其任何组合。如图2所示，隔板230可以垂直地延伸(例如，在图2中的位线方向/y-方向上)，并具有沿着在字线方向/x-方向上的狭缝开口的侧壁的某个厚度。也就是说，隔板230可以具有在图2中的字线方向/x-方向上的外径和内径。
不同于图1中的3D存储器设备100的狭缝结构108(其具有在其源极触点118的上端处的“碟形”剖面)，在图2中的3D存储器设备200的狭缝结构226的上接触部分228-2的上端处的“碟形”剖面可以被修剪，即，被减小或甚至移除。在一些实施方式中，如图2所示，上接触部分228-2的上端的直径不大于在字线方向/x-方向上的隔板230的外径。也就是说，根据一些实施方式，上接触部分228-2的上端不超出在平面图中的隔板230的边界，因为上接触部分228-2的超出隔板230的边界的部分可以由于改进的局部接触图案而通过平面化工艺(例如，CMP)被相对容易地移除，如下面详细描述的。
例如，图3A和3B示出根据本公开内容的一些实施方式的图2中的示例性3D存储器设备200的平面图。图3A示出穿过图2中的狭缝结构226的下接触部分228-1的上端的在A–A方向上的横截面的平面图，以及图3B示出穿过图2中的狭缝结构226的上接触部分228-2的上端的在B–B方向上的另一横截面的平面图。如图3B所示，上接触部分228-2的上端不超过在平面图中的隔板230的边界。也就是说，根据一些实施方式，上接触部分228-2的上端的直径d2不大于在字线方向/x-方向上的隔板230的外径D。直径d2可以小于直径D或与直径D相同。如进一步在图3B中所示的，根据一些实施方式，上接触部分228-2的上端的直径d2大于在字线方向/x-方向上的下接触部分228-1的上端的直径d1。在一些实施方式，上接触部分228-2的上端的直径d2大于沟道局部触点224的直径，如图3B所示。
应理解的是，在图2中未示出除了在3D存储器设备200中的局部接触层222以外的额外互连结构，其可以被形成以提供3D存储器设备200的期望互连结构，用于从沟道结构204和狭缝结构226传送电信号和将电信号传送到沟道结构204和狭缝结构226。
图4A-4H示出根据本公开内容的一些实施方式的用于形成示例性3D存储器设备的制造工艺。图5示出根据本公开内容的一些实施方式的用于形成示例性3D存储器设备的方法500的流程图。在图4A-4H和图5中描绘的3D存储器设备的示例包括在图2中描绘的3D存储器设备200。将一起描述图4A-4H和图5。应理解的是，在方法500中所示的操作并不是无遗漏的，以及其它操作也可以在所示操作中的任一个操作之前、之后或之间被执行。此外，一些操作可以同时或以与图5所示的不同的顺序被执行。
参考图5，方法500在操作502处开始，其中在衬底之上形成包括交错的牺牲层和电介质层的电介质堆叠。衬底可以是硅衬底。参考图4A，在硅衬底402之上形成包括多对牺牲层406和电介质层408的电介质堆叠404。根据一些实施方式，电介质堆叠404包括交错的牺牲层406和电介质层408。电介质层408和牺牲层406可以交替地沉积在硅衬底402上以形成电介质堆叠404。在一些实施方式中，每个电介质层408包括一层氧化硅，且每个牺牲层406包括一层氮化硅。也就是说，多个氮化硅层和多个氧化硅层可以交替地沉积在硅衬底402之上以形成电介质堆叠404。可以通过一个或多个薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)来形成电介质堆叠404。
方法500继续进行到操作504，如图5所示，其中形成垂直地延伸穿过电介质堆叠的沟道结构。在一些实施方式中，为了形成沟道结构，形成垂直地延伸穿过电介质堆叠的沟道孔，随后在沟道孔的侧壁之上形成存储器膜和半导体沟道，以及形成在半导体沟道之上并与半导体沟道接触的沟道插塞。
如图4A所示，沟道孔是垂直地延伸穿过电介质堆叠404的开口。在一些实施方式中，多个开口穿过电介质堆叠404而形成，使得每个开口变成用于使单独的沟道结构410在稍后的工艺中生长的位置。在一些实施方式中，用于形成沟道结构410的沟道孔的制造工艺包括湿法蚀刻和/或干法蚀刻，诸如深离子反应蚀刻(DRIE)。在一些实施方式中，沟道结构410的沟道孔进一步穿过硅衬底402的顶部部分延伸。穿过电介质堆叠404的蚀刻过程可以不在硅衬底402的顶表面处停止，并可以继续蚀刻硅衬底402的部分。如图4A所示，可以通过用在任何适当的方向上从硅衬底402(例如，从底表面和/或侧表面)外延地生长的单晶硅填充沟道孔的底部部分来形成半导体插塞412。用于使半导体插塞412外延地生长的制造工艺可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。
如图4A所示，沿着沟道结构410的沟道孔的侧壁并在半导体插塞412之上形成存储器膜414(包括阻挡层、存储层和隧穿层)和半导体沟道416。在一些实施方式中，首先沿着沟道孔的侧壁并在半导体插塞412之上沉积存储器膜414，且然后在存储器膜414之上沉积半导体沟道416。阻挡层、存储层和隧穿层可以随后使用一个或多个薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)以这个顺序被沉积，以形成存储器膜414。然后可以通过使用一个或多个薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)在隧穿层上沉积多晶硅来形成半导体沟道416。半导体沟道416可以使用例如SONO冲压工艺与半导体插塞412接触。在一些实施方式中，半导体沟道416沉积在沟道孔中而不完全填充沟道孔。如图4A所示，可以使用一个或多个薄膜沉积工艺(诸如CVD、PVD、ALD、电镀、无电镀或其任何组合)来在沟道孔中形成上覆层418(诸如氧化硅层)以完全或部分地填充沟道孔的剩余空间。
如图4A所示，在沟道结构410的沟道孔的顶部部分中形成沟道插塞420。在一些实施方式中，在电介质堆叠404的顶表面上的存储器膜414、半导体沟道416和上覆层418的部分被移除并通过CMP、湿法蚀刻和/或干法蚀刻被平面化。然后可以通过对在沟道孔的顶部部分中的半导体沟道416和上覆层418的部分进行湿法蚀刻和/或干法蚀刻来在沟道孔的顶部部分中形成凹部。然后可以通过经由一个或多个薄膜沉积工艺(诸如CVD、PVD、ALD、电镀、无电镀或其任何组合)将半导体材料(诸如多晶硅和/或金属(诸如钨))沉积到凹部内来形成沟道插塞420。从而穿过电介质堆叠404而形成沟道结构410。
方法500继续进行到操作506，如图5所示，其中形成在沟道结构之上并与沟道结构接触的牺牲插塞。在一些实施方式中，为了形成牺牲插塞，在电介质堆叠上形成局部电介质层，局部接触孔穿过局部电介质层被蚀刻以暴露沟道结构，且不同于沟道插塞的材料的牺牲材料沉积到局部接触孔内。牺牲材料可以包括氮化硅。不同于用于形成3D存储器设备(例如，图1中的3D存储器设备100)的现有方法，其中局部接触孔的形成在栅极替换和狭缝结构的形成之后开始，方法500在栅极替换和狭缝结构的形成之前形成局部接触孔，以减小由于晶圆局部应力而引起的未对准的可能性。
如图4A所示，在电介质堆叠404上形成电介质层422。可以通过使用一个或多个薄膜沉积工艺(诸如CVD、PVD、ALD或其任何组合)将电介质材料(诸如氧化硅和/或氮化硅)沉积在电介质堆叠404的顶表面的顶部上来形成电介质层422。如图4B所示，局部接触孔424穿过电介质层422被蚀刻，在沟道结构410的沟道插塞420的上端处停止，以暴露沟道插塞420的上端。蚀刻工艺可以包括湿法蚀刻和/或干法蚀刻(例如，DRIE)。可以通过蚀刻掩模(例如，光致抗蚀剂)使用光刻法来将沟道局部接触孔图案化，使得每个局部接触孔424与相应的沟道结构410对准。
如图4C所示，不同于沟道插塞420的材料的牺牲材料425沉积到局部接触孔424内。牺牲材料425可以包括除了被包括在沟道结构410的沟道插塞420中的材料以外的任何适当的材料，因为牺牲材料425在稍后的工艺中用作沟道插塞420的保护材料。在一些实施方式中，沟道插塞420包括多晶硅，且牺牲材料425可以包括除了多晶硅以外的任何适当的材料。例如，牺牲材料425可以包括氮化硅。如图4D所示，可执行CMP工艺以移除额外的牺牲材料425并使电介质层422的顶表面平面化以形成牺牲插塞430。每个牺牲插塞430可以在相应的沟道结构410之上并与相应的沟道结构410接触以保护相应的沟道结构410的沟道插塞420。当沟道插塞420不再需要被保护时，牺牲插塞430将在稍后的工艺中被移除。应理解的是，在牺牲插塞430包括氮化硅的一些实施方式中，可以在牺牲插塞430上形成四乙基原硅酸酯(TEOS)以保护牺牲插塞430。
方法500继续进行到操作508，如图5所示，其中形成垂直地延伸穿过电介质堆叠的狭缝开口。在一些实施方式中，为了形成狭缝开口，蚀刻垂直地延伸穿过局部电介质层和电介质堆叠的狭缝开口，且狭缝开口的顶部部分被放大。
如图4D所示，狭缝开口426穿过电介质层422以及电介质堆叠404(在图4C中示出)的交错的牺牲层406和电介质层408(例如，氮化硅层和氧化硅层)被蚀刻，以到达硅衬底402。蚀刻工艺可以包括湿法蚀刻和/或干法蚀刻(例如，DRIE)的一个或多个循环。如图4D所示，可以放大狭缝开口426的顶部部分428，以例如通过进一步蚀刻掉围绕狭缝开口426的上端的电介质层422的部分在狭缝开口426的上端处形成“碟形”剖面。狭缝开口426的顶部部分428的“碟形”剖面可以有助于在稍后的过程中将材料沉积到狭缝开口426内。
方法500继续进行到操作510，如图5所示，其中通过穿过狭缝开口用导电层代替牺牲层(即，所谓的“栅极替换”工艺)来形成包括交错的导电层和电介质层的存储器堆叠。如图4D所示，用导电层432代替牺牲层406(在图4C中示出)，并从而形成包括交错的导电层432和电介质层408的存储器堆叠434。
在一些实施方式中，首先通过穿过狭缝开口426移除牺牲层406来形成横向凹部(未示出)。在一些实施方式中，通过穿过狭缝开口426涂敷蚀刻溶液来移除牺牲层406，使得牺牲层406被移除，产生在电介质层408之间交错的横向凹部。蚀刻溶液可以包括蚀刻对电介质层408选择性的牺牲层406的任何适当的蚀刻剂。如图4D所示，导电层432穿过狭缝开口426沉积到横向凹部内。在一些实施方式中，栅极电介质层在导电层432之前沉积到横向凹部内，使得导电层432沉积在栅极电介质层上。可以使用一个或多个薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)来沉积导电层432(诸如金属层)。
方法500继续进行到操作512，如图5所示，其中在狭缝开口中形成第一接触部分。在一些实施方式中，为了形成第一接触部分，在狭缝开口的侧壁之上形成隔板，第一接触材料在狭缝开口中在隔板之上沉积，以及第一接触材料在狭缝开口中被回蚀，使得第一接触部分的上端在狭缝开口的顶部部分之下。第一接触材料可以包括多晶硅。
如图4D所示，可以首先在狭缝开口426的下端处(在硅衬底402中)形成掺杂区436，且然后可以在狭缝开口426的侧壁之上形成隔板438。可以通过离子注入和/或热扩散来形成掺杂区436，以将P型或N型掺杂剂掺杂到通过狭缝开口426暴露的硅衬底402的部分内。在一些实施方式中，在邻接狭缝开口426的侧壁的每个导电层432中形成回蚀凹部。回蚀凹部可以使用湿法蚀刻和/或干法蚀刻工艺通过狭缝开口426来被回蚀。根据一些实施方式中，在回蚀凹部内并沿着狭缝开口426的侧壁使用一个或多个薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)来沉积包括一个或多个电介质层(诸如氧化硅和氮化硅)的隔板438。
如图4E所示，在狭缝开口426的底部部分中形成与掺杂区346接触的下接触部分442-1。在一些实施方式中，接触材料(包括例如多晶硅)在隔板438之上沉积到狭缝开口426内。如上所述，狭缝开口426的顶部部分428的“碟形”剖面可以例如在较少的空隙和接缝的情况下有助于接触材料到狭缝开口426内的沉积。在一些实施方式中，执行回蚀工艺以移除在狭缝开口426的顶部部分中的接触材料的部分，在狭缝开口426的底部部分中留下下接触部分442-1(例如，下接触部分442-1的上端在狭缝开口426的顶部部分之下)。例如，可以使用湿法蚀刻和/或干法蚀刻回蚀多晶硅。当在狭缝开口426中形成下接触部分442-1时，牺牲插塞430(例如，具有氮化硅)可以因此在回蚀工艺期间保护具有多晶硅的沟道插塞420。
方法500继续进行操作514，如图5所示，其中在形成第一接触部分之后移除牺牲插塞。以暴露沟道结构。如图4F所示，在狭缝开口426中的下接触部分442-1的形成之后移除牺牲插塞430，以暴露沟道结构410。在一些实施方式中，使用湿法蚀刻和/或干法蚀刻来蚀刻掉牺牲插塞430，留下局部接触孔424以在沟道结构410的上端处暴露沟道插塞420。
方法500继续进行到操作516，如图5所示，其中同时形成在沟道结构之上并与沟道结构接触的沟道局部触点以及在狭缝开口中的第一接触部分之上的第二接触部分。在一些实施方式中，为了同时形成沟道局部触点和第二接触部分，第二接触材料同时沉积到局部接触孔和狭缝开口内，且所沉积的第二接触材料被平面化，使得沟道局部触点的上端与狭缝结构的第二接触部分的上端齐平。第二接触材料可以包括钨。
如图4G所示，接触材料444(例如，钨)在同一沉积步骤中同时沉积到局部接触孔424和狭缝开口426(在图4G中示出)的剩余空间内。沉积工艺可以包括薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)。如图4H所示，可以执行CMP工艺以移除额外的接触材料444并平面化接触材料444(在图4G中示出)的顶表面。由于在同一平面中的大接触材料图案(例如，钨图案)，CMP工艺可以变得可行。作为结果，分别形成在沟道结构410之上并与沟道结构410接触的沟道局部触点446，且在下接触部分442-1之上形成接触部分442-2，如图4H所示。因而形成包括隔板438、下接触部分442-1和上接触部分442-2的狭缝结构448。根据一些实施方式，在同一平面化工艺之后，沟道局部触点446和上接触部分442-2的上端与彼此齐平。如图4H所示，CMP工艺可以修剪如上面详细描述的在上接触部分442-2的上端处的“碟形”剖面。也就是说，根据一些实施方式，接触材料444(在图4G中示出)的相对大的图案允许CMP工艺进一步去移除超出在平面图中的隔板438的边界的额外接触材料444。
根据本公开内容的一个方面，3D存储器设备包括衬底、存储器堆叠、沟道结构、沟道局部触点和狭缝结构。存储器堆叠包括在衬底之上的交错的导电层和电介质层。沟道结构垂直地延伸穿过存储器堆叠。沟道局部触点在沟道结构之上并与沟道结构接触。狭缝结构垂直地延伸穿过存储器堆叠。狭缝结构包括触点，其包括第一接触部分和在第一接触部分之上并具有第一接触部分的不同材料的第二接触部分。狭缝结构的第二接触部分的上端与沟道局部触点的上端齐平。
在一些实施方式中，狭缝结构的第二接触部分和沟道局部触点包括相同的导电材料。在一些实施方式中，狭缝结构的第一接触部分包括多晶硅，以及狭缝结构的第二接触部分和沟道局部触点包括相同的金属。金属可以包括钨。
在一些实施方式中，狭缝结构包括横向地在狭缝结构的触点和存储器堆叠的导电层之间的隔板。
在一些实施方式中，狭缝结构的第二接触部分的上端不超出在平面图中的隔板的边界。
在一些实施方式中，第二接触部分的上端的直径不大于隔板的外径。
在一些实施方式中，第二接触部分的上端的直径大于沟道局部触点的直径。
在一些实施方式中，沟道结构包括半导体沟道和存储器膜。
在一些实施方式中，沟道结构包括在沟道结构的顶部部分中并与沟道局部触点接触的沟道插塞。
根据本公开内容的另一方面，3D存储器设备包括衬底、存储器堆叠、沟道结构、沟道局部触点和狭缝结构。存储器堆叠包括在衬底之上的交错的导电层和电介质层。沟道结构垂直地延伸穿过存储器堆叠。沟道局部触点在沟道结构之上并与沟道结构接触。狭缝结构垂直地延伸穿过存储器堆叠。狭缝结构包括隔板和触点，触点包括第一接触部分和在第一接触部分之上并具有第一接触部分的不同材料的第二接触部分。第二接触部分的上端的直径大于第一接触部分的上端的直径且不大于隔板的外径。
在一些实施方式中，狭缝结构的第二接触部分的上端与沟道局部触点的上端齐平。
在一些实施方式中，狭缝结构的第二接触部分和沟道局部触点包括相同的导电材料。在一些实施方式中，狭缝结构的第一接触部分包括多晶硅，以及狭缝结构的第二接触部分和沟道局部触点包括相同的金属。金属可以包括钨。
在一些实施方式中，第二接触部分的上端的直径大于沟道局部触点的直径。
在一些实施方式中，沟道结构包括半导体沟道和存储器膜。
在一些实施方式中，沟道结构包括在沟道结构的顶部中并与沟道局部触点接触的沟道插塞。
根据本公开内容的又一方面，公开了用于形成3D存储器设备的方法。形成垂直地延伸穿过电介质堆叠的沟道结构，电介质堆叠包括在衬底之上的交错的牺牲层和电介质层。形成在沟道结构之上并与沟道结构接触的牺牲插塞。形成垂直地延伸穿过电介质堆叠的狭缝开口。通过穿过狭缝开口用导电层代替牺牲层来形成包括交错的导电层和电介质层的存储器堆叠。在狭缝开口中形成第一接触部分。在形成第一接触部分之后移除牺牲插塞，以暴露沟道结构。同时形成在沟道结构之上并与沟道结构接触的沟道局部触点和在狭缝开口中的第一接触部分之上的第二接触部分。
在一些实施方式中，为了形成沟道结构，随后在沟道孔的侧壁之上形成存储器膜和半导体沟道，以及形成在半导体沟道之上并与半导体沟道接触的沟道插塞。
在一些实施方式中，为了形成牺牲插塞，在电介质堆叠上形成局部电介质层，局部接触孔穿过局部电介质层被蚀刻以暴露沟道结构，以及不同于沟道插塞的材料的牺牲材料沉积到局部接触孔内。牺牲材料可以包括氮化硅。
在一些实施方式中，为了形成狭缝开口，蚀刻垂直地延伸穿过局部电介质层和电介质堆叠的狭缝开口，以及狭缝开口的顶部部分被放大。
在一些实施方式中，为了在狭缝开口中形成第一接触部分，在狭缝开口的侧壁之上形成隔板，在隔板之上将第一接触材料沉积在狭缝开口中，以及在狭缝开口中的第一接触材料被回蚀，使得第一接触部分的上端在狭缝开口的顶部部分之下。第一接触材料可以包括多晶硅。
在一些实施方式中，为了同时形成沟道局部触点和第二接触部分，第二接触材料同时沉积到局部接触孔和狭缝开口内，以及所沉积的第二接触材料被平面化，使得沟道局部触点的上端与狭缝结构的第二接触部分的上端齐平。第二接触材料可以包括钨。
特定实施方式的前述描述将如此揭露其他人通过应用在本领域的技术内的知识可以在不过度实验的基础上，容易修改和/或为各种应用改编这样的特定实施方式的本公开内容的一般性质，而不偏离本公开内容的一般概念。因此，基于在本文提出的教导和指导，这样的改编和修改被规定为在所公开的实施方式的等效物的含义和范围内。应理解的是，本文的用语或术语是为了描述而不是限制的目的，使得本说明书的术语或用语应由技术人员按照教导和指导来解释。
上面借助于说明所指定的功能及其关系的实现的功能构建块描述的本公开内容的实施方式。为了描述的方便，这些功能构建块的界限在本文被任意限定。可限定可选的界限，只要所指定的功能及其关系被适当地执行。
概述和摘要章节可以阐述如发明人设想的本公开内容的一个或多个但不是全部示例性实施方式，且因此并不意欲以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应由上面所述的示例性实施方式中的任一者限制，但应仅根据所附权利要求及其等效物所限定。

Claims (20)

1.一种用于形成三维(3D)存储器设备的方法，包括：
形成垂直地延伸穿过电介质堆叠的沟道结构，所述电介质堆叠包括在衬底之上的交错的牺牲层和电介质层；
形成在所述沟道结构之上并与所述沟道结构接触的牺牲插塞；
形成垂直地延伸穿过所述电介质堆叠的狭缝开口；
通过穿过所述狭缝开口用导电层代替所述牺牲层来形成包括交错的所述导电层和所述电介质层的存储器堆叠；
在所述狭缝开口中形成第一接触部分，包括：在所述狭缝开口的侧壁之上形成隔板，所述隔板包括在所述导电层中形成的一个或多个回蚀凹部，将第一接触材料沉积在所述狭缝开口中的所述隔板之上；
在形成所述第一接触部分之后移除所述牺牲插塞，以暴露所述沟道结构；以及
同时形成(i)在所述沟道结构之上并与所述沟道结构接触的沟道局部触点和(ii)在所述狭缝开口中的所述第一接触部分之上的第二接触部分。
2.根据权利要求1所述的方法，其中，形成所述沟道结构包括：
蚀刻垂直地延伸穿过所述电介质堆叠的沟道孔；
随后在所述沟道孔的侧壁之上形成存储器膜和半导体沟道；以及
形成在所述半导体沟道之上并与所述半导体沟道接触的沟道插塞。
3.根据权利要求2所述的方法，其中，形成所述牺牲插塞包括：
在所述电介质堆叠之上形成局部电介质层；
穿过所述局部电介质层蚀刻局部接触孔以暴露所述沟道结构；以及
将不同于所述沟道插塞的材料的牺牲材料沉积到所述局部接触孔内。
4.根据权利要求3所述的方法，其中，所述牺牲材料包括氮化硅。
5.根据权利要求3或4所述的方法，其中，形成所述狭缝开口包括：
蚀刻垂直地延伸穿过所述局部电介质层和所述电介质堆叠的所述狭缝开口；以及
放大所述狭缝开口的顶部部分。
6.根据权利要求5所述的方法，其中，在所述狭缝开口中形成所述第一接触部分还包括：
回蚀在所述狭缝开口中的所述第一接触材料，使得所述第一接触部分的上端在所述狭缝开口的所述顶部部分之下。
7.根据权利要求6所述的方法，其中，所述第一接触材料包括多晶硅。
8.根据权利要求3所述的方法，其中，同时形成所述沟道局部触点和所述第二接触部分包括：
将第二接触材料同时沉积到所述局部接触孔和所述狭缝开口内；以及
使所沉积的第二接触材料平面化，使得所述沟道局部触点的上端与狭缝结构的所述第二接触部分的上端齐平。
9.根据权利要求8所述的方法，其中，所述第二接触材料包括钨。
10.一种三维(3D)存储器设备，包括：
衬底；
存储器堆叠，其包括在所述衬底之上的交错的导电层和电介质层；
沟道结构，其垂直地延伸穿过所述存储器堆叠；
沟道局部触点，其在所述沟道结构之上并与所述沟道结构接触；以及
狭缝结构，其垂直地延伸穿过所述存储器堆叠，所述狭缝结构是在形成在所述沟道结构之上并与所述沟道结构接触的牺牲插塞之后形成的，
其中，所述狭缝结构包括隔板和触点，所述隔板包括在所述导电层中形成的一个或多个回蚀凹部，所述触点包括在所述狭缝结构的底部部分中以及所述隔板上形成的第一接触部分和在所述第一接触部分之上形成的具有所述第一接触部分的不同材料的第二接触部分，其中，所述牺牲插塞是在形成所述第一接触部分之后被移除的，所述狭缝结构的所述第二接触部分和所述沟道局部触点包括相同的导电材料且为同时形成的。
11.根据权利要求10所述的三维存储器设备，其中，所述狭缝结构的所述第一接触部分包括多晶硅，以及所述狭缝结构的所述第二接触部分和所述沟道局部触点包括相同的金属。
12.根据权利要求11所述的三维存储器设备，其中，所述金属包括钨。
13.根据权利要求10-12中的任一项所述的三维存储器设备，其中，所述狭缝结构包括横向地在所述狭缝结构的所述触点和所述存储器堆叠的所述导电层之间的所述隔板。
14.根据权利要求13所述的三维存储器设备，其中，在平面图中，所述狭缝结构的所述第二接触部分的上端不超出所述隔板的边界。
15.根据权利要求13所述的三维存储器设备，其中，所述第二接触部分的上端的直径不大于所述隔板的外径。
16.根据权利要求15所述的三维存储器设备，其中，所述第二接触部分的上端的直径大于所述沟道局部触点的直径。
17.根据权利要求10所述的三维存储器设备，其中，所述沟道结构包括半导体沟道和存储器膜。
18.根据权利要求10所述的三维存储器设备，其中，所述沟道结构包括在所述沟道结构的顶部部分中并与所述沟道局部触点接触的沟道插塞。
19.根据权利要求10所述的三维存储器设备，其中，所述狭缝结构的所述第二接触部分的上端与所述沟道局部触点的上端齐平。
20.根据权利要求10所述的三维存储器设备，其中，所述第二接触部分的上端的直径大于所述第一接触部分的上端的直径且不大于所述隔板的外径。
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