KR20220012342A - 3차원 메모리 장치의 로컬 접촉부 및 이를 형성하는 방법 - Google Patents

3차원 메모리 장치의 로컬 접촉부 및 이를 형성하는 방법 Download PDF

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KR20220012342A
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지안종 우
쿤 장
팅팅 자오
루이 수
종왕 순
웬시 조우
질리앙 시아
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3D 메모리 장치 및 이를 형성하는 방법의 실시예가 개시된다. 일 예에서, 3D 메모리 장치는 기판과, 메모리 스택과, 채널 구조와, 채널 로컬 접촉부와, 슬릿 구조를 포함한다. 메모리 스택은 기판 위에 인터리브형 도전체 층과 유전체 층을 포함한다. 채널 구조는 메모리 스택을 통해 수직으로 연장된다. 채널 로컬 접촉부는 채널 구조 위에서 이 채널 구조와 접촉한다. 슬릿 구조는 메모리 스택을 통해 수직으로 연장된다. 슬릿 구조는, 제1 접촉 부분 및 이 제1 접촉 부분 위에 있으며 제1 접촉 부분과는 재료를 갖는 제2 접촉 부분을 포함하는 접촉부를 포함한다. 슬릿 구조의 제2 접촉 부분의 상단부는 채널 로컬 접촉부의 상단부와 동일 높이에 있다.

Description

3차원 메모리 장치의 로컬 접촉부 및 이를 형성하는 방법
본 개시의 실시예들은 3차원(3D) 메모리 장치 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 프로세스를 개선함으로써 더 작은 크기로 스케일링된다. 그러나, 메모리 셀의 피처 크기가 하한에 가까워짐에 따라, 평면 프로세스 및 제조 기술이 어려워지고 비용이 많이 들게 된다. 결과적으로, 평면 메모리 셀의 메모리 밀도가 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 한계를 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이로 들어오고 나가는 신호를 제어하기 위한 주변 장치를 포함한다.
3D 메모리 장치 및 이를 형성하는 방법의 실시예가 본 명세서에 개시된다.
일 예에서, 3D 메모리 장치는 기판과, 메모리 스택과, 채널 구조와, 채널 로컬 접촉부와, 슬릿 구조를 포함한다. 메모리 스택은 기판 위에 인터리브형 도전체 층과 유전체 층을 포함한다. 채널 구조는 메모리 스택을 통해 수직으로 연장된다. 채널 로컬 접촉부는 채널 구조 위에서 이 채널 구조와 접촉한다. 슬릿 구조는 메모리 스택을 통해 수직으로 연장된다. 슬릿 구조는, 제1 접촉 부분 및 이 제1 접촉 부분 위에 있으며 제1 접촉 부분과는 다른 재료를 갖는 제2 접촉 부분을 포함하는 접촉부를 포함한다. 슬릿 구조의 제2 접촉 부분의 상단부는 채널 로컬 접촉부의 상단부와 동일 높이에 있다.
다른 예에서, 3D 메모리 장치는 기판과, 메모리 스택과, 채널 구조와, 채널 로컬 접촉부와, 슬릿 구조를 포함한다. 메모리 스택은 기판 위에 인터리브형 도전체 층과 유전체 층을 포함한다. 채널 구조는 메모리 스택을 통해 수직으로 연장된다. 채널 로컬 접촉부는 채널 구조 위에서 이 채널 구조와 접촉한다. 슬릿 구조는 메모리 스택을 통해 수직으로 연장된다. 슬릿 구조는 스페이서와 접촉부를 포함하는데, 이 접촉부는 제1 접촉 부분 및 이 제1 접촉 부분 위에 있으며 제1 접촉 부분과는 다른 재료를 갖는 제2 접촉 부분을 포함한다. 제2 접촉 부분의 상단의 직경은 제1 접촉 부분의 상단의 직경보다 크고 스페이서의 외경보다 크지 않다.
또 다른 예에서, 3D 메모리 장치를 형성하는 방법이 개시된다. 기판 위에 인터리브형 희생층 및 유전체 층을 포함하는 유전체 스택을 통해 수직으로 연장하는 채널 구조가 형성된다. 채널 구조 위에서 이 채널 구조와 접촉하는 희생 플러그가 형성된다. 유전체 스택을 통해 수직으로 연장되는 슬릿 개구가 형성된다. 슬릿 개구를 통해 희생층을 도전체 층으로 대체함으로써 인터리브형 도전체 층 및 유전체 층을 포함하는 메모리 스택이 형성된다. 슬릿 개구에 제1 접촉 부분이 형성된다. 희생 플러그는 채널 구조를 노출시키기 위해 제1 접촉 부분을 형성한 후에 제거된다. 채널 구조 위에서 이 채널 구조와 접촉하는 채널 로컬 접촉부, 및 슬릿 개구의 제1 접촉 부분 위의 제2 접촉 부분이 동시에 형성된다.
본 명세서에 포함되며 그 일부를 이루는 첨부 도면은, 상세한 설명과 함께 본 개시의 실시예를 예시하며, 또한 본 개시의 원리를 설명하고, 당업자로 하여금 본 개시를 실시하고 사용할 수 있게 하는 역할을 한다.
도 1은 3D 메모리 장치의 단면을 나타낸다.
도 2는 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 장치의 단면을 도시한다.
도 3a 및 도 3b는 본 개시의 일부 실시예에 따른 도 2의 예시적인 3차원 메모리 장치의 평면도이다.
도 4a 내지 도 4h는 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 장치를 형성하기 위한 제조 프로세스를 도시한다.
도 5는 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 장치를 형성하기 위한 방법의 흐름도를 도시한다.
본 개시의 실시예들은 첨부 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이것은 단지 예시를 위한 것임을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시가 또한 다양한 다른 응용들에서 이용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예" 등의 언급은 설명된 실시형태가 특정한 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정한 특징, 구조, 또는 특성을 포함해야 하는 것은 아님을 나타낸다는 점에 유의한다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련되어 설명될 경우, 그러한 특징, 구조 또는 특성을 다른 실시예들과 관련하여 달성하는 것은 명시적으로 설명하는지 여부에 관계없이 당업자의 지식 수준 내일 것이다.
일반적으로, 용어는 적어도 부분적으로 문맥에서의 용도로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상(one or more)"이라는 용어는, 적어도 부분적으로 문맥에 따라, 임의의 특징, 구조, 또는 특성을 단수형의 의미로 설명하기 위해 사용될 수 있거나, 특징들, 구조들 또는 특성들의 조합을 복수형의 의미로 설명하기 위해 사용될 수 있다. 유사하게, 단수형 용어도, 적어도 부분적으로 문맥에 따라, 단수형의 용법을 전달하거나 복수형의 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기초한"이라는 용어는 반드시 배타적 요인 세트를 전달하려는 것은 아닌 것으로 이해될 수 있으며, 대신에 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 요인의 존재를 허용할 수 있다.
본 개시에서 "위(on)", "위에(above) 및 "위에 걸쳐(over)"의 의미는, "위"가 무엇인가의 "바로 위"를 의미할 뿐만 아니라 중간 특징 또는 층을 사이에 둔 무엇인가의 "위"의 의미도 포함하도록, 또한, "위에" 또는 "위에 걸쳐"가 무엇인가의 "위에" 또는 "위에 걸쳐"의 의미를 의미할 뿐만 아니라 중간 특징 또는 층을 사이에 두지 않은 무엇인가의 "위에" 또는 "위에 걸쳐"의 의미(즉, 무엇인가의 바로 위)를 또한 포함할 수 있도록 가장 넓게 해석되어야 한다는 점을 충분히 이해해야 한다.
또한, 본 명세서에서는 도면에 예시된 하나의 요소 또는 특징과 다른 요소(들) 또는 특징(들) 간의 관계를 설명하기 위하여 "밑(beneath)", "아래(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어가 본 명세서에서 용이한 설명을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 더해, 사용 또는 동작 중인 장치의 상이한 방향들을 포함하도록 의도된다. 장치는 다르게 지향(90도 회전 또는 다른 방향으로 지향)될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 서술자(descriptor)는 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용되는 "기판(substrate)"이라는 용어는 후속 재료층들이 위에 추가되는 재료를 의미한다. 기판 자체는 패터닝될 수 있다. 기판의 상부에 추가되는 재료들은 패터닝될 수도 있고 또는 패터닝되지 않고 유지될 수도 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨, 비화물, 인듐 포스파이드 등과 같은 다양한 반도체 재료 어레이를 포함할 수 있다. 또는, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성 재료로 제조될 수도 있다.
본 명세서에서 사용되는 "층(layer)"이라는 용어는 두께가 있는 영역을 포함하는 재료 부분을 의미한다. 층은 하부 또는 상부 구조물 전체의 위로 연장될 수도 있고, 또는 하부 또는 상부 구조의 범위보다 적은 범위를 가질 수도 있다. 또한, 층은 연속 구조물의 두께보다 적은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조물의 상단면과 하단면 또는 그 사이의 임의의 수평면 쌍 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 경사면을 따라 연장될 수 있다. 기판은 층일 수 있으며, 그 안에 하나 이상의 층을 포함할 수 있고, 및/또는 그 위에, 또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호연결 층은 하나 이상의 도전체 및 접촉 층(상호연결 라인 및/또는 비아 접촉부가 형성됨)과 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 사용되는 "명목상의(nominal)/명목상으로(nominally)"라는 용어는 제품 또는 프로세스의 설계 단계 동안 설정되는 컴포넌트 또는 프로세스 동작에 대한 원하는 또는 목표하는 특성 또는 파라미터의 값과 함께, 원하는 값보다 높거나 낮은 값들의 범위를 의미한다. 이러한 값들의 범위는 제조 프로세스에서의 약간의 편차 또는 공차에 기인할 수 있다. 본 명세서에서 사용되는 "약"이라는 용어는 대상 반도체 장치와 연관되는 특정 기술 노드에 따라 달라질 수 있는 정해진 수량의 값을 나타낸다. 특정 기술 노드에 기초하면, 용어 "약"은, 예를 들어, 해당 값의 10% 내지 30% 내에서 달라지는 주어진 수량의 값(예컨대, 해당 값의 ±10%, ±20%, 또는 ±30%)을 나타낼 수 있다.
본 명세서에서 사용되는 용어 "3D 메모리 장치"는, 메모리 스트링이 기판에 대하여 수직 방향으로 연장되도록 횡방향으로 배향된 기판 상에 메모리 셀 트랜지스터의 수직 방향 스트링(본 명세서에서는 NAND 메모리 스트링과 같은 "메모리 스트링"으로 지칭됨)을 갖는 반도체 장치를 지칭한다. 본 명세서에서 사용되는 "수직인/수직으로"라는 용어는 명목상으로 기판의 측면에 대하여 수직인 것을 의미한다.
3D NAND 메모리 장치와 같은 일부 3D 메모리 장치에서, 슬릿 구조는 메모리 어레이를 다중 블록으로 분리하는 것, 게이트 교체 프로세스 동안 에칭제 및 화학적 전구체에 대한 접근을 제공하는 것, 및 메모리 어레이의 소스에 대한 전기적 연결을 제공하는 것을 비롯한 다양한 기능을 위해 사용된다. 도 1은 3차원 메모리 장치(100)의 단면을 도시한다. 도 1에 도시된 바와 같이, 3D 메모리 장치(100)는 기판(102) 위에 메모리 스택(104)을 포함한다. 3D 메모리 장치(100)는 또한 각각이 메모리 스택(104)을 통해 수직으로 연장되는 채널 구조(106)의 어레이 및 슬릿 구조(108)를 포함한다. NAND 플래시 메모리 장치에서, 각 채널 구조(106)는 NAND 메모리 스트링으로서 기능하고, 슬릿 구조(108)는 NAND 메모리 스트링의 소스, 예를 들어 채널 구조(106)의 어레이의 어레이 공통 소스(ACS)에 대한 전기적 연결로서 기능한다. 슬릿 구조(108)는 스페이서(116)에 의해 둘러싸인 소스 접촉부(118)를 포함한다.
3D 메모리 장치(100)는 메모리 스택(104) 위에 채널 구조(106) 및 슬릿 구조(108)를 위한 상호연결 구조를 더 포함하며, 이는 메모리 스택(104) 상의 로컬 접촉 층(110)을 포함한다. 3D 메모리 장치(100) 내의 컴포넌트들 간의 공간적 관계를 예시하기 위해 도 1에는 x-, y- 및 -z 축이 포함되어 있음을 알아야 한다. 기판(102)은 x-y 평면에서 측방향으로 연장되는 2개의 측면, 즉 웨이퍼의 앞면 상의 전면 및 웨이퍼의 앞면에 대향하는 뒷면 상의 후면을 포함한다. x 방향 및 y 방향은 웨이퍼 평면에서 두 개의 직교하는 방향인데, x 방향은 워드 라인 방향이고 y 방향은 비트 라인 방향이다. z축은 x축과 y축 모두에 수직이다. 본 명세서에서 사용되는 바와 같이, 하나의 컴포넌트(예를 들어, 층 또는 장치)가 반도체 장치(예를 들어, 3D 메모리 장치(100))의 다른 컴포넌트(예를 들어, 층 또는 장치)의 "위", "위에" 또는 "아래"인지 여부는, 기판이 z-방향(x-y 평면에 직교하는 수직 방향)에서 반도체 장치의 가장 낮은 평면에 위치해 있을 때, z 방향에서 반도체 장치의 기판(예를 들어, 기판(102))에 대해 결정된다. 공간적 관계를 기술하기 위한 동일한 개념이 본 개시 전체에 걸쳐 적용된다.
로컬 접촉 층(110)은 메모리 스택(104)의 구조와 직접 접촉하는 로컬 접촉부("C1"으로도 알려짐)를 포함하는데, 이 로컬 접촉부는 각각 채널 구조(106)와 접촉하는 채널 로컬 접촉부(112) 및 슬릿 구조(108)와 접촉하는 슬릿 로컬 접촉부(114)를 포함한다. 3D 메모리 장치(100)를 형성함에 있어서, 슬릿 구조(108)는 로컬 접촉부(예를 들어, 채널 로컬 접촉부(112))의 형성 이전에 형성된다. 그 결과, 도 1에 도시된 바와 같이, 채널 구조(106)와 슬릿 구조(108)의 상단은 서로 같은 높이를 이루고, 슬릿 구조(108)를 상호 연결하기 위해 슬릿 로컬 접촉부(114)가 필요하다. 그러나, 웨이퍼의 로컬 응력은 게이트 교체 프로세스 및 슬릿 구조(108)를 형성하기 위한 프로세스 이후에 악화되며, 이로 인해, 특히 3D 메모리 장치(100)의 레벨이 계속 증가함에 따라 각각의 채널 로컬 접촉부(112)와 각각의 채널 구조(106) 사이의 오버레이는 더 어려워진다. 예를 들어, 웨이퍼 로컬 응력은, 게이트 교체 및 슬릿 구조(108)의 형성 후에 접촉 홀이 에칭될 때, 채널 로컬 접촉부(112)의 접촉 홀과 채널 구조(106)의 상단 사이의 오정렬의 발생을 증가시킬 수 있다.
또한, 도 1에 도시된 바와 같이, 슬릿 구조(108)의 소스 접촉부(118)의 상단은 슬릿 구조를 형성할 때 슬릿 개구 내로 다양한 재료의 증착을 용이하게 하지만 제조 후 3D 메모리 장치(100)의 최종 단계에서는 바람직하지 않은 "디싱(dishing)" 프로파일을 갖는다. 그러나, 채널 구조(106) 및 소스 접촉부(118)의 상단에 각각 다른 재료(예컨대, 폴리실리콘 및 텅스텐)가 형성되기 때문에, 화학적 기계적 연마(CMP)와 같은 평탄화 프로세스에 의해 소스 접촉부(118)의 상단에서 "디싱" 프로파일을 트리밍하기가 어렵다. "디싱" 프로파일로 인해, 소스 접촉부(118)의 상단은 평면도에서 스페이서(116)의 경계를 초과한다. 예를 들어, 도 1에 도시된 바와 같이, 소스 접촉부(118)의 상단부의 직경은 x-방향에서 스페이서(116)의 외부 직경보다 크다.
본 개시에 따른 다양한 실시예는 개선된 로컬 접촉 구조 및 제조 프로세스를 갖는 3D 메모리 장치를 제공한다. 제조 프로세스에서 앞으로(즉, 게이트 교체 및 슬릿 구조 형성 프로세스 이전으로) 채널 로컬 접촉부의 접촉 홀을 에칭하는 단계를 이동함으로써, 웨이퍼 로컬 응력이 감소될 수 있으며, 이는 이어서, 오버레이 제어의 복잡성을 감소시킨다. 제조 프로세스의 수정은 또한 슬릿 로컬 접촉부의 형성을 건너뛸 수 있고, 그에 따라 오버레이 제어의 어려움을 더욱 줄일 수 있다. 일부 실시예에서, 채널 로컬 접촉부 및 슬릿 구조를 형성하기 위한 동일한 도전성 재료(예를 들어, 텅스텐)는 제조 비용을 줄이기 위해 동일한 프로세스에서 증착될 수 있다. 더욱이, 채널 로컬 접촉부 및 슬릿 구조를 위한 접촉부 증착 프로세스를 동일한 도전성 물질(예컨대, 텅스텐)과 함께 병합함으로써, 평탄화 프로세스(예컨대, CMP)는 슬릿 구조의 상단 부분에서 프로파일 "디싱"을 트리밍하는데 동일한 물질의 더 많은 패턴으로 개선될 수 있다.
도 2는 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 장치(200)의 단면을 도시한다. 3D 메모리 장치(200)는 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(SOI), 절연체 상의 게르마늄(GOI), 또는 기타 적절한 재료를 포함할 수 있는 기판(202)을 포함할 수 있다. 일부 실시예에서, 기판(202)은 연삭, 에칭, CMP, 또는 이들의 임의의 조합에 의해 박형화된 박형 기판(예를 들어, 반도체 층)이다.
3D 메모리 장치(200)는 모놀리식 3D 메모리 장치의 일부일 수 있다. "모놀리식"이라는 용어는 3D 메모리 장치의 컴포넌트(예컨대, 주변 장치 및 메모리 어레이 장치)가 단일 기판에 형성됨을 의미한다. 모놀리식 3D 메모리 장치의 경우, 주변 장치 프로세싱과 메모리 어레이 장치 프로세싱의 콘볼루션(convolution)으로 인해 제조에 추가적인 제한이 따른다. 예를 들어, 메모리 어레이 장치(예를 들어, NAND 메모리 스트링)의 제조는 동일한 기판 상에 형성되거나 형성될 주변 장치와 관련된 열 예산에 의해 제약을 받는다.
대안적으로, 3D 메모리 장치(200)는 비모놀리식 3D 메모리 장치의 일부일 수 있으며, 이 경우, 컴포넌트(예를 들어, 주변 장치 및 메모리 어레이 장치)는 서로 다른 기판에 별도로 형성될 수 있으며, 그런 다음 예를 들어, 대면 방식으로(face-to-face manner) 본딩될 수 있다. 일부 실시예에서, 메모리 어레이 장치 기판(예를 들어, 기판(202))은 본딩된 비모놀리식 3D 메모리 장치의 기판으로서 남겨지고, 주변 장치(예를 들어, 페이지 버퍼, 디코더 및 래치와 같은 3D 메모리 장치(200)의 동작을 용이하게 하는데 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로(미도시)를 포함함)는 하이브리드 본딩을 위해 메모리 어레이 장치(예를 들어, NAND 메모리 스트링)를 향하여 플립되고 아래로 향하게 된다. 일부 실시예에서, 메모리 어레이 장치 기판(예를 들어, 기판(202))은 하이브리드 본딩을 위해 주변 장치(도시되지 않음)를 향해 플립되고 아래로 향하므로, 본딩된 비모놀리식 3D 메모리 장치에서, 메모리 어레이 장치는 주변 장치 위에 있게 됨이 이해된다. 메모리 어레이 장치 기판(예를 들어, 기판(202))은 박형화된 기판(이것은 본딩된 비모놀리식 3D 메모리 장치의 기판이 아님)일 수 있고, 비모놀리식 3D 메모리 장치의 BEOL(back-end-of-line) 상호연결부가 박형화된 메모리 어레이 장치 기판의 후면에 형성될 수 있다.
일부 실시예에서, 3D 메모리 장치(200)는, 각각이 기판(202) 위로 수직으로 연장되는 NAND 메모리 스트링의 어레이 형태로 메모리 셀이 제공되는 NAND 플래시 메모리 장치이다. 메모리 어레이 장치는 NAND 메모리 스트링의 어레이로서 기능을 하는 채널 구조(204)의 어레이를 포함할 수 있다. 도 2에 도시된 바와 같이, 채널 구조(204)는 각각이 도전체 층(206) 및 유전체 층(208)을 포함하는 복수의 쌍을 통해 수직으로 연장될 수 있다. 인터리브형 도전체 층(206) 및 유전체 층(208)은 메모리 스택(210)의 일부이다. 메모리 스택(210)에서 도전체 층(206)과 유전체 층(208)의 쌍의 개수(예를 들어, 32, 64, 96 또는 128)는 3D 메모리 장치(200)의 메모리 셀의 수를 결정한다. 일부 실시예에서, 메모리 스택(210)은 서로 위에 적층된 복수의 메모리 데크를 포함하는 아키텍처를 가질 수 있음을 이해해야 한다. 각각의 메모리 데크에서 도전체 층(206) 및 유전체 층(208)의 쌍의 수는 동일하거나 상이할 수 있다.
메모리 스택(210)은 복수의 인터리브형 도전체 층(206) 및 유전체 층(208)을 포함할 수 있다. 메모리 스택(210)에서 도전체 층(206) 및 유전체 층(208)은 수직 방향으로 교번할 수 있다. 다시 말해, 메모리 스택(210)의 상부 또는 바닥에 있는 것들을 제외하면, 각각의 도전체 층(206)은 양측에서 2개의 유전체 층(208)에 인접할 수 있고, 각각의 유전체 층(208)은 양측에서 2개의 도전체 층(206)에 인접할 수 있다. 도전체 층(206)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 재료를 포함할 수 있다. 각각의 도전체 층(206)은 채널 구조(204)를 둘러싸는 게이트 전극(게이트 라인)일 수 있고 워드 라인으로서 측방향으로 연장될 수 있다. 유전체 층(208)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전성 재료를 포함할 수 있다.
도 2에 도시된 바와 같이, 채널 구조(204)는 반도체 층(예를 들어, 반도체 채널(212)로서) 및 복합 유전체 층(예를 들어, 메모리 필름(214)으로서)으로 채워진 채널 홀을 포함할 수 있다. 일부 실시예에서, 반도체 채널(212)은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(214)은 터널링층, 저장층("전하 트랩 층"으로도 알려짐), 및 차단층을 포함하는 복합 층이다. 채널 구조(204)의 나머지 공간은 실리콘 산화물 및/또는 에어 갭과 같은 유전성 재료를 포함하는 캡핑 층(216)으로 부분적으로 또는 완전히 채워질 수 있다. 채널 구조(204)는 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 캡핑 층(216), 반도체 채널(212), 메모리 필름(214)의 터널링층, 저장층, 및 차단층은 이 순서대로 기둥의 중심에서 외부 표면을 향해 방사상으로 배열된다. 터널링층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단층은 실리콘 산화물, 실리콘 산질화물, 고유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 필름(214)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합층을 포함할 수 있다.
일부 실시예에서, 채널 구조(204)는 채널 구조(204)의 바닥 부분(예를 들어, 하단)에 반도체 플러그(218)를 더 포함한다. 본 명세서에 사용되는 바와 같이, 컴포넌트(예를 들어, 채널 구조(204))의 "상단"은 y-방향으로 기판(202)으로부터 더 멀리 떨어진 단부이고, 컴포넌트(예를 들어, 채널 구조(204))의 "하단"은 기판(202)이 3D 메모리 장치(200)의 가장 낮은 평면에 위치할 때 y-방향으로 기판(202)에 더 가까운 단부이다. 반도체 플러그(218)는 기판(202)으로부터 임의의 적절한 방향으로 에피택셜 성장되는 실리콘과 같은 반도체 재료를 포함할 수 있다. 일부 실시예에서, 반도체 플러그(218)는 기판(202)과 동일한 재료인 단결정 실리콘을 포함하는 것으로 이해된다. 즉, 반도체 플러그(218)는 기판(202)과 동일한 재료인 에피택셜 성장 반도체 층을 포함할 수 있다. 반도체 플러그(218)는 반도체 채널(212)의 하단부 아래에 있고 이 하단부와 접촉할 수 있다. 반도체 플러그(218)는 NAND 메모리 스트링의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다.
일부 실시예에서, 채널 구조(204)는 채널 구조(204)의 상단 부분(예를 들어, 상단부)에 채널 플러그(220)를 더 포함한다. 채널 플러그(220)는 반도체 채널(212)의 상단부 위에 있고 이 상단부와 접촉할 수 있다. 채널 플러그(220)는 반도체 재료(예를 들어, 폴리실리콘)를 포함할 수 있다. 3D 메모리 장치(200)의 제조 동안 채널 구조(204)의 상단부를 덮음으로써, 채널 플러그(220)는 실리콘 산화물 및 실리콘 질화물과 같은 채널 구조(204)에 채워진 유전체의 에칭을 방지하기 위한 에칭 정지층으로서 기능할 수 있다. 일부 실시예에서, 채널 플러그(220)는 NAND 메모리 스트링의 드레인으로서 기능할 수 있다.
도 2에 도시된 바와 같이, 3D 메모리 장치(200)는 또한 메모리 스택(210) 상의 로컬 접촉 층(222)을 포함한다. 일부 실시예에서, 로컬 접촉 층(222)은 채널 구조(204)의 상단부(즉, 채널 플러그(220))의 맨 위에 형성된다. 로컬 접촉 층(222)은 측방향 상호연결 라인 및 수직 상호연결 액세스(비아) 접촉부를 포함하는 복수의 상호연결부(본 명세서에서 "접촉부"로도 지칭됨)을 포함할 수 있다. 본 명세서에 사용된 바와 같이, 용어 "상호연결부"는 MEOL(middle-end-of-line) 상호연결부 및 BEOL(back-end-of-line) 상호연결부와 같은 임의의 적합한 유형의 상호연결부를 광범위하게 포함할 수 있다. 로컬 접촉 층(222) 내의 상호연결부는 본 명세서에서 "로컬 접촉부"("C1"로도 알려짐)로 지칭되며, 이는 메모리 스택(210) 내의 구조와 직접 접촉한다. 일부 실시예에서, 로컬 접촉 층(222)은 채널 구조(204)의 상단부(예를 들어, 채널 플러그(220)) 위에서 이와 접촉하는 채널 로컬 접촉부(224)를 포함한다.
로컬 접촉 층(222)은 로컬 접촉부(예를 들어, 채널 로컬 접촉부(224))가 형성될 수 있는 하나 이상의 층간 유전체(ILD) 층("금속간 유전체(IMD) 층"으로도 알려짐)을 더 포함할 수 있다. 일부 실시예에서, 로컬 접촉 층(222)은 하나 이상의 로컬 유전체 층에 채널 로컬 접촉부(224)를 포함한다. 로컬 접촉 층(222) 내의 채널 로컬 접촉부(224)는 Cu, Al, W, Co, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 재료를 포함할 수 있다. 일 예에서, 채널 로컬 접촉부(224)는 텅스텐으로 만들어진다. 로컬 접촉 층(222) 내의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 상수(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전성 재료를 포함할 수 있다.
도 2에 도시된 바와 같이, 3D 메모리 장치(200)는 로컬 접촉 층(220)과 메모리 스택(210)의 인터리브형 도전체 층(206) 및 유전체 층(208)을 통해 수직으로 연장하는 슬릿 구조(226)를 더 포함한다. 슬릿 구조(226)는 메모리 스택(210)을 다중 블록으로 분리하도록 측방향으로 (예를 들어, 도 2의 비트 라인 방향/y-방향으로) 연장될 수 있다. 슬릿 구조(226)는 도전체 층(206)을 형성하기 위해 화학적 전구체에 대한 접근을 제공하는 슬릿 개구를 포함할 수 있다. 일부 실시예에서, 슬릿 구조(226)는 또한 ACS와의 전기적 연결의 저항을 줄이기 위해 기판(202) 내의 하단부에 도핑된 영역(232)을 포함한다.
일부 실시예에서, 슬릿 구조(226)는 NAND 메모리 스트링의 ACS를 소스 라인(미도시)과 같은 상호연결 구조에 전기적으로 연결하기 위한 소스 접촉부로서 기능하는 접촉부(228)를 더 포함한다. 도 2에 도시된 바와 같이, 접촉부(228)는 슬릿 구조(226)의 하단부에 있는 (예를 들어, 도핑 영역(232)과 접촉하는) 하부 접촉부(228-1) 및 슬릿 구조(226)의 상단부에 있는 상부 접촉부(228-2)를 포함할 수 있다. 일부 실시예에서, 상부 접촉부(228-2)는 하부 접촉부(228-1) 위에서 이 하부 접촉부(228-1)와 접촉하고 하부 접촉부(228-1)와는 다른 재료를 갖는다. 하부 접촉부(228-1)는 도핑된 영역(232)과의 접촉 저항을 감소시키기 위해 도핑된 폴리실리콘과 같은 도전성 재료를 포함할 수 있다. 상부 접촉부(228-2)는 W, Co, Cu, Al, 또는 이들의 임의의 조합를 포함하지만 이에 제한되지 않는 금속과 같은 도전성 재료를 포함할 수 있다. 일 예에서, 상부 접촉부(228-2)는 텅스텐을 포함할 수 있다. 아래에서 상세히 설명하는 바와 같이, 슬릿 구조(226)의 상부 접촉부(228-2) 및 채널 로컬 접촉부(224)의 도전성 재료는 동일한 프로세스로 증착될 수 있으므로, 상부 접촉부(228-2) 및 채널 로컬 접촉부(224)는 동일한 금속과 같은 동일한 도전성 재료를 포함한다. 일 예에서, 금속은 텅스텐을 포함할 수 있다.
로컬 접촉 층(110) 아래에 있는 채널 구조(106)의 상단부와 같은 높이의 상단부를 갖는 도 1의 3D 메모리 장치(100)의 슬릿 구조(108)와 상이하게, 도 2의 3D 메모리 장치(200)의 슬릿 구조(226)는 채널 구조(204)의 상단부 위에 자신의 상단부를 갖는다. 즉, 슬릿 구조(226)는 로컬 접촉 층(222)을 통해 수직으로 더 연장될 수 있다. 결과적으로, 로컬 접촉 층(222)은, 슬릿 구조(108)의 슬릿 로컬 접촉부(114)를 포함하는 도 1의 로컬 접촉 층(110)과는 다르게, 슬릿 구조(226)의 상단부 위에서 이와 접촉하는 슬릿 로컬 접촉부를 포함하지 않는다. 도 2에 도시된 바와 같이, 일부 실시예에 따르면, 슬릿 구조(226)의 상부 접촉 부분(228-2)의 상단부는 채널 로컬 접촉부(224)의 상단부와 같은 높이이다. 슬릿 로컬 접촉부를 연속적인 트렌치형 상호연결부(예를 들어, 슬릿 구조(226)의 접촉부(228))로 대체함으로써, 로컬 접촉 층(222) 내의 로컬 접촉부에 대한 오버레이 제어는 단순화될 수 있고, 상호연결 구조의 저항은 감소될 수 있다.
슬릿 구조(226)의 접촉부(228)를 메모리 스택(210)의 도전체 층(206)로부터 전기적으로 절연시키기 위해, 슬릿 구조(226)는 슬릿 개구의 측벽을 따라 그리고 슬릿 개구의 측벽과 접하는 에치백 리세스 내에 배치된 스페이서(230)를 더 포함할 수 있다. 즉, 스페이서(230)는 접촉부(228)와 메모리 스택(210)의 도전체 층(206) 사이에 측방향으로 형성될 수 있다. 스페이서(230)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합과 같은 유전성 재료의 하나 이상의 층을 포함할 수 있다. 도 2에 도시된 바와 같이, 스페이서(230)는 측방향으로(예를 들어, 도 2의 비트 라인 방향/y-방향으로) 연장될 수 있고 워드 라인 방향/x-방향으로 슬릿 개구의 측벽을 따라 특정 두께를 가질 수 있다. 즉, 스페이서(230)는 도 2에서 워드 라인 방향/x 방향으로 외경 및 내경을 가질 수 있다.
소스 접촉부(118)의 상단부에 "디싱" 프로파일을 갖는 도 1의 3D 메모리 장치(100)의 슬릿 구조(108)와는 다르게, 도 2의 3D 메모리 장치(200)의 슬릿 구조(226)의 상부 접촉 부분(228-2)의 상단부에서의 "디싱" 프로파일은 트리밍될 수 있는데, 즉 줄여지거나 심지어 제거될 수 있다. 일부 실시예에서, 도 2에 도시된 바와 같이, 상부 접촉 부분(228-2)의 상단부의 직경은 워드 라인 방향/x-방향에서 스페이서(230)의 외경보다 크지 않다. 즉, 일부 실시예에 따르면, 상부 접촉 부분(228-2)의 상단부는 평면도에서 스페이서(230)의 경계를 초과하지 않는데, 그 이유는 스페이서(230)의 경계를 초과하는 상부 접촉 부분(228-2)의 일부는 아래에서 상세히 설명하는 바와 같이 개선된 로컬 접촉 패턴으로 인해 평탄화 프로세스(예컨대, CMP)에 의해 비교적 쉽게 제거될 수 있기 때문이다.
예를 들어, 도 3a 및 도 3b는 본 개시의 일부 실시예에 따른 도 2의 예시적인 3D 메모리 장치(200)의 평면도를 도시한다. 도 3a는 도 2의 슬릿 구조(226)의 하부 접촉 부분(228-1)의 상단부를 통한 A-A 방향의 단면의 평면도를 도시하고, 도 3b는 도 2의 슬릿 구조(226)의 상부 접촉 부분(228-2)의 상단부를 통한 B-B 방향의 다른 단면의 평면도를 도시한다. 도 3b에 도시된 바와 같이, 상부 접촉 부분(228-2)의 상단부는 평면에서 볼 때 스페이서(230)의 경계를 초과하지 않는다. 즉, 일부 실시예에 따르면, 상부 접촉 부분(228-2)의 상단부의 직경(d2)은 워드 라인 방향/x-방향에서 스페이서(230)의 외경(D)보다 크지 않다. 직경(d2)은 직경(D)보다 작거나 같을 수 있다. 도 3b에 도시된 바와 같이, 일부 실시예에 따르면, 상부 접촉 부분(228-2)의 상단부의 직경(d2)은 워드 라인 방향/x-방향에서 하부 접촉 부분(228-1)의 상단부의 직경(d1)보다 크다. 일부 실시예에서, 상부 접촉 부분(228-2)의 상단부의 직경(d2)은 도 3b에 도시된 바와 같이 채널 로컬 접촉부(224)의 직경보다 크다.
3D 메모리 장치(200)에서 로컬적 접촉 층(222) 외에 추가적인 상호연결 구조는 도 2에 도시되지 않는다는 것을 이해해야 하며, 이 추가적인 상호연결 구조는 채널 구조(204) 및 슬릿 구조(226)와 전기 신호를 주고 받기 위해 3D 메모리 장치(200)의 원하는 상호연결 구조를 제공하도록 형성될 수 있다.
도 4a 내지 도 4h는 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 장치를 형성하기 위한 제조 프로세스를 도시한다. 도 5는 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 장치를 형성하기 위한 방법(500)의 흐름도를 도시한다. 도 4a-4h 및 도 5에 도시된 3D 메모리 장치의 예는 도 2에 도시된 3D 메모리 장치(200)를 포함한다. 도 4a-4h 및 도 5는 함께 설명될 것이다. 방법(500)에 도시된 동작은 완전한 것은 아니며 예시된 동작 중 임의의 것 이전, 이후, 또는 사이에 다른 동작도 수행될 수 있음이 이해된다. 또한, 일부 동작은 동시에 수행될 수도 있고, 도 5에 도시된 것과 다른 순서로 수행될 수도 있다.
도 5를 참조하면, 방법(500)은 인터리브형 희생 층 및 유전체 층을 포함하는 유전체 스택이 기판 위에 형성되는 동작(502)에서 시작한다. 기판은 실리콘 기판일 수 있다. 도 4a를 참조하면, 희생층(406) 및 유전체층(408)의 복수 쌍을 포함하는 유전체 스택(404)이 실리콘 기판(402) 위에 형성된다. 유전체 스택(404)은 일부 실시예에 따라 인터리브형 희생층(406) 및 유전체 층(408)을 포함한다. 유전체 층(408) 및 희생층(406)은 유전체 스택(404)을 형성하기 위해 실리콘 기판(402) 상에 교대로 증착될 수 있다. 일부 실시예에서, 각각의 유전체 층(408)은 실리콘 산화물의 층을 포함하고, 각각의 희생 층(406)은 실리콘 질화물의 층을 포함한다. 즉, 복수의 실리콘 질화물 층 및 복수의 실리콘 산화물 층이 유전체 스택(404)을 형성하기 위해 실리콘 기판(402) 위에 교대로 증착될 수 있다. 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 또는 이들의 임의의 조합을 포함하나 이에 국한되지 않는 하나 이상의 박막 증착 프로세스를 통해 유전체 스택(404)이 형성될 수 있다.
방법(500)은 도 5에 도시된 바와 같이 유전체 스택을 통해 수직으로 연장되는 채널 구조가 형성되는 동작(504)으로 진행한다. 일부 실시예에서, 채널 구조를 형성하기 위해, 유전체 스택을 통해 수직으로 연장하는 채널 홀이 형성되고, 이어서 메모리 필름 및 반도체 채널이 채널 홀의 측벽 위에 형성되고, 채널 플러그가 반도체 채널 위에서 이와 접촉하며 형성된다.
도 4a에 도시된 바와 같이, 채널 홀은 유전체 스택(404)을 통해 수직으로 연장되는 개구이다. 일부 실시예에서, 복수의 개구가 유전체 스택(404)을 통해 형성되되 각각의 개구는 이후 프로세스에서 개별 채널 구조(410)를 성장시키기 위한 위치가 되도록 한다. 일부 실시예에서, 채널 구조(410)의 채널 홀을 형성하기 위한 제조 프로세스는 습식 에칭 및/또는 건식 에칭, 예컨대 심이온 반응성 에칭(DRIE)을 포함한다. 일부 실시예에서, 채널 구조(410)의 채널 홀은 실리콘 기판(402)의 상단 부분을 통해 더 연장된다. 유전체 스택(404)을 통한 에칭 프로세스는 실리콘 기판(402)의 상부 표면에서 멈추지 않을 수 있고 실리콘 기판(402)의 일부를 계속해서 에칭할 수 있다. 도 4a에 도시된 바와 같이, 반도체 플러그(412)는 채널 홀의 바닥 부분을, 실리콘 기판(402)으로부터 임의의 적절한 방향으로(예를 들어, 바닥 표면 및/또는 측면으로부터) 에피택셜 성장된 단결정 실리콘으로 채우는 것에 의해 형성될 수 있다. 반도체 플러그(412)를 에피택셜 성장시키기 위한 제조 프로세스는 기상 에피택시(VPE), 액상 에피택시(LPE), 분자빔 에피택시(MPE), 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다.
도 4a에 도시된 바와 같이, 메모리 필름(414)(차단층, 저장층, 및 터널링층을 포함) 및 반도체 채널(416)은 채널 구조(410)의 채널 홀의 측벽을 따라 그리고 반도체 플러그(412) 위에 형성된다. 일부 실시예에서, 메모리 필름(414)은 먼저 채널 홀의 측벽을 따라 그리고 반도체 플러그(412) 위에 증착되고, 그런 다음 반도체 채널(416)은 메모리 필름(414) 위에 증착된다. 차단층, 저장층 및 터널링층은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 조합과 같은 하나 이상의 박막 증착 프로세스를 통해 이 순서대로 증착되어 메모리 필름(414)을 형성한다. 반도체 채널(416)은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 터널링층 상에 폴리실리콘을 증착함으로써 형성될 수 있다. 반도체 채널(416)은 예를 들어 SONO 펀치 프로세스를 사용하여 반도체 플러그(412)와 접촉할 수 있다. 일부 실시예에서, 반도체 채널(416)은 채널 홀을 완전히 채우지 않고 채널 홀에 증착된다. 도 4a에 도시된 바와 같이, 실리콘 산화물 층과 같은 캡핑 층(418)은 CVD, PVD, ALD, 전기도금, 무전해 도금 또는 이들의 조합과 같은 하나 이상의 박막 증착 프로세스을 사용하여 채널 홀의 나머지 공간을 완전히 또는 부분적으로 채우도록 채널 홀에 형성된다.
도 4a에 도시된 바와 같이, 채널 플러그(420)는 채널 구조(410)의 채널 홀의 상단 부분에 형성된다. 일부 실시예에서, 유전체 스택(404)의 상단 표면 상에 있는 메모리 필름(414), 반도체 채널(416), 및 캡핑 층(418)의 부분은 CMP, 습식 에칭 및/또는 건식 에칭에 의해 제거되고 평탄화된다. 그 다음, 채널 홀의 상단 부분에서 반도체 채널(416) 및 캡핑 층(418)의 일부를 습식 에칭 및/또는 건식 에칭함으로써 채널 홀의 상단 부분에 리세스가 형성될 수 있다. 폴리실리콘과 같은 반도체 재료 및/또는 텅스텐과 같은 금속을 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나의 이상의 박막 증착 프로세를 통해 리세스 내에 증착함으로써 채널 플러그(420)가 형성될 수 있다. 그에 의해 채널 구조(410)가 유전체 스택(404)을 통해 형성된다.
방법(500)은 도 5에 도시된 바와 같이 희생 플러그가 채널 구조 위에서 이와 접촉하며 형성되는 동작(506)으로 진행한다. 일부 실시예에서, 희생 플러그를 형성하기 위해, 로컬 유전체 층이 유전체 스택 상에 형성되고, 로컬 접촉 홀이 로컬 유전체 층을 통해 에칭되어 채널 구조를 노출시키고, 채널 플러그의 재료와 상이한 희생 재료가 로컬 접촉 홀에 증착된다. 희생 재료는 실리콘 질화물을 포함할 수 있다. 로컬 접촉 홀의 형성이 게이트 교체 및 슬릿 구조의 형성 이후에 시작되는 3D 메모리 장치(예를 들어, 도 1의 3D 메모리 장치(100))를 형성하기 위한 기존 방법과는 달리, 방법(500)은 게이트 교체 및 슬릿 구조 형성 전에 로컬 접촉 홀을 형성하여 웨이퍼 로컬 응력으로 인한 오정렬 가능성을 줄인다.
도 4a에 도시된 바와 같이, 유전체 층(422)은 유전체 스택(404) 상에 형성된다. 유전체 층(422)은 CVD, PVD, ALD 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스을 사용하여 실리콘 산화물 및/또는 실리콘 질화물과 같은 유전체 재료를 유전체 스택(404)의 상단 표면 위에 증착함으로써 형성될 수 있다. 도 4b에 도시된 바와 같이, 로컬 접촉 홀(424)은 채널 구조(410)의 채널 플러그(420)의 상단부에서 정지하는 유전체 층(422)을 통해 에칭되어 채널 플러그(420)의 상단부를 노출시킨다. 에칭 프로세스는 습식 에칭 및/또는 건식 에칭(예를 들어, DRIE)을 포함할 수 있다. 채널 로컬 접촉 홀은, 각각의 로컬 접촉 홀(424)이 각각의 채널 구조(410)와 정렬되도록, 포토리소그래피를 사용하여 에칭 마스크(예를 들어, 포토레지스트)에 의해 패터닝될 수 있다.
도 4c에 도시된 바와 같이, 채널 플러그(420)의 재료와 상이한 희생 재료(425)가 로컬 접촉 홀(424) 내로 증착된다. 희생 재료(425)는 이후 프로세스에서 채널 플러그(420)의 보호 재료로서 역할을 하기 때문에, 희생 재료(425)는 채널 구조(410)의 채널 플러그(420)에 포함된 재료 이외의 임의의 적절한 재료를 포함할 수 있다. 일부 실시예에서, 채널 플러그(420)는 폴리실리콘을 포함하고, 희생 재료(425)는 폴리실리콘 이외의 임의의 적절한 재료를 포함할 수 있다. 예를 들어, 희생 재료(425)는 실리콘 질화물을 포함할 수 있다. 도 4d에 도시된 바와 같이, 과잉 희생 재료(425)를 제거하고 유전체 층(422)의 상단 표면을 평탄화하기 위한 CMP 프로세스가 수행되어 희생 플러그(430)를 형성할 수 있다. 각각의 희생 플러그(430)는 각각의 채널 구조(410)의 채널 플러그(420)를 보호하기 위해 각각의 채널 구조(410) 위에서 이와 접촉할 수 있다. 희생 플러그(430)는 채널 플러그(420)가 더 이상 보호될 필요가 없을 때 이후 프로세스에서 제거된다. 희생 플러그(430)가 실리콘 질화물을 포함하는 일부 실시예에서, 희생 플러그(430)를 보호하기 위해 테트라에틸 오르토실리케이트(TEOS)가 희생 플러그(430) 상에 형성될 수 있다는 것이 이해된다.
방법(500)은 도 5에 도시된 바와 같이, 유전체 스택을 통해 수직으로 연장되는 슬릿 개구가 형성되는 동작(508)으로 진행한다. 일부 실시예에서, 슬릿 개구를 형성하기 위해, 로컬 유전체 층 및 유전체 스택을 통해 수직으로 연장하는 슬릿 개구가 에칭되고, 슬릿 개구의 상단 부분이 확대된다.
도 4d에 도시된 바와 같이, 슬릿 개구(426)는 실리콘 기판(402)에 도달하기 위해 유전체 스택(404)(도 4c에 도시됨)의 유전체 층(422) 및 인터리브형 희생 층(406) 및 유전체 층(408)(예를 들어, 실리콘 질화물 층 및 실리콘 산화물 층)을 통해 에칭된다. 에칭 프로세스는 습식 에칭 및/또는 건식 에칭(예를 들어, DRIE)의 하나 이상의 사이클을 포함할 수 있다. 도 4d에 도시된 바와 같이, 슬릿 개구(426)의 상단 부분(428)은 예를 들어 슬릿 개구(426)의 상단부를 둘러싸는 유전체 층(422)의 일부를 추가로 에칭 제거함으로써 슬릿 개구(426)의 상단부에 "디싱" 프로파일을 형성하도록 확대될 수 있다. 슬릿 개구(426)의 상단 부분(428)의 "디싱" 프로파일은 이후 프로세스에서 슬릿 개구(426) 내로 재료의 증착을 도울 수 있다.
방법(500)은 도 5에 도시된 바와 같이, 슬릿 개구를 통해 희생층을 도전체 층으로 교체함으로써(즉, 소위 "게이트 교체" 프로세스) 인터리브형 도전체 층 및 유전체 층을 포함하는 메모리 스택이 형성되는 동작(510)으로 진행한다. 도 4d에 도시된 바와 같이, 희생층(406)(도 4c에 도시됨)은 도전체 층(432)으로 교체되고, 이에 의해 인터리브형 도전체 층(432) 및 유전체 층(408)을 포함하는 메모리 스택(434)이 형성된다.
일부 실시예에서, 측면 리세스(도시되지 않음)가 슬릿 개구(426)를 통해 희생층(406)을 제거함으로써 먼저 형성된다. 일부 실시예에서, 희생층(406)이 제거되어, 유전체 층(408) 사이에 인터리브된 측면 리세스를 생성하도록, 희생층(406)은 슬릿 개구(426)를 통해 에칭 용액을 적용함으로써 제거된다. 에칭 용액은 유전체 층(408)에 대해 선택적인 희생층(406)을 에칭하는 임의의 적절한 에칭액을 포함할 수 있다. 도 4d에 도시된 바와 같이, 도전체 층(432)은 슬릿 개구(426)를 통해 측면 리세스 내로 증착된다. 일부 실시예에서, 게이트 유전체 층은, 도전체 층(432)이 게이트 유전체 층 상에 증착되도록, 도전체 층(432)에 앞서 측면 리세스 내로 증착된다. 금속층과 같은 도전체 층(432)은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 증착될 수 있다.
방법(500)은 도 5에 도시된 바와 같이, 슬릿 개구에 제1 접촉 부분이 형성되는 동작(512)으로 진행한다. 일부 실시예에서, 제1 접촉 부분을 형성하기 위해, 스페이서가 슬릿 개구의 측벽 위에 형성되고, 제1 접촉 재료가 슬릿 개구의 스페이서 위에 증착되고, 제1 접촉 재료가 슬릿 개구에서 에치백되어, 제1 접촉 부분의 상단부가 슬릿 개구의 상단 부분 아래에 있게 된다. 제1 접촉 재료는 폴리실리콘을 포함할 수 있다.
도 4d에 도시된 바와 같이, 도핑된 영역(436)이 (실리콘 기판(402) 내의) 슬릿 개구(426)의 하단부에 먼저 형성될 수 있고, 그런 다음 스페이서(438)가 슬릿 개구(426)의 측벽 위에 형성될 수 있다. 도핑된 영역(436)은 슬릿 개구(426)를 통해 노출된 실리콘 기판(402)의 일부 내로 P형 또는 N형 도펀트를 도핑하기 위한 이온 주입 및/또는 열 확산에 의해 형성될 수 있다. 일부 실시예에서, 에치백 리세스는 슬릿 개구(426)의 측벽과 접하는 각 도전체 층(432)에 형성된다. 에치백 리세스는 슬릿 개구(426)를 통한 습식 에칭 및/또는 건식 에칭 프로세스를 사용하여 에치백될 수 있다. 일부 실시예에 따르면, 실리콘 산화물 및 실리콘 질화물과 같은 하나 이상의 유전체 층을 포함하는 스페이서(438)는 ALD, CVD, PVD, 기타 적절한 프로세스 또는 이들의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 슬릿 개구(426)의 측벽을 따라 에치백 리세스 내에 증착될 수 있다.
도 4e에 도시된 바와 같이, 도핑된 영역(436)과 접촉하는 하부 접촉 부분(442-1)이 슬릿 개구(426)의 바닥 부분에 형성된다. 일부 실시예에서, 예를 들어 폴리실리콘을 포함하는 접촉 재료가 스페이서(438)에 걸쳐 슬릿 개구(426)내로 증착된다. 전술한 바와 같이, 슬릿 개구(426)의 상단 부분(428)의 "디싱" 프로파일은, 예를 들어 더 적은 공극 및 이음매로 슬릿 개구(426) 내로의 접촉 재료의 증착을 도울 수 있다. 일부 실시예에서, 슬릿 개구(426)의 상단 부분에서 접촉 재료의 일부를 제거하기 위해 에치백 프로세스가 수행되어 슬릿 개구(426)의 바닥 부분에 하부 접촉 부분(442-1)을 남긴다(예를 들어, 하부 접촉 부분(442-1)의 상단부는 슬릿 개구(426)의 상단 부분 아래에 있다). 예를 들어, 폴리실리콘은 습식 에칭 및/또는 건식 에칭을 사용하여 에치백될 수 있다. 따라서, 희생 플러그(430)(예를 들어, 실리콘 질화물을 가짐)는 슬릿 개구(426)에 하부 접촉 부분(442-1)을 형성할 때 에치백 프로세스 동안 폴리실리콘을 갖는 채널 플러그(420)를 보호할 수 있다.
방법(500)은 도 5에 도시된 바와 같이, 제1 접촉 부분을 형성한 후 희생 플러그를 제거하여 채널 구조를 노출시키는 동작(514)으로 진행한다. 도 4f에 도시된 바와 같이, 희생 플러그(430)는 채널 구조(410)를 노출시키기 위해 슬릿 개구(426)에서 하부 접촉 부분(442-1)을 형성한 후에 제거된다. 일부 실시예에서, 희생 플러그(430)는 습식 에칭 및/또는 건식 에칭을 사용하여 에칭되어, 채널 구조(410)의 상단부에서 채널 플러그(420)를 노출시킬 로컬 접촉 홀(424)을 남긴다.
방법(500)은 도 5에 도시된 바와 같이, 채널 구조 위에서 이와 접촉하는 채널 로컬 접촉부, 및 슬릿 개구에서 제1 접촉 부분 위에 있는 제2 접촉 부분이 동시에 형성되는 동작(516)으로 진행한다. 일부 실시예에서, 채널 로컬 접촉부와 제2 접촉 부분을 동시에 형성하기 위해, 제2 접촉 재료가 로컬 접촉 홀과 슬릿 개구에 동시에 증착되고, 증착된 제2 접촉 재료가 평탄화되되, 채널 로컬 접촉부의 상단부는 슬릿 구조의 제2 접촉 부분의 상단부와 같은 높이이다. 제2 접촉 재료는 텅스텐을 포함할 수 있다.
도 4g에 도시된 바와 같이, 접촉 재료(444)(예를 들어, 텅스텐)는 동일한 증착 단계에서 로컬 접촉 홀(424), 및 슬릿 개구(426)의 나머지 공간(도 4g에 도시됨)에 동시에 증착된다. 증착 프로세스는 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 박막 증착 프로세스를 포함할 수 있다. 도 4h에 도시된 바와 같이, 과잉 접촉 재료(444)를 제거하고 접촉 재료(444)의 상단 표면을 평탄화하기 위한 CMP 프로세스가 수행될 수 있다(도 4g에 도시됨). CMP 프로세스는 동일한 평면에서 큰 접촉 재료 패턴(예컨대, 텅스텐 패턴)으로 인해 실현 가능해질 수 있다. 그 결과, 도 4h에 도시된 바와 같이, 채널 로컬 접촉부(446)가 각각 채널 구조(410) 위에서 이와 접촉하며 형성되고, 상부 접촉 부분(442-2)은 하부 접촉 부분(442-1) 위에 형성된다. 이에 의해, 스페이서(438), 하부 접촉 부분(442-1), 및 상부 접촉 부분(442-2)을 포함하는 슬릿 구조(448)가 형성된다. 일부 실시예에 따르면, 채널 로컬 접촉부(446) 및 상부 접촉 부분(442-2))의 상단부는 동일한 평탄화 프로세스 후에 서로 같은 높이를 갖는다. 도 4h에 도시된 바와 같이, CMP 프로세스는 위에서 상세히 설명된 바와 같이 상부 접촉 부분(442-2)의 상단부에서 "디싱" 프로파일을 트리밍할 수 있다. 즉, 접촉 재료(444)의 비교적 큰 패턴(도 4g에 도시됨)은 일부 실시예에 따라 평면도에서 스페이서(438)의 경계를 초과하는 과잉 접촉 재료(444)를 제거하기 위해 CMP 프로세스가 더 진행되도록 한다.
본 개시의 일 측면에 따르면, 3D 메모리 장치는 기판과, 메모리 스택과, 채널 구조와, 채널 로컬 접촉부와, 슬릿 구조를 포함한다. 메모리 스택은 기판 위에 인터리브형 도전체 층과 유전체 층을 포함한다. 채널 구조는 메모리 스택을 통해 수직으로 연장된다. 채널 로컬 접촉부는 채널 구조 위에서 이와 접촉한다. 슬릿 구조는 메모리 스택을 통해 수직으로 연장된. 슬릿 구조는 제1 접촉 부분 및 제1 접촉 부분 위에 있으며 제1 접촉 부분과는 다른 재료를 갖는 제2 접촉 부분을 포함하는 접촉부를 포함한다. 슬릿 구조의 제2 접촉 부분의 상단부는 채널 로컬 접촉부의 상단부와 동일 높이에 있다.
일부 실시예에서, 슬릿 구조의 제2 접촉 부분과 채널 로컬 접촉부는 동일한 도전성 재료를 포함한다. 일부 실시예에서, 슬릿 구조의 제1 접촉 부분은 폴리실리콘을 포함하고, 슬릿 구조의 제2 접촉 부분과 채널 로컬 접촉부는 동일한 금속을 포함한다. 금속은 텅스텐을 포함할 수 있다.
일부 실시예에서, 슬릿 구조는 슬릿 구조의 접촉부와 메모리 스택의 도전체 층 사이에 측방향으로 스페이서를 포함한다.
일부 실시예에서, 슬릿 구조의 제2 접촉 부분의 상단부는 평면도에서 볼 때 스페이서의 경계를 초과하지 않는다.
일부 실시예에서, 제2 접촉 부분의 상단부의 직경은 스페이서의 외경보다 크지 않다.
일부 실시예에서, 제2 접촉 부분의 상단부의 직경은 채널 로컬 접촉부의 직경보다 더 크다.
일부 실시예에서, 채널 구조는 반도체 채널 및 메모리 필름을 포함한다.
일부 실시예에서, 채널 구조는, 채널 구조의 상부에 있고 채널 로컬 접촉부와 접촉하는 채널 플러그를 포함한다.
본 개시의 다른 측면에 따르면, 3D 메모리 장치는 기판과, 메모리 스택과, 채널 구조와, 채널 로컬 접촉부와, 슬릿 구조를 포함한다. 메모리 스택은 기판 위에 인터리브형 도전체 층과 유전체 층을 포함한다. 채널 구조는 메모리 스택을 통해 수직으로 연장된다. 채널 로컬 접촉부는 채널 구조 위에서 이와 접촉한다. 슬릿 구조는 메모리 스택을 통해 수직으로 연장된다. 슬릿 구조는 스페이서와, 제1 접촉 부분 및 제1 접촉 부분 위에 있으며 이 제1 접촉 부분과는 다른 재료를 갖는 제2 접촉 부분을 포함하는 접촉부를 포함한다. 제2 접촉 부분의 상단부의 직경은 제1 접촉 부분의 상단부의 직경보다 크고 스페이서의 외경보다 크지 않다.
일부 실시예에서, 슬릿 구조의 제2 접촉 부분의 상단부는 채널 로컬 접촉부의 상단부와 같은 높이이다.
일부 실시예에서, 슬릿 구조의 제2 접촉 부분과 채널 로컬 접촉부는 동일한 도전성 재료를 포함한다. 일부 실시예에서, 슬릿 구조의 제1 접촉 부분은 폴리실리콘을 포함하고, 슬릿 구조의 제2 접촉 부분과 채널 로컬 접촉부는 동일한 금속을 포함한다. 금속은 텅스텐을 포함할 수 있다.
일부 실시예에서, 제2 접촉 부분의 상단부의 직경은 채널 로컬 접촉부의 직경보다 더 크다.
일부 실시예에서, 채널 구조는 반도체 채널 및 메모리 필름을 포함한다.
일부 실시예에서, 채널 구조는, 채널 구조의 상단에 있고 채널 로컬 접촉부와 접촉하는 채널 플러그를 포함한다.
본 개시의 또 다른 측면에 따르면, 3D 메모리 장치를 형성하는 방법이 개시된다. 기판 위에 인터리브형 희생층 및 유전체 층을 포함하는 유전체 스택을 통해 수직으로 연장하는 채널 구조가 형성된다. 채널 구조 위에서 이와 접촉하는 희생 플러그가 형성된다. 유전체 스택을 통해 수직으로 연장되는 슬릿 개구가 형성된다. 슬릿 개구를 통해 희생층을 도전체 층으로 대체함으로써 인터리브형 도전체 층 및 유전체 층을 포함하는 메모리 스택이 형성된다. 슬릿 개구에는 제1 접촉 부분이 형성된다. 희생 플러그는 채널 구조를 노출시키기 위해 제1 접촉 부분을 형성한 후에 제거된다. 채널 구조 위에서 이와 접촉하는 채널 로컬 접촉부, 및 슬릿 개구의 제1 접촉 부분 위의 제2 접촉 부분이 동시에 형성된다.
일부 실시예에서, 채널 구조를 형성하기 위해, 메모리 필름 및 반도체 채널이 채널 홀의 측벽 위에 후속적으로 형성되고, 채널 플러그가 반도체 채널 위에서 이와 접촉하며 형성된다.
일부 실시예에서, 희생 플러그를 형성하기 위해, 로컬 유전체 층이 유전체 스택 상에 형성되고, 로컬 접촉 홀이 로컬 유전체 층을 통해 에칭되어 채널 구조를 노출시키고, 채널 플러그의 재료와 상이한 희생 재료가 로컬 접촉 홀에 증착된다. 희생 재료는 실리콘 질화물을 포함할 수 있다.
일부 실시예에서, 슬릿 개구를 형성하기 위해, 로컬 유전체 층 및 유전체 스택을 통해 수직으로 연장하는 슬릿 개구가 에칭되고, 슬릿 개구의 상부가 확대된다.
일부 실시예에서, 슬릿 개구에 제1 접촉 부분을 형성하기 위해, 스페이서가 슬릿 개구의 측벽 위에 형성되고, 제1 접촉 재료가 슬릿 개구에서 스페이서에 걸쳐 증착되고, 슬릿 개구에서의 제1 접촉 재료는, 제1 접촉 부분의 상단부가 슬릿 개구의 상단 부분 아래에 있도록 에치백된다. 제1 접촉 재료는 폴리실리콘을 포함할 수 있다.
일부 실시예에서, 채널 로컬 접촉부 및 제2 접촉 부분을 동시에 형성하기 위해, 제2 접촉 재료가 로컬 접촉 홀 및 슬릿 개구 내로 동시에 증착되고, 증착된 제2 접촉 재료는 평탄화되어 채널 로컬 접촉부의 상단부는 슬릿 구조의 제2 접촉 부분의 상단부와 같은 높이이다. 제2 접촉 재료는 텅스텐을 포함할 수 있다.
특정 실시예들에 대한 전술한 설명은, 다른 사람들이 본 기술분야의 지식을 적용함으로써, 본 개시의 일반적인 개념으로부터 벗어나지 않고, 과도한 실험 없이 다양한 용례를 위해 이러한 특정 실시예들을 손쉽게 수정 및/또는 적응할 수 있도록 본 개시의 일반적인 특성을 충분히 보여줄 것이다. 따라서, 이러한 적응 및 수정은 본 명세서에서 제시되는 교시 및 지침에 기초하여, 개시된 실시예들의 등가물의 의미 및 범위 내에 두고자 한다. 본 명세서에서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 표현은 교시 및 지침의 관점에서 당업자에 의해 해석되어야 한다는 점을 이해해야 한다.
본 개시의 실시예들은 명시된 기능들 및 그 관계들의 구현을 예시하는 기능적 구축 블록들을 참고하여 위에서 설명되었다. 이러한 기능적 구축 블록들의 경계는 설명의 편의상 본 명세서에서는 임의로 정의되었다. 명시된 기능들과 그 관계들이 적절히 수행되는 한, 대안적인 경계들이 정의될 수 있다.
발명의 내용 단락 및 요약서 단락은 발명자(들)에 의해 고려된 바와 같이 본 개시의 전부가 아닌 하나 이상의 예시적인 실시예를 제시할 수 있으며, 따라서, 본 개시 및 첨부된 청구항들을 어떤 식으로든 제한하려는 것은 아니다.
본 개시의 범위 및 범주는 전술한 예시적인 실시예들 중 어느 것에 의해서도 제한되지 않아야 하고, 하기의 청구항들 및 그 균등물에 따라서만 정의되어야 한다.

Claims (27)

  1. 3차원(3D) 메모리 장치로서,
    기판과,
    상기 기판 위에 인터리브형 도전체 층 및 유전체 층을 포함하는 메모리 스택과,
    상기 메모리 스택을 통해 수직으로 연장되는 채널 구조와,
    상기 채널 구조 위에서 상기 채널 구조와 접촉하는 채널 로컬 접촉부와,
    상기 메모리 스택을 통해 수직으로 연장되는 슬릿 구조(slit structure)를 포함하되,
    상기 슬릿 구조는, 제1 접촉 부분 및 상기 제1 접촉 부분 위에 있으며 상기 제1 접촉 부분과는 다른 재료를 갖는 제2 접촉 부분을 포함하는 접촉부를 포함하고,
    상기 슬릿 구조의 상기 제2 접촉 부분의 상단부는 상기 채널 로컬 접촉부의 상단부와 동일 높이에 있는
    3D 메모리 장치.
  2. 제1항에 있어서,
    상기 슬릿 구조의 상기 제2 접촉 부분과 상기 채널 로컬 접촉부는 동일한 도전성 재료를 포함하는
    3D 메모리 장치.
  3. 제2항에 있어서,
    상기 슬릿 구조의 상기 제1 접촉 부분은 폴리실리콘을 포함하고, 상기 슬릿 구조의 상기 제2 접촉 부분과 상기 채널 로컬 접촉부는 동일한 금속을 포함하는
    3D 메모리 장치.
  4. 제3항에 있어서,
    상기 금속은 텅스텐을 포함하는
    3D 메모리 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 슬릿 구조는 상기 슬릿 구조의 접촉부와 상기 메모리 스택의 상기 도전체 층 사이에 측방향으로 스페이서를 포함하는
    3D 메모리 장치.
  6. 제5항에 있어서,
    상기 슬릿 구조의 상기 제2 접촉 부분의 상단부는 평면도에서 봤을 때 상기 스페이서의 경계를 초과하지 않는
    3D 메모리 장치.
  7. 제5항에 있어서,
    상기 제2 접촉 부분의 상기 상단부의 직경은 상기 스페이서의 외경보다 크지 않은
    3D 메모리 장치.
  8. 제7항에 있어서,
    상기 제2 접촉 부분의 상기 상단부의 직경은 상기 채널 로컬 접촉부의 직경보다 더 큰
    3D 메모리 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 채널 구조는 반도체 채널 및 메모리 필름을 포함하는
    3D 메모리 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 채널 구조는, 상기 채널 구조의 상부에 있고 상기 채널 로컬 접촉부와 접촉하는 채널 플러그를 포함하는
    3D 메모리 장치.
  11. 3차원(3D) 메모리 장치로서,
    기판과,
    상기 기판 위에 인터리브형 도전체 층과 유전체 층을 포함하는 메모리 스택과,
    상기 메모리 스택을 통해 수직으로 연장되는 채널 구조와,
    상기 채널 구조 위에서 상기 채널 구조와 접촉하는 채널 로컬 접촉부와,
    상기 메모리 스택을 통해 수직으로 연장되는 슬릿 구조를 포함하되,
    상기 슬릿 구조는 스페이서와, 제1 접촉 부분 및 상기 제1 접촉 부분 위에 있으며 상기 제1 접촉 부분과는 다른 재료를 갖는 제2 접촉 부분을 포함하는 접촉부를 포함하고,
    상기 제2 접촉 부분의 상단부의 직경은 상기 제1 접촉 부분의 상단부의 직경보다 크고 상기 스페이서의 외경보다 크지 않은
    3D 메모리 장치.
  12. 제11항에 있어서,
    상기 슬릿 구조의 상기 제2 접촉 부분의 상단부는 상기 채널 로컬 접촉부의 상단부와 같은 높이인
    3D 메모리 장치.
  13. 제11항 또는 제12항에 있어서,
    상기 슬릿 구조의 상기 제2 접촉 부분과 상기 채널 로컬 접촉부는 동일한 도전성 재료를 포함하는
    3D 메모리 장치.
  14. 제13항에 있어서,
    상기 슬릿 구조의 상기 제1 접촉 부분은 폴리실리콘을 포함하고, 상기 슬릿 구조의 상기 제2 접촉 부분과 상기 채널 로컬 접촉부는 동일한 금속을 포함하는
    3D 메모리 장치.
  15. 제14항에 있어서,
    상기 금속은 텅스텐을 포함하는
    3D 메모리 장치.
  16. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 제2 접촉 부분의 상기 상단부의 직경은 상기 채널 로컬 접촉부의 직경보다 더 큰
    3D 메모리 장치.
  17. 제11항 내지 제16항 중 어느 한 항에 있어서,
    상기 채널 구조는 반도체 채널 및 메모리 필름을 포함하는
    3D 메모리 장치.
  18. 제11항 내지 제17항 중 어느 한 항에 있어서,
    상기 채널 구조는, 상기 채널 구조의 상단에 있고 상기 채널 로컬 접촉부와 접촉하는 채널 플러그를 포함하는
    3D 메모리 장치.
  19. 3차원(3D) 메모리 장치를 형성하는 방법으로서,
    기판 위에 인터리브형 희생층 및 유전체 층을 포함하는 유전체 스택을 통해 수직으로 연장하는 채널 구조를 형성하는 단계와,
    상기 채널 구조 위에서 상기 채널 구조와 접촉하는 희생 플러그를 형성하는 단계와,
    상기 유전체 스택을 통해 수직으로 연장되는 슬릿 개구를 형성하는 단계와,
    상기 슬릿 개구를 통해 상기 희생층을 도전체 층으로 대체함으로써 인터리브형 상기 도전체 층 및 상기 유전체 층을 포함하는 메모리 스택을 형성하는 단계와,
    상기 슬릿 개구에 제1 접촉 부분을 형성하는 단계와,
    상기 채널 구조를 노출시키기 위해 상기 제1 접촉 부분을 형성한 후에 상기 희생 플러그를 제거하는 단계와,
    (i) 상기 채널 구조 위에서 상기 채널 구조와 접촉하는 채널 로컬 접촉부와, (ii) 상기 슬릿 개구의 상기 제1 접촉 부분 위에 있는 제2 접촉 부분을 동시에 형성하는 단계를 포함하는
    3D 메모리 장치를 형성하는 방법.
  20. 제19항에 있어서,
    상기 채널 구조를 형성하는 단계는,
    상기 유전체 스택을 통해 수직으로 연장하는 채널 홀을 에칭하는 단계와,
    후속하여, 상기 채널 홀의 측벽 상에 메모리 필름 및 반도체 채널을 형성하는 단계와,
    상기 반도체 채널 위에서 상기 반도체 채널과 접촉하는 채널 플러그를 형성하는 단계를 포함하는
    3D 메모리 장치를 형성하는 방법.
  21. 제20항에 있어서,
    상기 희생 플러그를 형성하는 단계는,
    상기 유전체 스택 상에 로컬 유전체 층을 형성하는 단계와,
    상기 채널 구조를 노출시키기 위해 상기 로컬 유전체 층을 통해 로컬 접촉 홀을 에칭하는 단계와,
    상기 로컬 접촉 홀에 상기 채널 플러그의 재료와 다른 희생 재료를 증착하는 단계를 포함하는
    3D 메모리 장치를 형성하는 방법.
  22. 제21항에 있어서,
    상기 희생 재료는 실리콘 질화물을 포함하는
    3D 메모리 장치를 형성하는 방법.
  23. 제21항 또는 제22항에 있어서,
    상기 슬릿 개구를 형성하는 단계는,
    상기 로컬 유전체 층 및 상기 유전체 스택을 통해 수직으로 연장하는 상기 슬릿 개구를 에칭하는 단계와,
    상기 슬릿 개구의 상단 부분을 확대하는 단계를 포함하는
    3D 메모리 장치를 형성하는 방법.
  24. 제23항에 있어서,
    상기 슬릿 개구에 상기 제1 접촉 부분을 형성하는 단계는,
    상기 슬릿 개구의 측벽 위에 스페이서를 형성하는 단계와,
    상기 슬릿 개구에서의 상기 스페이서 위에 제1 접촉 재료를 증착하는 단계와,
    상기 제1 접촉 부분의 상단부가 상기 슬릿 개구의 상기 상단 부분 아래에 있도록 상기 슬릿 개구에서 상기 제1 접촉 재료를 에치백하는 단계를 포함하는
    3D 메모리 장치를 형성하는 방법.
  25. 제24항에 있어서,
    상기 제1 접촉 재료는 폴리실리콘을 포함하는
    3D 메모리 장치를 형성하는 방법.
  26. 제21항 내지 제25항 중 어느 한 항에 있어서,
    상기 채널 로컬 접촉부 및 상기 제2 접촉 부분을 동시에 형성하는 단계는,
    상기 로컬 접촉 홀 및 상기 슬릿 개구부에 제2 접촉 재료를 동시에 증착하는 단계와,
    상기 채널 로컬 접촉부의 상단부가 상기 슬릿 구조의 상기 제2 접촉 부분의 상단부와 동일 높이가 되도록 상기 증착된 제2 접촉 재료를 평탄화하는 단계를 포함하는
    3D 메모리 장치를 형성하는 방법.
  27. 제26항에 있어서,
    상기 제2 접촉 재료는 텅스텐을 포함하는
    3D 메모리 장치를 형성하는 방법.
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