TW202129929A - 三維記憶體元件的局部接觸及其製作方法 - Google Patents

三維記憶體元件的局部接觸及其製作方法 Download PDF

Info

Publication number
TW202129929A
TW202129929A TW109107162A TW109107162A TW202129929A TW 202129929 A TW202129929 A TW 202129929A TW 109107162 A TW109107162 A TW 109107162A TW 109107162 A TW109107162 A TW 109107162A TW 202129929 A TW202129929 A TW 202129929A
Authority
TW
Taiwan
Prior art keywords
contact
channel
layer
contact portion
slit
Prior art date
Application number
TW109107162A
Other languages
English (en)
Other versions
TWI741517B (zh
Inventor
吳建中
張坤
趙婷婷
蘇睿
孫中旺
文犀 周
夏志良
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW202129929A publication Critical patent/TW202129929A/zh
Application granted granted Critical
Publication of TWI741517B publication Critical patent/TWI741517B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

三維（3D）記憶體元件，包括一基底、一記憶體堆疊設置在該基底上並且包括交錯的導電層和介電層、一通道結構垂直地延伸穿過該記憶體堆疊、一通道局部接觸位在該通道結構之上並與該通道結構接觸，以及一狹縫結構垂直地延伸穿過該記憶體堆疊。該狹縫結構包括一接觸結構，該接觸結構包括一第一接觸部分和在該第一接觸部分之上並與該第一接觸部分具有不同材料的一第二接觸部分。該狹縫結構的該第二接觸部分的一上端與該通道局部接觸的一上端齊平。

Description

三維記憶體元件的局部接觸及其製作方法
本發明是關於半導體元件及其製作方法，特別是關於三維（3D）記憶體元件及其製作方法。
隨著製程技術、電路設計、程式設計演算法和製造製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。然而，隨著半導體元件的特徵尺寸越接近製程下限，習知的平面半導體製程和製造技術變得具有挑戰性且成本昂貴，而且已接近平面式記憶體元件的儲存密度上限。
三維（three dimensional, 3D）記憶體元件架構可以解決平面式記憶體的密度限制 。三維記憶體元件架構包括記憶體陣列和外圍元件，其中外圍元件用於控制傳送至以及接收自記憶體陣列的信號。
本發明公開了三維（3D）記憶體元件及其製作方法的實施例。
根據本發明一實施例提供的三維（3D）記憶體元件，包括一基底；一記憶體堆疊，其包括設置在該基底之上並且交錯的複數個導電層和介電層；一通道結構，其垂直地延伸穿過該記憶體堆疊；一通道局部接觸，其位在該通道結構之上並與該通道結構接觸；以及一狹縫結構，其垂直地延伸穿過該記憶體堆疊。該狹縫結構包括一接觸結構，該接觸結構包括一第一接觸部分和在該第一接觸部分之上並與該第一接觸部分具有不同材料的一第二接觸部分。該狹縫結構的該第二接觸部分的一上端與該通道局部接觸的一上端齊平。
根據本發明另一實施例提供的三維（3D）記憶體元件，包括一基底；一記憶體堆疊，其包括設置在該基底之上並且交錯的複數個導電層和介電層；一通道結構，其垂直地延伸穿過該記憶體堆疊；一通道局部接觸，其設置在該通道結構之上並與該通道結構接觸；以及一狹縫結構，其垂直地延伸穿過該記憶體堆疊。該狹縫結構包括一間隙層和一接觸結構，該接觸結構包括第一接觸部分和設置在該第一接觸部分之上並且與該第一接觸部分具有不同材料的一第二接觸部分。該第二接觸部分的一上端的一直徑大於該第一接觸部分的一上端的一直徑且不大於該間隙層的一外徑。
根據本發明又另一實施例提供的三維（3D）記憶體元件的製作方法，包括以下步驟。形成垂直地延伸穿過一介電質堆疊的一通道結構，其中該介電質堆疊包括設置在一基底之上的交錯的複數個犧牲層和介電層。形成設置在該通道結構之上並與該通道結構接觸的一犧牲插塞。形成垂直地延伸穿過該介電質堆疊的一狹縫開口。通過該狹縫開口用一導電層置換各該犧牲層來形成包括交錯的該些導電層和該些介電層的一記憶體堆疊。在該狹縫開口中形成一第一接觸部分。在形成該第一接觸部分之後，移除該犧牲插塞，以暴露出該通道結構。同時形成位在該通道結構之上並且與該通道結構接觸的一通道局部接觸以及位在該狹縫開口中並且位在該第一接觸部分之上的一第二接觸部分。
接下來文中實施例的具體配置和佈置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必各實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」、「根據」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在…上」、「在…之上」和「在…上方」的含義應以最寬廣的方式來解釋，使得「在…上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在…之上」或「在…上方」並不限於 「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本文使用例如「在…之下」、「在…下方」、「下」、「在…之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個（或多個）元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或步驟中的不同取向。該元件可以以其他方式定向（旋轉90度或在其他取向）並且同樣可以對應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括各種半導體材料，例如矽，鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料形成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下方或上方結構上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。文中術語 「一層」可以包括一個或多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成有互連及/或通孔接觸)以及一個或多個介電層。
如文中所使用的，術語「標稱/標稱上」、「名義/名義上」是指在產品或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30％內變化(例如，值的±10％、±20％或±30％)。
如本文所使用的，術語「三維記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串(在本文中稱為「記憶體串」或「存儲串」，例如NAND存儲串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」表示標稱地垂直於基底的水平表面。
在一些3D記憶體元件（例如3D NAND記憶體元件）中，狹縫結構用於提供多種功能，例如包括將記憶體陣列分成多個塊、在閘極置換製程期間提供蝕刻劑和化學前驅物的入口，以及用於電連接記憶體陣列的源極。第1圖示出了3D記憶體元件100的剖面示意圖。如第1圖所示，3D記憶體元件100包括設置在基底102之上的記憶體堆疊104。3D記憶體元件100還包括通道結構106和狹縫結構108構成的陣列，各通道結構106和狹縫結構108垂直地延伸穿過記憶體堆疊104。在NAND快閃記憶體元件中，各通道結構106為一NAND記憶體串，狹縫結構108則提供了與NAND記憶體串的源極（例如通道結構106之陣列的陣列公共源極（ACS））的電連接的作用。根據第1圖所示實施例，狹縫結構108可包括由間隙層116圍繞的源極接觸結構118。
3D記憶體元件100還包括設置在記憶體堆疊104之通道結構106和狹縫結構108之上的互連結構，例如包括設置在記憶體堆疊104之上的接觸層110。注意，在第1圖中示出的包括X方向、Y方向和Z方向的座標軸是為了便於理解3D記憶體元件100中的部件的空間關係。基底102包括在X方向和Y方向定義之平面中橫向延伸的兩個橫向表面，例如是在晶圓的正面上的頂表面以及位於與所述正面相反的背面上的底表面。X方向和y方向是在晶圓之橫向表面中的兩個正交方向。在一些實施例中，X方向例如是字元線方向，Y方向例如是位元線方向。Z方向垂直於X方向和Y方向。如文中所使用的，當基底在Z方向（即垂直於X方向和Y方向定義之平面的垂直方向）上位於記憶體元件的最低平面內時，將記憶體元件的一個部件（例如層或器件）定義為位於另一部件（例如層或器件）「上」、「上方」還是「下方」是沿Z方向相對於半導體元件的基底決定的。上述用於描述空間關係的相同概念可適用於本發明各處之內容。
接觸層110包括與記憶體堆疊104中的結構直接接觸的局部接觸（也被稱為C1），包括分別與通道結構106接觸的通道局部接觸112和與狹縫結構108接觸的狹縫局部接觸114。在形成3D記憶體元件100時，是在局部接觸（例如通道局部接觸112）形成之前先形成狹縫結構108。因此，通道結構106和狹縫結構108的上端與彼此齊平，且狹縫局部接觸114是連接至狹縫結構108所必需的，如第1圖所示。然而，在閘極置換製程和用於形成狹縫結構108的製程之後，晶圓的局部應力變得更差，使得在各通道局部接觸112和相應的通道結構106之間的對準變得更有挑戰性，特別是當3D記憶體元件100的整體厚度(高度)繼續不斷提高時。例如，在閘極置換製程和形成狹縫結構108之後進行接觸孔的蝕刻時，晶圓局部應力的增加可能導致通道局部接觸112的接觸孔和通道結構106的上端之間的對準偏移。
而且，如第1圖所示，狹縫結構108的源極接觸118的上端具有「碟形」的剖面形狀，使在形成狹縫結構時各種材料沉積到狹縫開口內變得更容易。但是，上述「碟形」的上端在3D記憶體元件100的最後階段的製造過程中是不合乎需要的。然而，當通道結構106和源極接觸118的上端處包括不同的材料（例如多晶矽和鎢）時，很難通過平坦化製程（例如化學機械研磨（CMP）製程）來移除源極接觸118的上端處的「碟形」部分。從頂視圖(位於X方向和Y方向定義之平面上的平面示意圖)來看，源極接觸118上端處的「碟形」部分會超過狹縫結構108內的間隙層116的邊界。例如第1圖所示，源極接觸118的上端的在X方向上的直徑大於間隙層116在X方向上的外徑。
本發明的一些實施例提供了具有改進的局部接觸結構和製程的3D記憶體元件。通過在製造製程中的較早期（即在閘極置換和狹縫結構形成過程之前）即進行蝕刻通道局部接觸的接觸孔的步驟，可以減小晶圓局部應力，因而可減小對準控制的複雜性。本發明提供的改進後的製程也可以省略形成狹縫局部接觸的步驟，從而進一步減小對準控制的挑戰。在一些實施例中，通道局部接觸和狹縫結構可以用相同的導電材料（例如鎢）以相同製程同時形成，可減小製造成本。而且，通過用相同的導電材料（例如鎢）來形成通道局部接觸和狹縫結構，可以提高平坦化製程（例如CMP）中該導電材料的圖案密度，獲得較佳的平坦化效果並移除掉狹縫結構的頂部部分處的「碟形」剖面部分。
第2圖示出根據本發明內容的一些實施例的示例性3D記憶體元件200的剖面示意圖。3D記憶體元件200可以包括基底202，其可以包括矽（例如單晶矽）、矽鍺（SiGe）、砷化矽（GaAs）、鍺（Ge）、絕緣上覆矽（SOI）、絕緣上覆鍺（GOI）或任何其它適當的材料。在一些實施例中，基底202可以是通過研磨、蝕刻、化學機械研磨(CMP)製程或其任何組合進行薄化後的基底（例如是薄化後半導體層）。
3D記憶體元件200可以是單片3D記憶體元件的部分。術語「單片」意味著3D記憶體元件的部件（例如外圍元件和記憶體陣列元件）是在單個基底上形成。對於單片3D記憶體元件而言，由於同時涉及到外圍元件的製程和記憶體陣列元件的製程，使得製造過程中遇到額外的限制。例如，記憶體陣列元件（例如NAND記憶體串）的製程受到在同一基底上已經形成或將形成的外圍元件相關聯的熱預算的限制。
在其他實施例中，可選擇使3D記憶體元件200為非單片式3D記憶體元件的部分，其中部件（例如外圍元件和記憶體陣列元件）可以在不同的基底上單獨地形成，然後例如以面對面方式被鍵合在一起。在一些實施例中，記憶體陣列元件的基底（例如基底202）保持作為鍵合之非單片3D記憶體元件的基底，且包括外圍元件（例如包括用於便於3D記憶體元件200的控制的任何適當的數位、類比及/或混合信號外圍電路，例如頁面緩衝器、解碼器和鎖存器等，未示出）的基底被翻轉向下並朝向記憶體陣列元件（例如，NAND記憶體串）的基底(例如基底202)以進行混合鍵合。應理解的是，在一些實施例中，可選擇使記憶體陣列元件的基底（例如基底202）被翻轉向下並朝著外圍元件的基底（未示出）來進行混合鍵合，使得鍵合之非單片3D記憶體元件中，記憶體陣列元件位在外圍元件之上。記憶體陣列元件的基底（例如基底202）可以是薄化後的基底（其非鍵合之非單片3D記憶體元件的基底），且可以在薄化後的記憶體陣列元件的基底相對於鍵合面的背面上形成非單片式3D記憶體元件的後段製程（BEOL）的互連。
在一些實施例中，3D記憶體元件200是NAND快閃記憶體元件，其中以NAND記憶體串的陣列的形式提供記憶單元，各NAND記憶體串在基底202之上垂直地延伸。記憶體陣列元件可以包括起NAND記憶體串的陣列的作用的通道結構204的陣列。如第2圖所示，通道結構204可以垂直地延伸穿過多個導電層206和介電層208對。交錯的導電層206和介電層208是記憶體堆疊210的部分。在記憶體堆疊210中的導電層206和介電層208的對的數量（例如，32、64、96或128）確定在3D記憶體元件200中的記憶單元的數量。應理解的是，在一些實施例中，記憶體堆疊210可以具有多層面架構，其包括堆疊在彼此之上的多個記憶體層面。在各記憶體層面中的導電層206和介電層208的對的數量可以是相同或不同的。
記憶體堆疊210可以包括多個交錯的導電層206和介電層208。在記憶體堆疊210中的導電層206和介電層208可以在垂直方向(例如Z方向)上交替設置。換句話說，除了在記憶體堆疊210的頂部或底部處的層以外，各導電層206可以在兩個側面上與兩個介電層208鄰接，以及各介電層208可以在兩個側面上與兩個導電層206鄰接。根據本發明一些實施例，導電層206可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任何組合，但不限於此。各導電層206可以是圍繞著通道結構204的閘極電極（閘極線），且可以作為橫向地延伸的字元線。介電層208可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合，但不限於此。
如第2圖所示，通道結構204可以包括一通道孔，其填充有半導體層（例如形成半導體通道層212的半導體層）和複合介電層（例如形成存儲膜214的複合介電層）。在一些實施例中，半導體通道層212可包括矽，例如非晶形矽、多晶矽或單晶矽，但不限於此。在一些實施例中，存儲膜214可以是包括一穿隧層(圖未示)、一存儲層（也被稱為電荷捕獲層，圖未示）和一阻擋層的複合層(圖未示)。在一些實施例中，通道結構204的剩餘空間可以部分地或全部地被一填充層216填充，填充層216可以是介電材料（例如氧化矽和/或空氣間隙）。在一些實施例中，通道結構204可以具有柱體形狀（例如圓柱形狀）。根據一些實施例，填充層216、半導體通道層212、存儲膜214的穿隧層(圖未示)、存儲層(圖未示)和阻擋層(圖未示) 可以在自柱體形狀中心指向外表面的徑向上按此順序設置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合，但不限於此。存儲層可以包括氮化矽、氮氧化矽、矽或其任何組合，但不限於此。阻擋層可以包括氧化矽、氮氧化矽、高介電常數（high-k）介電質或其任何組合，但不限於此。在一個示例中，存儲膜214可以是包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。
在一些實施例中，通道結構204還包括在通道結構204的底部（例如下端處）部分中的半導體插塞218。需特別說明的是，如在本文使用的，當基底202位於3D記憶體元件200的最低平面中時，部件（例如通道結構204）的「上端」是在Y方向上更遠離基底202的端部，部件（例如通道結構204）的「下端」是在Y方向上更接近基底202的端部。半導體插塞218可以包括在任何適當的方向上從基底20通過磊晶成長製程而形成的半導體材料（例如矽）。應理解的是，在一些實施例中，半導體插塞218包括單晶矽（基底202的相同材料）。換句話說，半導體插塞218可以包括通過磊晶成長製程而形成的半導體層。在一些實施例中，半導體插塞218可與基底202包括相同的材料。半導體插塞218可以在半導體通道層212的下端之下，並與半導體通道層212的下端接觸。半導體插塞218可以提供源極選擇閘極控制NAND記憶體串的的功能。
在一些實施例中，通道結構204還包括設置在通道結構204的頂部（例如上端處）部分中的通道插塞220。通道插塞220可以在半導體通道層212的上端之上並與半導體通道層212的上端接觸。通道插塞220可以包括半導體材料（例如多晶矽）。在3D記憶體元件200的製造期間，通過使通道插塞220覆蓋在通道結構204上端，可以提供蝕刻停止層的作用，以避免通道結構204中填充的介電質（例如氧化矽和氮化矽）在後續的製程中被蝕刻。在一些實施例中，通道插塞220可以作為NAND記憶體串的汲極。
如第2圖所示，3D記憶體元件200還包括設置在記憶體堆疊210上的接觸層222。在一些實施例中，接觸層222形成在通道結構204的上端（即通道插塞220）的頂部之上。在一些實施例中，接觸層222可以包括多個互連（在本文也被稱為「接觸」），例如可包括橫向互連線和垂直互連接觸(垂直互連通孔)。如在本文使用的，術語「互連」可以廣泛地包括任何適當類型的互連，例如中段製程（MEOL）互連和後段製程（BEOL）互連。在接觸層222中的互連在本文也被稱為「局部接觸」（也被稱為C1），其與形成在記憶體堆疊210中的結構直接接觸。在一些實施例中，接觸層222包括在通道結構204的上端（例如通道插塞220）之上方並與通道結構204的上端接觸的通道局部接觸224。
接觸層222還可以包括一個或多個層間介電質（inter layer dielectric, ILD）層（也被稱為金屬間介電質（IMD）層），其中局部接觸（例如通道局部接觸224）可以形成在該層間介電層中。在一些實施例中，接觸層222包括在一個或多個位在接觸層中的通道局部接觸224。根據本發明一些實施例，在接觸層222中的通道局部接觸224可以包括導電材料，例如可以包括但不限於Cu、Al、W、Co、矽化物或其任何組合，但不限於此。在一個實施例中，通道局部接觸224由鎢製成。根據本發明一些實施例，在接觸層222中的ILD層可以包括介電材料，例如可以包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（low-k）介電質或其任何組合，但不限於此。
如第2圖所示，3D記憶體元件200還包括垂直地延伸穿過接觸層222和記憶體堆疊210的交錯的導電層206和介電層208的狹縫結構226。狹縫結構226也可以垂直地延伸（例如沿著第2圖中的位元線方向/Y方向延伸）以將記憶體堆疊210區分成多個塊。狹縫結構226可以是形成在一狹縫開口中，該狹縫開口於可提供化學前驅物的入口以形成導電層206。在一些實施例中，狹縫結構226還包括位於其下端處且位在基底202中的摻雜區232，摻雜區232可減小與陣列的陣列公共源極(ACS)的電連接的電阻。
在一些實施例中，狹縫結構226還包括作為源極接觸的接觸結構228，其用於將NAND記憶體串的ACS電性連接到互連結構，例如連接到源極線（未示出）。如第2圖所示，接觸結構228可以包括位在狹縫結構226的底部部分中（例如與摻雜區232接觸）的下接觸部分228-1(第一接觸部分)和在狹縫結構226的頂部部分中的上接觸部分228-2(第二接觸部分)。在一些實施例中，上接觸部分228-2在下接觸部分228-1之上並與下接觸部分228-1接觸，並且兩者包括不同材料。例如，根據本發明一些實施例，下接觸部分228-1可以包括導電材料（例如摻雜多晶矽）以減小與摻雜區232的接觸電阻。上接觸部分228-2可以包括導電材料，例如可包括金屬。在一些實施例中，上接觸部分228-2可包括但不限於W、Co、Cu、Al或其任何組合，但不限於此。在一個示例中，上接觸部分228-2可以包括鎢，但不限於此。參考下文的詳細描述，當通道局部接觸224和狹縫結構226的上接觸部分228-2的導電材料是在相同製程中同時沉積時，上接觸部分228-2和通道局部接觸224可包括相同的導電材料，例如包括相同的金屬。在一些實施例中，通道局部接觸224和狹縫結構226的上接觸部分228-2可以都包括鎢。
不同於第1圖所示3D記憶體元件100的狹縫結構108（其具有與位在接觸層110之下的通道結構106的上端齊平的上端），第2圖所示3D記憶體元件200的狹縫結構226具有位在通道結構204的上端之上的上端。也就是說，狹縫結構226可以進一步垂直地延伸穿過接觸層222。因此，相較於第1圖的接觸層110中形成有狹縫局部接觸114，第2圖的接觸層222不包括設置在狹縫結構226的上端之上並與狹縫結構226的上端接觸的狹縫局部接觸。如第2圖所示，根據一些實施例，狹縫結構226的上接觸部分228-2的上端與通道局部接觸224的上端齊平。通過用連續溝槽狀互連（例如狹縫結構226的接觸結構228）代替狹縫局部接觸，可簡化對在接觸層222中的局部接觸的覆蓋控制，且可減小互連結構的電阻。
為了使狹縫結構226的接觸結構228與記憶體堆疊210的導電層206電性絕緣，狹縫結構226還可以包括沿著狹縫開口的側壁並設置在鄰接狹縫開口的側壁的回蝕凹部中的間隙層230。也就是說，可以在接觸結構228和記憶體堆疊210的導電層206之間橫向地形成間隙層230。間隙層230可以包括一層或多層介電材料，例如氧化矽、氮化矽、氮氧化矽或其任何組合，但不限於此。如第2圖所示，間隙層230可以垂直地延伸（例如沿著第2圖中的位元線方向/Y方向延伸），並且具有自狹縫開口的側壁沿著字元線方向/X方向延伸的一厚度。也就是說，間隙層230可以具有在第2圖中的字元線方向/X方向上的一外徑和一內徑。
不同於第1圖所示3D記憶體元件100的狹縫結構108（其源極接觸118的上端處具有「碟形」剖面形狀），第2圖所示3D記憶體元件200的狹縫結構226的上接觸部分228-2的上端處的形狀可以被修剪，即被減小或甚至被移除。在一些實施例中，如第2圖所示，在字元線方向/X方向上，上接觸部分228-2的上端的直徑不大於間隙層230的外徑。也就是說，根據一些實施例，在X方向和Y方向定義之平面的俯視示意圖中，上接觸部分228-2的上端不超出間隙層230的邊界，因為通過改進的局部接觸圖案，上接觸部分228-2超出間隙層230的邊界的部分可以通過平坦化製程（例如CMP）相對容易地被移除。詳細內容請參考下文說明。
第3A圖和3B示出了根據本發明一些實施例，例如是第2圖所示之示例性3D記憶體元件200在X方向和Y方向定義之切面上的俯視示意圖。第3A圖示出了第2圖之狹縫結構226的下接觸部分228-1在X方向和Y方向定義之切面的俯視示意圖，例如是沿著下接觸部分228-1的上端處的A-A切線切過下接觸部分228-1的俯視示意圖。第3B圖示出了包括切過第2圖中的狹縫結構226的上接觸部分228-2在X方向和Y方向定義之切面的俯視示意圖，例如是沿著上接觸部分228-2的上端處的B-B切線切過上接觸部分228-2的俯視示意圖。如第3B圖所示，上接觸部分228-2的上端不超過間隙層230的邊界。也就是說，根據一些實施例，在字元線方向/X方向上，上接觸部分228-2的上端的直徑d2不大於間隙層230的外徑D。根據本發明一些實施例，直徑d2可以小於外徑D或與外徑D相同。如進一步在第3B圖中所示的，根據一些實施例，在字元線方向/X方向上，上接觸部分228-2的上端的直徑d2大於下接觸部分228-1的上端的直徑d1。在一些實施例，上接觸部分228-2的上端的直徑d2大於通道局部接觸224的直徑，如第3B圖所示。
應理解的是，在第2圖中未示出形成在3D記憶體元件200的接觸層222之外的其他互連結構，其可以構成3D記憶體元件200期望的互連結構，用於自通道結構204和狹縫結構226傳送電信號和將電信號傳送至通道結構204和狹縫結構226。
第4A圖至圖4H示出了根據本發明一些實施例之用於形成示例性的一3D記憶體元件的製造步驟剖面示意圖。第5圖示出了根據本發明一些實施例之用於形成示例性的一3D記憶體元件的方法500的步驟流程圖。在第4A圖至圖4H和第5圖中描繪的示例性3D記憶體元件例如是第2圖描繪的3D記憶體元件200。下文請同時參考第4A圖至圖4H和第5圖。應當理解，本發明之用於形成3D記憶體元件的方法並不限於方法500中所示的步驟，也可以在方法500所示任何步驟之前、之後或之間執行未描述出來的其他步驟。此外，方法500的步驟可以用不同的順序進行或者同時進行。
參考第5圖，方法500開始於步驟502，在一第一基底之上形成一介電質堆疊，該介電質堆疊包括交錯的犧牲層和介電層。例如，請參考第4A圖，在基底402之上形成包括多對犧牲層406和介電層408的介電質堆疊404。根據一些實施例，介電質堆疊404包括交錯的犧牲層406和介電層408。介電層408和犧牲層406可以交替地沉積在基底402上以形成介電質堆疊404。在一些實施例中，各介電層408包括一層氧化矽，且各犧牲層406包括一層氮化矽。也就是說，多個氮化矽層和多個氧化矽層可以交替地沉積在基底402之上以形成介電質堆疊404。根據一些實施例，基底402例如是矽基底。可以通過一個或多個薄膜沉積製程來形成介電質堆疊404，所述一個或多個薄膜沉積製程可包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）。
請回到第5圖，方法500繼續進行到步驟504，形成垂直地延伸穿過該介電質堆疊的一通道結構。在一些實施例中，形成通道結構的步驟包括先形成垂直地延伸穿過介電質堆疊的通道孔，然後在通道孔的側壁之上形成存儲膜和半導體通道層，再形成位在半導體通道層之上並與半導體通道層接觸的通道插塞。
如第4A圖所示，通道孔是垂直地延伸穿過介電質堆疊404的開口。在一些實施例中，可形成多個開口穿過介電質堆疊404而形成多個通道孔，其中在稍後的製程中，各開口將變成各通道結構410形成的位置。在一些實施例中，用於形成通道結構410之通道孔的製程包括以濕蝕刻和/或乾蝕刻。乾蝕刻例如深反應性離子蝕刻（DRIE）製程。在一些實施例中，穿過介電質堆疊404的蝕刻過程可以不在基底402的頂表面處停止，並可以繼續蝕刻基底402的部分，使通道結構410的通道孔會穿過基底402的頂部進一步往基底402內延伸。如第4A圖所示，可以通過在任何適當的方向上從基底402（例如從底表面和/或側表面）通過磊晶成長製程形成單晶矽來填充通道孔的底部部分，形成半導體插塞412。用於製作半導體插塞412的磊晶成長製程可以包括但不限於氣相磊晶製程（VPE）、液相磊晶製程（LPE）、分子束磊晶製程（MPE）或其任何組合，但不限於此。
請繼續參考第4A圖。接著，在通道孔的側壁上形成通道結構410的存儲膜414（包括阻擋層、存儲層和穿隧層，圖未示）和半導體通道層416。存儲膜414和半導體通道層416位在半導體插塞412上。在一些實施例中，首先沿著通道孔的側壁並在半導體插塞412之上沉積存儲膜414，且然後在存儲膜414之上沉積半導體通道層416。可以使用一個或多個薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）依序沉積阻擋層、存儲層和穿隧層以形成存儲膜414。然後再通過使用一個或多個薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）在存儲膜414的穿隧層上沉積一多晶矽層來形成半導體通道層416。可以使用例如SONO衝壓製程使半導體通道層416與半導體插塞412直接接觸。在一些實施例中，半導體通道層416沉積在通道孔中而不完全填充通道孔。如第4A圖所示，後續可以進行一個或多個薄膜沉積製程（例如CVD、PVD、ALD、電鍍、無電鍍或其任何組合）來在通道孔中形成填充層418（例如氧化矽層）以完全或部分地填充通道孔的剩餘空間。
如第4A圖所示，接著，在通道結構410的通道孔的頂部部分中形成通道插塞420，獲得通道結構410。在一些實施例中，形成通道插塞420的步驟包括先通過CMP、濕蝕刻和/或乾蝕刻製程來移除並平坦化位在介電質堆疊404頂表面上的部分存儲膜414、半導體通道層416和填充層418，然後再通過濕蝕刻和/或乾蝕刻移除位在通道孔的頂部部分中的部份半導體通道層416和填充層418，以在通道孔的頂部部分中形成一凹部，然後通過一個或多個薄膜沉積製程（例如CVD、PVD、ALD、電鍍、無電鍍或其任何組合）將半導體材料（例如多晶矽和/或金屬，例如鎢）沉積到該凹部內來形成通道插塞420，從而獲得穿過介電質堆疊404的通道結構410。
接著，如第5圖所示，進行步驟506，形成位在該通道結構之上並且與該通道結構接觸的一犧牲插塞。在一些實施例中，形成犧牲插塞的步驟可包括先在介電質堆疊上形成一接觸層，然後對該接觸層進行蝕刻以形成穿過該接觸層的一局部接觸孔，該局部接觸孔暴露出該通道結構。然後，將材料不同於該通道插塞的一犧牲材料沉積到該局部接觸孔內。在一些實施例中，所述犧牲材料可以包括氮化矽。不同於第1圖所示的3D記憶體元件100的局部接觸孔是在閘極置換和狹縫結構的形成之後才形成，本發明提供之方法500在閘極置換製程和狹縫結構的形成之前就形成局部接觸孔，以減小由於晶圓局部應力而引起的未對準的可能性。
如第4A圖所示，在介電質堆疊404上形成一介電層以形成接觸層422。可以通過進行一個或多個薄膜沉積製程（例如CVD、PVD、ALD或其任何組合）將介電材料（例如氧化矽和/或氮化矽）沉積在介電質堆疊404的頂表面的頂部上來形成接觸層422。如第4B圖所示，接著對接觸層422進行蝕刻以形成穿過接觸層422的局部接觸孔424，其中局部接觸孔424的底部停止通道結構410的通道插塞420的上端處，暴露出通道插塞420的上端。形成局部接觸孔424的蝕刻製程可以包括濕蝕刻和/或乾蝕刻（例如DRIE）。可以通過在接觸層422上設置一蝕刻遮罩（例如光阻層）並使用微影製程來定義預定要形成局部接觸孔的位置來圖案化接觸層422，使得各局部接觸孔424與相應的通道結構410對準。
如第4C圖所示，接著將材料不同於通道插塞420的犧牲材料425沉積到局部接觸孔424內。犧牲材料425可以包括不同於位在通道結構410的上端的通道插塞420的材料的任何適當的材料，以在後續的製程中作為通道插塞420的保護層。在一些實施例中，通道插塞420可以包括多晶矽，且犧牲材料425可以包括除了多晶矽以外的任何適當的材料，例如可以包括氮化矽。如第4D圖所示，接著可進行一CMP製程以移除多餘的犧牲材料425並使接觸層422的頂表面平坦化，以形成犧牲插塞430。各犧牲插塞430位在相應的通道結構410之上並且與相應的通道結構410接觸，以保護相應的通道結構410的通道插塞420。後續當通道插塞420不再需要被保護時，可移除犧牲插塞430。應理解的是，在一些實施例中，當犧牲插塞430包括氮化矽，可以在犧牲插塞430上形成四乙基原矽酸酯（TEOS）以保護犧牲插塞430。
請回到第5圖，方法500接著進行到步驟508，形成垂直地延伸穿過該介電質堆疊的一狹縫開口。在一些實施例中，形成狹縫開口的步驟包括對該接觸層和該介電質堆疊進行蝕刻，以形成垂直地延伸穿過該接觸層和該介電質堆疊的該狹縫開口，且該狹縫開口的一頂部部分被擴大。
如第4D圖所示，通過對接觸層422以及介電質堆疊404（在第4C圖中示出）的交錯的犧牲層406和介電層408（例如氮化矽層和氧化矽層）進行蝕刻，以形成穿過接觸層422以及介電質堆疊404並到達(顯露出)矽基底402的狹縫開口426。形成狹縫開口426的蝕刻製程可以包括進行一次或進行多次循環的濕蝕刻和/或乾蝕刻（例如DRIE）。在一些實施例中，如第4D圖所示，可以擴大狹縫開口426的頂部部分428，例如通過進一步蝕刻移除圍繞狹縫開口426的上端的部分接觸層422並且在狹縫開口426的上端處形成「碟形」剖面。狹縫開口426的頂部部分428的「碟形」剖面有利於稍後將材料沉積到狹縫開口426內。
請回到第5圖，方法500繼續進行到步驟510，通過進行一閘極置換製程來形成一記憶體堆疊。閘極置換製程包括通過狹縫開口用導電層置換掉各犧牲層從而獲得包括交錯的導電層和介電層的記憶體堆疊。例如，請參考第4D圖，用導電層432置換掉犧牲層406（在第4C圖中示出），並從而獲得包括交錯的導電層432和介電層408的記憶體堆疊434。在一些實施例中，導電層432可例如是金屬。
在一些實施例中，閘極置換製程例如先通過狹縫開口426移除犧牲層406來形成橫向凹部（未示出）。在一些實施例中，通過狹縫開口426以蝕刻溶液來移除犧牲層406，並藉由移除犧牲層406來產生位在介電層408之間交錯的橫向凹部。上述蝕刻溶液可以包括對介電層408和犧牲層406具有蝕刻選擇性的任何適當的蝕刻劑。如第4D圖所示，接著，再通過狹縫開口426將導電層432沉積到橫向凹部內。在一些實施例中，可在導電層432沉積到橫向凹部之前，在橫向凹部內沉積一閘極介電層，然後在該閘極介電層上沉積導電層432。可以使用一個或多個薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）來沉積導電層432。
請回到第5圖，方法500繼續進行到步驟512，在該狹縫開口中形成一第一接觸部分。在一些實施例中，形成該第一接觸部分的步驟可包括，先在該狹縫開口的側壁之上形成一間隙層，然後在該間隙層之上沉積一第一接觸材料填充該狹縫開口，接著對該第一接觸材料在該狹縫開口中的部分進行回蝕，從而獲得上端位在該狹縫開口的頂部部分之下的第一接觸部分。根據本發明一些實施例，該第一接觸材料可以包括多晶矽。
如第4D圖所示，可以先在狹縫開口426的下端處的矽基底402中形成摻雜區436，且然後可以在狹縫開口426的側壁之上形成間隙層438。可以通過離子植入製程和/或熱擴散製程，以將P型或N型摻雜劑摻雜到通過狹縫開口426暴露的矽基底402的部分內，從而形成摻雜區436。在一些實施例中，可以各導電層432鄰接狹縫開口426的側壁的部分形成一回蝕凹部。在一些實施例中，回蝕凹部可以使用濕蝕刻和/或乾蝕刻製程通過狹縫開口426來回蝕導電層432而形成。在一些實施例中，可使用一個或多個薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）來在回蝕凹部內並沿著狹縫開口426的側壁沉積包括一個或多個介電層（例如氧化矽和氮化矽）的間隙層438。
如第4E圖所示，接著，在狹縫開口426的底部部分中形成與摻雜區346接觸的下接觸部分442-1(第一接觸部分)。在一些實施例中，下接觸部分442-1可通過將一接觸材料（包括例如多晶矽）沉積到狹縫開口426內的間隙層438之上而獲得。如上所述，狹縫開口426的頂部部分428的「碟形」剖面可以在例如較少的空隙和接縫的情況下，使接觸材料較容易沉積到狹縫開口426內。在一些實施例中，可通過進行回蝕製程來移除位在狹縫開口426的頂部部分中的部分接觸材料，剩餘在狹縫開口426的底部部分中的接觸材料即為下接觸部分442-1。如第4E圖所示，下接觸部分442-1的上端在狹縫開口426的頂部部分之下。根據本發明一些實施例，可以使用濕蝕刻和/或乾蝕刻來回蝕接觸材料（包括例如多晶矽）。回蝕接觸材料以在狹縫開口426中形成下接觸部分442-1的過程中，犧牲插塞430（材料例如包括氮化矽）可以保護具有多晶矽的通道插塞420。
請回到第5圖，方法500繼續進行步驟514，在形成該第一接觸部分之後，移除該犧牲插塞以暴露該通道結構。例如第4F圖所示，在狹縫開口426中形成下接觸部分442-1之後，移除犧牲插塞430以暴露通道結構410。在一些實施例中，可使用濕蝕刻和/或乾蝕刻來蝕刻移除犧牲插塞430，留下位在通道結構410的上端處並暴露出通道插塞420的局部接觸孔424。
請回到第5圖，方法500繼續進行到步驟516，同時形成位在該通道結構之上並且與該通道結構接觸的一通道局部接觸以及位在該狹縫開口中且位於該第一接觸部分之上的一第二接觸部分。在一些實施例中，為了同時形成該通道局部接觸和該第二接觸部分，可將一第二接觸材料同時沉積到該局部接觸孔和該狹縫開口內，然後對該第二接觸材料進行平坦化製程，使得該通道局部接觸的上端與該狹縫結構的該第二接觸部分的上端齊平。根據本發明一些實施例，該第二接觸材料可以包括鎢。
例如第4G圖所示，可在同一沉積步驟中將第二接觸材料444（例如鎢）同時沉積到局部接觸孔424和狹縫開口426（在第4G圖中示出）的剩餘空間內。第二接觸材料444的沉積製程可以包括薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）。接著，如第4H圖所示，可以進行一平坦化製程(例如CMP製程)以移除多於的第二接觸材料444並平坦化第二接觸材料444（在第4G圖中示出）的頂表面。由於是對同一平面的上的包括相同材料的接觸材料圖案（例如鎢圖案）進行平坦化，因此CMP製程可以變得可行。因此，可分別形成位在通道結構410之上並與通道結構410接觸的通道局部接觸446，並且同時形成位在下接觸部分442-1之上的接觸部分442-2，因而獲得包括間隙層438、下接觸部分442-1和上接觸部分442-2的狹縫結構448，如第4H圖所示。根據本發明一些實施例，在該平坦化製程之後，通道局部接觸446和上接觸部分442-2的上端與彼此齊平。如第4H圖所示，CMP製程可以移除如上面詳細描述的在上接觸部分442-2的上端處的具有「碟形」剖面的部分。也就是說，根據本發明一些實施例，以第二接觸材料444來填充接觸孔424和狹縫開口426（在第4G圖中示出）的剩餘空間（在第4G圖中示出）而形成相對大的第二接觸材料圖案，可允許CMP製程進一步去移除掉在俯視示意圖中超出間隙層438邊界的多於的第二接觸材料444。
本發明一方面提供一種三維（3D）記憶體元件，包括一基底；一記憶體堆疊，其包括設置在該基底之上並且交錯的複數個導電層和介電層；一通道結構，其垂直地延伸穿過該記憶體堆疊；一通道局部接觸，其位在該通道結構之上並與該通道結構接觸；以及一狹縫結構，其垂直地延伸穿過該記憶體堆疊。該狹縫結構包括一接觸結構，該接觸結構包括一第一接觸部分和在該第一接觸部分之上並與該第一接觸部分具有不同材料的一第二接觸部分。該狹縫結構的該第二接觸部分的一上端與該通道局部接觸的一上端齊平。
在一些實施例中，該接觸結構的該第二接觸部分和該通道局部接觸包括相同的導電材料。在一些實施例中，該狹縫結構的該第一接觸部分包括多晶矽，該狹縫結構的該第二接觸部分和該通道局部接觸包括相同的金屬。在一些實施例中，該金屬可以包括鎢。
在一些實施例中，該狹縫結構包括橫向地設置在該狹縫結構的該接觸結構和該記憶體堆疊的該些導電層之間的一間隙層。
在一些實施例中，在俯視示意圖中，該狹縫結構的該第二接觸部分的該上端不超出該間隙層的邊界。
在一些實施例中，該第二接觸部分的該上端的一直徑不大於該間隙層的一外徑。
在一些實施例中，該第二接觸部分的該上端的該直徑大於該通道局部接觸的一直徑。
在一些實施例中，該通道結構包括一半導體通道層以及一存儲膜。
在一些實施例中，通道結構包括位於該通道結構的頂部部分中並且與該通道局部接觸互相接觸的一通道插塞。
本發明另一方面提供一種三維（3D）記憶體元件，包括一基底；一記憶體堆疊，其包括設置在該基底之上並且交錯的複數個導電層和介電層；一通道結構，其垂直地延伸穿過該記憶體堆疊；一通道局部接觸，其設置在該通道結構之上並與該通道結構接觸；以及一狹縫結構，其垂直地延伸穿過該記憶體堆疊。該狹縫結構包括一間隙層和一接觸結構，該接觸結構包括第一接觸部分和設置在該第一接觸部分之上並且與該第一接觸部分具有不同材料的一第二接觸部分。該第二接觸部分的一上端的一直徑大於該第一接觸部分的一上端的一直徑且不大於該間隙層的一外徑。
在一些實施例中，該狹縫結構的該第二接觸部分的該上端與該通道局部接觸的一上端齊平。
在一些實施例中，該狹縫結構的該第二接觸部分和該通道局部接觸包括相同的導電材料。在一些實施例中，該狹縫結構的該第一接觸部分包括多晶矽，該狹縫結構的該第二接觸部分和該通道局部接觸包括相同的金屬。在一些實施例中，該金屬可以包括鎢。
在一些實施例中，該第二接觸部分的該上端的該直徑大於該通道局部接觸的一直徑。
在一些實施例中，該通道結構包括一半導體通道層和一存儲膜。
在一些實施例中，該通道結構包括在該通道結構的頂部中並與該通道局部接觸接觸的一通道插塞。
本發明又另一方面提供了一種用於形成三維（3D）記憶體元件的方法，包括以下步驟。形成垂直地延伸穿過一介電質堆疊的一通道結構，其中該介電質堆疊包括設置在一基底之上的交錯的複數個犧牲層和介電層。形成設置在該通道結構之上並與該通道結構接觸的一犧牲插塞。形成垂直地延伸穿過該介電質堆疊的一狹縫開口。通過該狹縫開口用一導電層置換各該犧牲層來形成包括交錯的該些導電層和該些介電層的一記憶體堆疊。在該狹縫開口中形成一第一接觸部分。在形成該第一接觸部分之後，移除該犧牲插塞，以暴露出該通道結構。同時形成位在該通道結構之上並且與該通道結構接觸的一通道局部接觸以及位在該狹縫開口中並且位在該第一接觸部分之上的一第二接觸部分。
在一些實施例中，形成該通道結構包括以下步驟。對該介電質堆疊進行蝕刻以形成垂直地延伸穿過該介電質堆疊的一通道孔。形成該通道孔後，在該通道孔的一側壁上形成一存儲膜和一半導體通道層。在該半導體通道層之上形成一通道插塞，該通道插塞與該半導體通道層接觸。
在一些實施例中，形成該犧牲插塞的包括以下步驟。在該介電質堆疊之上形成一接觸層。對該接觸層進行蝕刻以形成一局部接觸孔，該局部接觸孔暴露該通道結構。在該局部接觸孔內沉積一犧牲材料。該犧牲材料包括氮化矽。
在一些實施例中，形成該狹縫開口包括以下步驟。對該接觸層和該介電質堆疊進行蝕刻，以形成垂直地延伸穿過該接觸層和該介電質堆疊的該狹縫開口。擴大該狹縫開口的一頂部部分。
在一些實施例中，在該狹縫開口中形成該第一接觸部分包括以下步驟。在該狹縫開口的一側壁上形成一間隙層。在該狹縫開口中的該間隙層之上沉積一第一接觸材料。對該狹縫開口中的該第一接觸材料進行回蝕，使得該第一接觸部分的一上端低於該狹縫開口的該頂部部分。該第一接觸材料包括多晶矽。
在一些實施例中，同時形成該通道局部接觸和該第二接觸部分包括以下步驟。同時在該局部接觸孔和該狹縫開口內沉積一第二接觸材料，以及對該第二接觸材料進行平坦化，使得該通道局部接觸的一上端與該狹縫結構的該第二接觸部分的一上端齊平。該第二接觸材料包括鎢。
上文對具體實施例的描述將揭示本發明內容的概括性質，使得本領域技術人員不需要過多的試驗就能夠透過應用本領域的技能內的知識來容易地針對各種應用修改及/或調整這樣的具體實施例，而不脫離本發明內容的一般原理。因此，基於文中提供的教導和指引這樣的調整和修改旨在落在所公開的實施例的含義以及等價方案的範圍內。應當理解，文中的措辭或術語是為了達到描述而非限定目的，使得本領域技術人員應當根據教導和指引對本說明書的術語或措辭進行解釋。
上文借助於用於說明所指定的功能及其關係的實現方式的功能構建塊，已經描述了本發明的實施例。為了描述的方便起見，任意地定義了這些功能構建塊的邊界。可以定義替代邊界，只要適當地執行指定功能及其關係。
發明內容部分和摘要部分可以闡述了發明人設想的本發明內容的一個或多個示例性實施例，而非全部的示例性實施例，並且因此，不意在透過任何方式對本發明內容和所附申請專利範圍構成限制。
本發明內容的寬度和範圍不應由上述示例性實施例中的任何示例性實施例限制，而是應該僅根據所附申請專利範圍及其等同物來界定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:三維(3D)記憶體元件 102:基底 104:記憶體堆疊 106:通道結構 108:狹縫結構 110:接觸層 112:通道局部接觸 114:狹縫局部接觸 116:間隙層 118:源極接觸 200:三維(3D)記憶體元件 202:基底 204:通道結構 206:導電層 208:介電層 210:記憶體堆疊 212:半導體通道層 214:存儲膜 216:填充層 218:半導體插塞 220:通道插塞 222:接觸層 224:通道局部接觸 226:狹縫結構 228-1:下接觸部分 228-2:上接觸部分 230:間隙層 232:摻雜區 402:基底 404:介電質堆疊 406:犧牲層 408:介電層 410:通道結構 412:半導體插塞 414:存儲膜 416:半導體通道層 418:填充層 420:通道插塞 422:接觸層 424:局部接觸孔 425:犧牲材料 426:狹縫開口 428:頂部部分 430:犧牲插塞 432:導電層 434:記憶體堆疊 436:摻雜區 438:間隙層 442-1:下接觸部分 442-2:上接觸部分 444:第二接觸材料 446:通道局部接觸 448:狹縫結構 500:方法 502:步驟 504:步驟 506:步驟 508:步驟 510:步驟 512:步驟 514:步驟 516:步驟 A-A:切線 B-B:切線 D:外徑 d1:直徑 d2:直徑 X:方向 Y:方向 Z:方向
所附圖式提供對於此實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理。圖式中相應或在功能上或結構上相似的元件可以用相同的符號標示。 第1圖示出了根據本發明一些實施例之3D記憶體元件的剖面示意圖。 第2圖示出了根據本發明一些實施例之示例性3D記憶體元件的剖面示意圖。 第3A圖和3B示出了根據本發明一些實施例中，例如第2圖示出的示例性3D記憶體元件的俯視示意圖。 第4A圖至圖4H示出了根據本發明一些實施例之用於形成示例性3D記憶體元件的製造步驟剖面示意圖。 第5圖示出根據本發明一些實施例之用於形成示例性3D記憶體元件的製作方法步驟流程圖。 下文將參考附圖描述本發明內容的實施例。
200:三維(3D)記憶體元件
202:基底
204:通道結構
206:導電層
208:介電層
210:記憶體堆疊
212:半導體通道層
214:存儲膜
216:填充層
218:半導體插塞
220:通道插塞
222:接觸層
224:通道局部接觸
226:狹縫結構
228-1:下接觸部分
228-2:上接觸部分
230:間隙層
232:摻雜區
A-A:切線
B-B:切線
X:方向
Y:方向
Z:方向

Claims (20)

  1. 一種三維（3D）記憶體元件，包括： 一基底； 一記憶體堆疊，其包括設置在該基底之上並且交錯的複數個導電層和介電層； 一通道結構，其垂直地延伸穿過該記憶體堆疊； 一通道局部接觸，其位在該通道結構之上並與該通道結構接觸；以及 一狹縫結構，其垂直地延伸穿過該記憶體堆疊， 其中，該狹縫結構包括一接觸結構，該接觸結構包括一第一接觸部分和在該第一接觸部分之上並與該第一接觸部分具有不同材料的一第二接觸部分，以及 該狹縫結構的該第二接觸部分的一上端與該通道局部接觸的一上端齊平。
  2. 根據申請專利範圍第1項所述的3D記憶體元件，其中該接觸結構的該第二接觸部分和該通道局部接觸包括相同的導電材料。
  3. 根據申請專利範圍第2項所述的3D記憶體元件，其中該狹縫結構的該第一接觸部分包括多晶矽，該狹縫結構的該第二接觸部分和該通道局部接觸包括相同的金屬。
  4. 根據申請專利範圍第1項所述的3D記憶體元件，其中該狹縫結構包括橫向地設置在該狹縫結構的該接觸結構和該記憶體堆疊的該些導電層之間的一間隙層，在俯視示意圖中，該狹縫結構的該第二接觸部分的該上端不超出該間隙層的邊界。
  5. 根據申請專利範圍第4項所述的3D記憶體元件，其中該第二接觸部分的該上端的一直徑不大於該間隙層的一外徑。
  6. 根據申請專利範圍第5項所述的3D記憶體元件，其中該第二接觸部分的該上端的該直徑大於該通道局部接觸的一直徑。
  7. 根據申請專利範圍第1項所述的3D記憶體元件，其中該通道結構包括一半導體通道層、一存儲膜以及位於該通道結構的頂部部分中並且與該通道局部接觸互相接觸的一通道插塞。
  8. 一種三維（3D）記憶體元件，包括： 一基底； 一記憶體堆疊，其包括設置在該基底之上並且交錯的複數個導電層和介電層； 一通道結構，其垂直地延伸穿過該記憶體堆疊； 一通道局部接觸，其設置在該通道結構之上並與該通道結構接觸；以及 一狹縫結構，其垂直地延伸穿過該記憶體堆疊， 其中，該狹縫結構包括一間隙層和一接觸結構，該接觸結構包括第一接觸部分和設置在該第一接觸部分之上並且與該第一接觸部分具有不同材料的一第二接觸部分，以及 該第二接觸部分的一上端的一直徑大於該第一接觸部分的一上端的一直徑且不大於該間隙層的一外徑。
  9. 根據申請專利範圍第8項所述的3D記憶體元件，其中該狹縫結構的該第二接觸部分的該上端與該通道局部接觸的一上端齊平。
  10. 根據申請專利範圍第8項所述的3D記憶體元件，其中該狹縫結構的該第二接觸部分和該通道局部接觸包括相同的導電材料。
  11. 根據申請專利範圍第8項中所述的3D記憶體元件，其中該第二接觸部分的該上端的該直徑大於該通道局部接觸的一直徑。
  12. 一種用於形成三維（3D）記憶體元件的方法，包括： 形成垂直地延伸穿過一介電質堆疊的一通道結構，其中該介電質堆疊包括設置在一基底之上的交錯的複數個犧牲層和介電層； 形成設置在該通道結構之上並與該通道結構接觸的一犧牲插塞； 形成垂直地延伸穿過該介電質堆疊的一狹縫開口； 通過該狹縫開口用一導電層置換各該犧牲層來形成包括交錯的該些導電層和該些介電層的一記憶體堆疊； 在該狹縫開口中形成一第一接觸部分； 在形成該第一接觸部分之後，移除該犧牲插塞，以暴露出該通道結構；以及 同時形成（i）位在該通道結構之上並且與該通道結構接觸的一通道局部接觸以及（ii）位在該狹縫開口中並且位在該第一接觸部分之上的一第二接觸部分。
  13. 根據申請專利範圍第12項所述的方法，其中形成該通道結構的步驟包括: 對該介電質堆疊進行蝕刻以形成垂直地延伸穿過該介電質堆疊的一通道孔； 形成該通道孔後，在該通道孔的一側壁上形成一存儲膜和一半導體通道層；以及 在該半導體通道層之上形成一通道插塞，該通道插塞與該半導體通道層接觸。
  14. 根據申請專利範圍第13項所述的方法，其中形成該犧牲插塞的步驟包括： 在該介電質堆疊之上形成一接觸層； 對該接觸層進行蝕刻以形成一局部接觸孔，該局部接觸孔暴露該通道結構；以及 在該局部接觸孔內沉積一犧牲材料，該犧牲材料與該通道插塞包括不同材料。
  15. 根據申請專利範圍第14項所述的方法，其中該犧牲材料包括氮化矽。
  16. 根據申請專利範圍第14項該的方法，其中形成該狹縫開口的步驟包括： 對該接觸層和該介電質堆疊進行蝕刻，以形成垂直地延伸穿過該接觸層和該介電質堆疊的該狹縫開口；以及 擴大該狹縫開口的一頂部部分。
  17. 根據申請專利範圍第16項所述的方法，其中在該狹縫開口中形成該第一接觸部分的步驟包括： 在該狹縫開口的一側壁上形成一間隙層； 在該狹縫開口中的該間隙層之上沉積一第一接觸材料；以及 對該狹縫開口中的該第一接觸材料進行回蝕，使得該第一接觸部分的一上端低於該狹縫開口的該頂部部分。
  18. 根據申請專利範圍第17項所述的方法，其中該第一接觸材料包括多晶矽。
  19. 根據申請專利範圍第14項所述的方法，其中同時形成該通道局部接觸和該第二接觸部分的步驟包括： 同時在該局部接觸孔和該狹縫開口內沉積一第二接觸材料；以及 對該第二接觸材料進行平坦化，使得該通道局部接觸的一上端與該狹縫結構的該第二接觸部分的一上端齊平。
  20. 根據申請專利範圍第19項所述的方法，其中該第二接觸材料包括鎢。
TW109107162A 2020-01-20 2020-03-05 三維記憶體元件的局部接觸及其製作方法 TWI741517B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/CN2020/073107 2020-01-20
PCT/CN2020/073107 WO2021146827A1 (en) 2020-01-20 2020-01-20 Local contacts of three-dimensional memory devices and methods for forming the same

Publications (2)

Publication Number Publication Date
TW202129929A true TW202129929A (zh) 2021-08-01
TWI741517B TWI741517B (zh) 2021-10-01

Family

ID=71002826

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109107162A TWI741517B (zh) 2020-01-20 2020-03-05 三維記憶體元件的局部接觸及其製作方法

Country Status (7)

Country Link
US (3) US11600633B2 (zh)
EP (1) EP3963630B1 (zh)
JP (1) JP7313489B2 (zh)
KR (1) KR20220012342A (zh)
CN (2) CN111279479B (zh)
TW (1) TWI741517B (zh)
WO (1) WO2021146827A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220041588A (ko) * 2020-09-25 2022-04-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법
US11476276B2 (en) * 2020-11-24 2022-10-18 Macronix International Co., Ltd. Semiconductor device and method for fabricating the same
CN113169120B (zh) 2021-03-04 2022-12-16 长江存储科技有限责任公司 接触结构及其形成方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
KR102245649B1 (ko) * 2014-03-31 2021-04-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150134934A (ko) * 2014-05-23 2015-12-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법
US9524981B2 (en) * 2015-05-04 2016-12-20 Sandisk Technologies Llc Three dimensional memory device with hybrid source electrode for wafer warpage reduction
US9711524B2 (en) * 2015-01-13 2017-07-18 Sandisk Technologies Llc Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof
US9799670B2 (en) * 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US10636806B2 (en) * 2016-05-23 2020-04-28 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US9805805B1 (en) * 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
IT201700019392A1 (it) * 2017-02-21 2018-08-21 Sabrina Barbato Dispositivo di memoria 3d
CN106847820B (zh) * 2017-03-07 2018-10-16 长江存储科技有限责任公司 一种三维存储器及其制作方法
JP2018160612A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法
CN107731823A (zh) 2017-08-23 2018-02-23 长江存储科技有限责任公司 制造三维存储器的后栅工艺
US10680009B2 (en) 2017-08-23 2020-06-09 Yangtze Memory Technologies Co., Ltd. Method for forming gate structure of three-dimensional memory device
KR102682342B1 (ko) * 2018-05-23 2024-07-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11164883B2 (en) * 2018-06-27 2021-11-02 Sandisk Technologies Llc Three-dimensional memory device containing aluminum-silicon word lines and methods of manufacturing the same
CN108807410B (zh) * 2018-07-16 2021-02-05 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109314118B (zh) * 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
CN109727908B (zh) * 2018-11-26 2020-11-17 长江存储科技有限责任公司 3d nand存储器件中导电插塞的形成方法及3d nand存储器件
CN112802854B (zh) * 2019-03-27 2021-11-05 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN110520985B (zh) * 2019-07-16 2020-08-25 长江存储科技有限责任公司 三维存储器件的互连结构

Also Published As

Publication number Publication date
US11600633B2 (en) 2023-03-07
CN111279479A (zh) 2020-06-12
KR20220012342A (ko) 2022-02-03
EP3963630A4 (en) 2022-12-21
CN113488475A (zh) 2021-10-08
US20210225863A1 (en) 2021-07-22
CN111279479B (zh) 2021-07-09
EP3963630A1 (en) 2022-03-09
US20230171961A1 (en) 2023-06-01
EP3963630B1 (en) 2023-12-27
CN113488475B (zh) 2022-11-04
US20210272982A1 (en) 2021-09-02
WO2021146827A1 (en) 2021-07-29
TWI741517B (zh) 2021-10-01
JP7313489B2 (ja) 2023-07-24
JP2022539106A (ja) 2022-09-07
US12022656B2 (en) 2024-06-25

Similar Documents

Publication Publication Date Title
TWI706542B (zh) 三維記憶體裝置的互連結構
TWI683423B (zh) 具有貫穿陣列接觸的三維記憶體元件及其形成方法
TWI689047B (zh) 用於三維記憶體元件的貫穿陣列接觸
TWI693704B (zh) 三維記憶體元件的混和鍵合接觸結構
TWI707459B (zh) 用於形成三維記憶體元件的方法
TWI787541B (zh) 三維記憶體元件的互連結構
US11081524B2 (en) Three-dimensional memory devices
TW202008568A (zh) 三維記憶體裝置
CN111316435B (zh) 三维存储器件的互连结构
TW202002250A (zh) 三維（3d）記憶體裝置
TW202234676A (zh) 半導體裝置與三維記憶體裝置
TWI741517B (zh) 三維記憶體元件的局部接觸及其製作方法
TWI809312B (zh) 半導體裝置及用於形成半導體裝置的方法
TWI762227B (zh) 具有用於階梯區的支撐結構和用於接觸結構的間隔體結構的三維記憶體元件及其形成方法
TW202211447A (zh) 三維記憶體元件和用於形成三維記憶體元件的方法
TWI773086B (zh) 用於形成立體（３ｄ）記憶體元件的方法
TWI756745B (zh) 用於形成三維（3d）記憶體裝置的方法
TW202145528A (zh) 3d記憶體裝置