TWI689047B - 用於三維記憶體元件的貫穿陣列接觸 - Google Patents

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Abstract

本公開披露了三維(3D)記憶體元件的互連結構和形成互連結構的方法的實施例。3D NAND記憶體元件包括半導體基底、設置於半導體基底上的交替堆疊層，以及在基底的隔離區域上的垂直延伸通過交替堆疊層的介電結構。此外，交替堆疊層鄰接介電結構的側壁表面，並且介電結構由介電材料形成。3D記憶體元件另包括垂直延伸通過介電結構和隔離區域的一個或多個貫穿陣列接觸，以及垂直延伸通過交替堆疊層的一個或多個通道結構。

Description

用於三維記憶體元件的貫穿陣列接觸
本公開總體上涉及半導體技術領域，並且更具體而言涉及三維(3D)記憶體元件的通道孔插塞結構及其形成方法。
平面存儲單元已經通過電路設計、製造集成和製造工藝的改進而從一代技術到下一代技術連續縮放。然而，隨著存儲單元的特徵尺寸連續縮小，平面存儲單元的密度增大。結果，製造技術可能變得困難且成本高。
三維(3D)記憶體架構(例如，彼此堆疊的平面存儲單元)能夠解決平面存儲單元的密度限制。3D記憶體架構包括存儲陣列和用於控制到和來自存儲陣列的訊號的週邊元件。
本文公開了3D記憶體及其製造方法的實施例。
根據本公開的一些實施例，3D NAND記憶體元件包括具有階梯結構的交替堆疊層以及由交替堆疊層圍繞的一個或多個介電結構。交替堆疊層可以包括交替的導體和介電層的堆疊層，並且介電結構可以包括單個介電層。記憶體元件還包括垂直延伸通過交替的導體/介電堆疊層的多個垂直結構，以及垂直延伸通過介電結構的多個垂直結構。例如而非限制，垂直延伸通過交替的導體/介電堆疊層的垂直結構可以包括“通道”結構和“縫隙”結構。垂直延伸通過介電結構的垂直結構可以包括貫穿陣列接觸結構，在本文稱為“貫穿陣列接 觸”(“TAC”結構或“TAC”)。
3D NAND記憶體元件的額外元件可以包括設置於每個通道結構上的蝕刻停止層、以及具有多個第一接觸的第一接觸層。例如，第一接觸中的每一個可以被形成為物理連接到來自階梯結構中的每個交替的導體/介電堆疊層的相應導體層、通道結構的相應蝕刻停止層以及相應縫隙結構。
在一些實施例中，蝕刻停止層包括多晶矽(例如，多晶矽或“poly”)、鈦(Ti)、氮化鈦(TiN)、鎢(W)或其組合。此外，多個導體/介電層對中的每個可以包括金屬和氧化矽(SiO2)層。前述材料為示例性的而非限制性的。這樣一來，可以使用其它適當的材料。
在一些實施例中，記憶體元件包括垂直延伸通過交替的導體/介電堆疊層的虛設(例如，電氣上沒有功能)通道結構。
在一些實施例中，記憶體元件包括第一接觸層之上的第二接觸層和第二接觸層之上的第三接觸層。第二和第三接觸層包括相應的第二和第三接觸。第三接觸層的一些接觸經由相應的第二和第一接觸電連接到來自階梯結構中的交替的導體/介電堆疊層的導體層，並電連接到通道和縫隙結構。在一些實施例中，第二和第三接觸層形成用於3D NAND記憶體元件的互連網路。互連網路可以用於在3D NAND記憶體元件的各種部件之間傳輸電訊號。
根據本公開的一些實施例，本文公開了用於形成3D NAND記憶體元件的方法。例如，可以在基底之上形成交替介電堆疊層。交替介電堆疊層可以包括多個介電層對，其中，每一對包括第一介電層和與第一介電層不同的第二介電層。第一階梯結構可以接下來形成在交替介電堆疊層中。接下來，形成通道結構和介電結構，二者均垂直延伸通過交替介電堆疊層。
在一些實施例中，介電結構的介電材料可以與交替介電堆疊層中的第二介電層的材料相同。犧牲蝕刻停止層可以設置在每個通道結構上。接下來 形成延伸通過交替介電堆疊層的縫隙開口，並利用通過縫隙開口的導體層替換交替介電堆疊層的第一介電層，以形成多個導體/介電層對。然後利用導體材料填充縫隙開口。此外，可以形成具有多個第一接觸的第一接觸層，以使得來自第一階梯結構中的交替的導體/介電堆疊層的每個第一導體層連接到第一接觸。 此外，每個通道和縫隙結構還可以連接到第一接觸層的相應第一接觸。在一些實施例中，並且在形成第一接觸層之前，可以利用“永久”蝕刻停止層替換每個通道結構之上的犧牲蝕刻停止層。
在一些實施例中，通過介電結構蝕刻TAC開口並接下來利用金屬填充TAC開口，以形成相應的TAC結構，TAC結構延伸通過基底的一部分和介電結構。在一些實施例中，TAC結構是第一接觸層的部分。換言之，TAC結構可以與第一接觸層同時形成。
在一些實施例中，可以在第一接觸層之上形成具有多個第二接觸的第二接觸層。第二接觸可以連接到第一接觸層的相應第一接觸。
在一些實施例中，可以在第二接觸層之上形成具有多個第三接觸的第三接觸層。第三接觸層能夠經由相應的第二和第一接觸層而電連接到記憶體元件的各種部件，包括第一階梯結構中的交替的導體/介電堆疊層的第一導體層、通道結構以及縫隙結構。
在一些實施例中，在形成縫隙結構之前，可以在基底中形成摻雜區域。縫隙結構可以接觸摻雜區域。
在一些實施例中，永久蝕刻停止層包括多晶矽、鈦、氮化鈦和鎢中的一種或多種。介電結構可以包括氧化矽。多個介電層對中的每個可以包括氧化矽層和氮化矽層。多個導體/介電層對中的每個可以包括金屬層和氧化矽層。
下文參考附圖詳細描述了本發明的其它特徵和優點、以及本發明的各種實施例的結構和操作。要指出的是，本發明不限於本文所述的具體實施例。 本文呈現這樣的實施例僅用於例示的目的。基於本文包含的教導，額外的實施例對於相關領域的技術人員而言將是顯而易見的。
102:WL TAC區域
104:BL TAC區域
106:階梯TAC區域
110:NAND串區域
112:NAND串
114:縫隙結構
120:TAC區域
122:虛設通道結構
124:介電結構
126:TAC結構
130:頂部選擇閘(TSG)階梯區域
132:TSG接觸
140:階梯區域
142:WL接觸
200:3D記憶體元件
202:基底
204:NAND串
206:導體層(WL)
208:介電層(第一介電層)
210:交替的導體/介電堆疊層
212:階梯結構
214:層級
216:通道結構
218:半導體通道
220:記憶體膜
222:磊晶插塞
224:蝕刻停止插塞
226:縫隙結構
228:摻雜區域
230:介電層
232:介電結構
233:淺溝槽隔離(STI)結構
233w:寬度
234:TAC
236:NAND串接觸
238:縫隙結構接觸
240:WL接觸
240-1:上WL接觸
240-2:下WL接觸
242:接觸層
244:互連層
246:接觸
248:互連接觸
250:位元線
300:方法
302:步驟
304:步驟
306:步驟
308:步驟
310:步驟
312:步驟
314:步驟
316:步驟
318:步驟
400:交替介電堆疊層
402:第二介電層
500:階梯結構
600:開口
600w:寬度
702:介電層
704:介電層
706:插塞開口
900:縫隙開口
1004:導體材料
1008:介電層
1100:介電層
1200:TAC
1302:介電層
1308:介電層
BL:位元線
WL:字元線
被併入本文並形成說明書的一部分的附圖例示了本公開的實施例並與說明書一起進一步用以解釋本公開的原理，並使相關領域的技術人員能夠做出和使用本公開。
圖1A-圖1C在平面圖中示出了根據本公開的一些實施例的3D記憶體元件的各種區域。
圖2示出了根據本公開的一些實施例的3D記憶體元件的截面圖。
圖3是根據本公開的一些實施例的用於形成3D記憶體元件的示例性方法的流程圖。
圖4-圖13示出了根據本公開的一些實施例的用於形成3D記憶體元件的示例性製造過程。
在結合附圖考慮時，從下文闡述的詳細描述，本公開的特徵和優點將變得更加顯而易見，在所有附圖中，類似附圖標記標識對應的元件。在附圖中，類似的附圖標記通常指示相同、功能上類似和/或結構上類似的元件。此外，通常，附圖標記的最左側的數位識別碼附圖標記第一次出現的圖。除非另外指示，否則整個公開中提供的附圖不應被解釋為成比例的圖。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例 性目的而進行的。本領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對本領域的技術人員顯而易見的是，本公開還可以用於多種其它應用。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指相同的實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在本領域技術人員的知識範圍內。
通常，可以至少部分從上、下文中的使用來理解術語。例如，至少部分取決於上、下文，本文中使用的術語“一個或多個”可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。 類似地，至少部分取決於上、下文，諸如“一”或“所述”的術語可以被理解為傳達單數使用或傳達複數使用。
應當容易理解，本公開中的“在...上”、“在...上方”和“在...之上”的含義應當以最寬方式被解讀，以使得“在...上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在...上方”或“在...之上”不僅表示“在”某物“上方”或“之上”的含義，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如“在...之下”、“在...下方”、“下部”、“在...上方”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在附圖中示出的。空間相對術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相對描述詞可以類 似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加或通過其它方式“設置後續材料的材料。可以對基底自身進行圖案化。設置於基底上(例如，頂部)的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。 層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或不均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。如本文使用的，術語結構、層或元件的“頂表面”或“前側”是指可以在其上形成後續元件或結構的表面。相反，如本文使用的，術語“底表面”或“後側”是指結構、層或元件的與頂表面相對的一側。要指出的是，使用術語“頂表面”或“前側”以及“底表面”或“後側”僅用於描述的目的，而並不限制元件、層或結構的取向。層可以水準、垂直和/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成接觸、互連線和/或通孔)和一個或多個介電層。
如本文使用的，術語“標稱/標稱地”是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“關於”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“關於”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
如本文使用的，術語“3D記憶體元件”是指在橫向取向的基底上具有存儲單元電晶體的垂直取向的串(在本文中稱為“記憶體串”，例如NAND串)的半導體元件，以使得記憶體串相對於基底在垂直方向上延伸。如本文使用的，術語“垂直/垂直地”表示標稱地垂直於基底的橫向表面。
根據本公開的各種實施例提供了具有用於存儲陣列的互連結構的3D記憶體元件(在本文中也稱為“陣列元件”)。互連結構允許以有限數量的步驟(例如，在單個步驟或兩個步驟中)製造通往各種存儲陣列結構(例如，NAND串、閘極線縫隙、字元線等)的接觸，由此降低製程複雜性和製造成本。在一些實施例中，本文公開的互連結構包括頂部互連層中的位元線，其適合於其中陣列元件和週邊元件形成於不同基底上並且隨後以“面對面”配置通過混合鍵合來連結的那些3D記憶體架構。
此外，本文公開的互連結構可以包括用於在堆疊陣列元件和週邊元件之間提供垂直互連(例如，用於電源匯流排和金屬佈線)的TAC結構，由此減少金屬層級並縮小裸晶尺寸。在一些實施例中，TAC結構作為互連結構的部分而形成於“單一材料”介電結構(例如，與交替介電層的堆疊層相反，由單一介電製成的介電結構)內。根據一些實施例，在蝕刻能力和成本方面，與在交替介電層的堆疊層中形成TAC結構相比，在單一材料介電結構中形成TAC結構是有利的。
根據一些實施例，圖1A-圖1C是3D記憶體元件的各種示例性區域的沿由被標記為BL和WL的相應軸所表示的位元線(BL)和字元線(WL)方向的平面圖。例如，圖1A是3D記憶體元件的示例性WL TAC區域102的平面圖。WL TAC區域102包括NAND串區域110、TAC區域120以及頂部選擇閘(TSG)階梯區域130。NAND串區域110可以包括NAND串112的陣列，每個NAND串112包括多個堆疊存儲單元。TSG階梯區域130可以設置於NAND串區域110的側面上並且在平面 圖中與TAC區域120相鄰。TSG階梯區域130可以包括形成於具有兩個或更多層級的階梯結構上的TSG接觸132的陣列。TSG接觸132可以通過圖1A中未示出的互連接觸的網路電連接到NAND串區域110中的NAND串112的頂部選擇閘。
在一些實施例中，TAC區域120沿3D記憶體元件的WL方向位於兩個TSG階梯區域130之間。TAC區域120可以由單一材料介電結構124界定。多個TAC結構126可以形成在介電結構124中的TAC區域120內。在一些實施例中，虛設(例如，非導電功能)通道結構122形成在TAC區域120外部，以向存儲陣列結構提供機械支撐。例如而非限制，虛設通道結構122可以例如沿NAND串區域110的與TSG階梯區域130相鄰的邊緣形成在TAC區域120外部的任何區域中。如圖1A所示，WL TAC區域102還可以包括多個縫隙結構114，每個縫隙結構114在WL方向上延伸。至少一些縫隙結構114可以充當用於NAND串區域110中的NAND串112的陣列的公共源極接觸。根據一些實施例，縫隙結構114可以將3D記憶體元件分成多個存儲塊。
圖1B是3D記憶體元件的示例性位元線(BL)TAC區域104的平面圖，示例性位元線(BL)TAC區域104包括NAND串區域110和TAC區域120。NAND串區域110可以包括NAND串112的陣列，每個NAND串112包括多個堆疊存儲單元。 在一些實施例中，TAC區域120沿3D記憶體元件的位元線方向(在圖1A-圖1C中標記為“BL”)設置於兩個NAND串區域110之間。TAC區域120可以由單一材料介電結構124界定。如圖1B所示，超過一個TAC結構126可以形成在介電結構124內的TAC區域120中。此外，BL TAC區域104還可以包括縫隙結構114，每個縫隙結構114在WL方向上延伸。至少一些縫隙結構114可以充當用於NAND串區域110中的NAND串112的陣列的公共源極接觸。縫隙結構114還可以將3D記憶體元件分成多個存儲塊。在一些實施例中，虛設(例如，非導電功能)通道結構122形成在NAND串區域110的部分中，例如，在位元線方向上與TAC區域120相鄰的存儲區 域中。
圖1C是3D記憶體元件的示例性階梯TAC區域106的平面圖，示例性階梯TAC區域106包括NAND串區域110、階梯區域140和TAC區域120。NAND串區域110可以包括NAND串112的陣列，每個NAND串112包括多個堆疊存儲單元。階梯區域140可以包括階梯結構和形成於階梯結構上的WL接觸142的陣列。在一些實施例中，TAC區域120可以形成在階梯區域140中。TAC區域120由單一材料介電結構124界定。多個TAC結構126可以形成在單一材料介電結構124中的TAC區域120內。如圖1C所示，階梯TAC區域106還可以包括縫隙結構114，每個縫隙結構114在WL方向上延伸。至少一些縫隙結構114可以充當用於NAND串區域110中的NAND串112的陣列的公共源極接觸。縫隙結構114還可以將記憶體元件分成多個存儲塊。在一些實施例中，虛設(例如，非導電功能)通道結構形成於TAC區域120外部的階梯區域140中(圖1C中未示出)。
圖2是根據本公開的一些實施例的示例性3D記憶體元件200的截面圖。3D記憶體元件200可以包括基底202。基底202可以包括單晶矽(Si)或另一種元素半導體，例如：(i)鍺(Ge)；(ii)化合物半導體，包括矽鍺(SiGe)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)和/或銻化銦(InSb)；(iii)合金半導體，包括磷化鎵砷(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)和/或磷化鎵銦砷(GaInAsP)；或(iv)其組合。此外，基底202可以是“絕緣體上半導體”晶圓，例如絕緣體上矽(SOI)或絕緣體上鍺(GOI)。出於示例的目的，將在單晶Si(例如，Si晶圓)的上、下文中描述基底202。基於本文的公開，可以使用如上所述的其它材料。這些材料在本公開的精神和範圍內。在一些實施例中，基底202可以是減薄基底，其是利用研磨、濕式和/或乾式蝕刻、化學機械平坦化(CMP)或其組合來減薄的。
3D記憶體元件200可以包括基底202上方(基底202的頂表面上)的陣列元件。要指出的是，在圖2中添加了x、y和z軸以進一步例示3D記憶體元件200中的各部件之間的空間關係。基底202包括在x方向(橫向方向)和y方向上橫向延伸的兩個橫向表面(例如，頂表面和底表面)。如本文所使用的，在基底被定位於半導體元件的在z方向上的最下平面中時，在z方向(垂直方向)上相對於基底202判斷一個部件(例如，層或元件)在半導體元件(例如，3D記憶體元件200)的另一部件(例如，層或元件)“上”、“上方”還是“下方”。在整個本公開中應用用於描述空間關係的相同標注。此外，y方向指向圖2的紙面中。
例如而非限制，3D記憶體元件200可以是非單片式3D記憶體元件的部分，其中，可以在不同基底上獨立製造部件(例如，週邊元件和陣列元件)，並且然後以“面對面”配置來鍵合所述部件。在一些實施例中，陣列元件基底(例如，基底202)保持作為鍵合的非單片式3D記憶體元件的基底，並且週邊元件(例如，用於方便3D記憶體元件200的操作的任何適當的數位、類比和/或混合訊號週邊電路，例如頁面緩衝器、解碼器和鎖存器；圖2中未示出)被定位為使其在混合鍵合之前面向3D記憶體元件200。替代地，在一些實施例中，3D記憶體元件200被定位為使其在混合鍵合之前面對週邊元件(僅為清晰起見而在圖2中未示出)。 陣列元件基底(例如，基底202)可以是減薄基底，並且非單片式3D記憶體元件的後段製程(BEOL)互連可以形成於減薄陣列元件基底202的後側(例如，底表面)上。
在一些實施例中，3D記憶體元件200可以是非單片式3D記憶體元件的部分，不論其相對於週邊元件的相對位置(例如，上方或下方)如何。為了易於參考，圖2描繪了3D記憶體元件200的狀態，其中基底202(陣列元件基底)被定位於x-y平面中的陣列元件下方，不論基底202是非單片式3D記憶體元件的基底還是在其上形成非單片式3D記憶體元件的BEOL互連層的減薄基底。
在一些實施例中，3D記憶體元件200是NAND快閃記憶體元件，其中以在基底202上方垂直延伸的NAND串204的陣列的形式提供存儲單元。陣列元件可以包括延伸通過多個導體層206和介電層208對的多個NAND串204。多個導體/介電層對在本文中還被稱為“交替的導體/介電堆疊層”210。在一些實施例中，交替的導體/介電堆疊層210中的導體/介電層對的數量(例如，32、64或96)界定了3D記憶體元件200中的存儲單元的數量。交替的導體/介電堆疊層210中的導體層206和介電層208在垂直方向上(例如，沿z軸)交替。換言之，除了交替的導體/介電堆疊層210的頂部或底部的層之外，每個導體層206可以通過兩側上的兩個介電層208鄰接，或者每個介電層208可以通過兩側上的兩個導體層206鄰接。導體層206可以均具有相同的厚度或不同的厚度。類似地，介電層208可以均具有相同的厚度或不同的厚度。例如而非限制，每個導體層206的厚度可以在從大約25nm到大約40nm的範圍內，並且每個介電層208的厚度可以在從大約20nm到大約35nm的範圍內。
例如而非限制，導體層206可以包括導電材料，例如鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜多晶Si(多晶矽)、摻雜單晶Si、矽化物或其任何組合。 介電層208可以包括介電材料，包括但不限於氧化矽(SixOy，下文稱為“SiO2”)、氮化矽(SixNy，下文稱為“SiN”)、氮氧化矽(SiON)或其任何組合。在一些實施例中，導體層206包括金屬層，例如W，並且介電層208包括SiO2。
如圖2所示，至少在橫向方向中(例如，沿x軸)的一側上，交替的導體/介電堆疊層210可以包括階梯結構212。階梯結構212的每個“層級”或“臺階”214可以包括彼此堆疊的一個或多個導體/介電層對。每個導體/介電層對分別包括導體層206和介電層208。階梯結構212的每個層級214中的頂層為可用於垂直方向上(例如，沿z軸)的互連的導體層206。在一些實施例中，階梯結構212中的層級214具有相同的高度。此外，階梯結構212的相鄰層級214在x方向上彼此偏 移開標稱相同的距離。更具體而言，對於階梯結構212的每兩個相鄰層級214，更接近基底202的第一層級可以比第二層級在橫向上延伸更多，由此在第一層級上形成“著陸區域”或“連接點”，以用於垂直方向(例如，沿z軸)的互連。
如圖2所示，每個NAND串204包括延伸通過交替的導體/介電堆疊層210的通道結構216。利用半導體材料(例如，作為半導體通道218)和介電材料(例如，作為記憶體膜220)填充通道結構216。在一些實施例中，半導體通道218包括Si，例如非晶Si、多晶矽、單晶Si等。在一些實施例中，記憶體膜220是包括隧穿層、存儲層(也稱為“電荷捕獲/存儲層”)和阻隔層的複合層堆疊層。每個NAND串204可以具有圓柱形狀(例如，柱形狀)。根據一些實施例，半導體通道218、隧穿層、存儲層和阻隔層沿從中心向柱的外表面的方向按照該次序佈置。 隧穿層可以包括SiO2、SiN或其任何組合。存儲層可以包括SiN、SiON、矽或其任何組合。阻隔層可以包括SiO2、SiN、高介電常數(高k)介電質(例如，介電常數大於3.9)或其任何組合。
在一些實施例中，NAND串204包括多個控制閘極(每個都是WL的部分)。交替的導體/介電堆疊層210中的導體層206能夠充當NAND串204中的存儲單元的控制閘極。此外，每個導體層206可以充當用於多個NAND串204的控制閘極，其能夠作為WL橫向(例如，沿x-y平面)延伸，在階梯結構212中結束。
在一些實施例中，每個NAND串204包括NAND串204的相應底部和頂部處的磊晶層222和蝕刻停止插塞224，如圖2所示。對於每個NAND串204，磊晶層222在本文中被稱為“磊晶插塞”。磊晶插塞222和蝕刻停止插塞224可以接觸通道結構216的相應端部。磊晶插塞222可以包括例如從基底202磊晶生長的半導體材料(例如，單晶Si)。蝕刻停止插塞224可以包括半導體材料(例如，多晶矽)或導體材料(例如，金屬)。在一些實施例中，蝕刻停止插塞224包括利用鈦/氮化鈦堆疊層(阻隔和黏附層)和W(導體)填充的開口。顧名思義，蝕刻停止插 塞224是防止通道結構216中的諸如SiO2和SiN的介電質在後續蝕刻步驟期間被蝕刻的蝕刻停止層。在一些實施例中，蝕刻停止插塞224充當NAND串204的汲極。
在一些實施例中，陣列元件還包括縫隙結構226。每個縫隙結構226可以垂直(例如，沿z軸)延伸通過交替的導體/介電堆疊層210。縫隙結構226還沿y軸延伸，以將交替的導體/介電堆疊層210分成多個塊，如較早參考圖1A-圖1C所述。縫隙結構226填充有導體材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。縫隙結構226還包括插入在縫隙結構226中的導體和交替的導體/介電堆疊層210之間的介電層，以將縫隙結構中的導體材料與交替的導體/介電堆疊層210中的周圍導體層電絕緣。在一些實施例中，縫隙結構226充當用於位於同一存儲塊中的NAND串204的源極接觸。因此，縫隙結構226可以充當存儲塊內的多個NAND串204的“公共源極接觸”。
在一些實施例中，基底202包括具有期望摻雜水準的p型或n型摻質的摻雜區域228。每個摻雜區域228與相應縫隙結構226接觸，如圖2所示。在一些實施例中，縫隙結構226通過摻雜區域228電耦合到NAND串204。
必須要指出，NAND串204和縫隙結構226部分形成在設置於交替的導體/介電堆疊層210之上的介電層230中。在一些實施例中，介電層230可以是由單一介電材料製成的層堆疊層-與交替介電層的堆疊層相反。例如而非限制，介電層230是諸如SiO2的氧化物層。換言之，介電層230可以與介電層208相同。此外並且如圖2所示，介電層230可以在階梯結構212之上延伸。
如圖2所示，交替的導體/介電堆疊層210沿x方向(並沿y方向-圖2未示出)被單一材料介電結構232(下文稱為“介電結構232”)“中斷”。在一些實施例中，介電結構232界定TAC區域120的邊界、形狀和尺寸(例如，如圖1A-圖1C中所示)。因此，如圖1A-圖1C的平面圖中所示，介電結構232可以被導體/介電堆疊層210圍繞。此外，介電結構232可以在x-y平面中延伸，並可以與介電層230共 面(例如，介電結構232和介電層230的頂表面平齊)。在一些實施例中，介電結構232被形成為使其對準到或覆蓋下方隔離結構或區域233(下文稱為“淺溝槽隔離(STI)結構233”)的至少一部分。請注意，STI結構233為示例性而非限制性的。這樣一來，可以使用其它隔離結構。此外，介電結構232與STI結構233接觸。 例如而非限制，STI結構233形成於基底202的頂部上，並被填充有介電材料，包括但不限於例如SiO2。在一些實施例中，介電結構232的覆蓋區小於或等於STI結構233的覆蓋區。例如，在一些實施例中，介電結構232可以僅覆蓋STI結構233的部分。
在一些實施例中，介電結構232包括與介電層230和/或介電層208相同的材料。例如，介電結構232可包括SiO2。然而，這不是限制性的，並且因此介電結構232可以包括與介電層208或介電層230不同的材料。在一些實施例中，介電結構232可以具有不同的形狀。例如，如圖1A-圖1C的平面圖中所示，TAC區域120可以具有矩形或正方形形狀。然而，這些形狀並非限制性的，並且介電結構232根據設計佈局可以具有任何形狀。此外，跨基底202可以有多個介電結構，如介電結構232。
如圖2所示，3D記憶體元件200還包括TAC 234，其垂直延伸通過介電結構232。根據一些實施例，與蝕刻通過具有相同總厚度的交替堆疊層相比，蝕刻通過介電結構232可能是有利的(例如，涉及更少的蝕刻步驟)。例如，在厚度大約為6μm或更大(例如，對於64階梯3D記憶體元件)的交替堆疊層中形成TAC 234需要多次蝕刻和填充步驟，因此，增加了製造成本。每個TAC 234可以延伸通過介電結構232的整個厚度並延伸通過基底202中的STI結構233的至少一部分。
TAC 234能夠以縮短的互連佈線傳送來自和/或到3D記憶體元件200(例如電源匯流排的部分)的電訊號。在一些實施例中，TAC 234能夠在3D記憶體元件200和週邊元件(例如，在CMOS晶片上；圖2中未示出)之間和/或在BEOL 互連(圖2未示出)和週邊元件之間提供電連接。每個TAC 234填充有導體材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。由於TAC 234嵌入介電結構232中，所以不需要額外的介電層對導體材料進行絕緣。
在一些實施例中，3D記憶體元件200包括與本文中公開的各種存儲陣列結構物理和電接觸的多個“本地接觸”，所述存儲陣列結構例如是NAND串204、縫隙結構226以及階梯結構212中的導體層或WL 206。接觸在本文中被稱為“本地接觸”是因為它們直接接觸存儲陣列結構，並且還因為它們形成於介電層230內。如圖2所示，本地接觸可以包括NAND串接觸236、縫隙結構接觸238和WL接觸240。在一些實施例中，TAC 234也被視為本地接觸。如本文使用的，術語“接觸”可以寬泛地包括任何適當類型的互連，包括垂直互連接入(通孔)線和橫向線(互連線)。
在一些實施例中，每個本地接觸彼此共面，例如，在形成本地接觸的介電層230(和用於TAC 234的介電結構232)的頂表面上。每個本地接觸的下端可以直接接觸相應的存儲陣列結構。例如，NAND串接觸236的下端可以接觸NAND串204的蝕刻停止插塞224，並且縫隙結構接觸238的下端可以接觸縫隙結構226的上端。每個WL接觸240的下端可以接觸階梯結構212的相應層級中的頂部導體層或WL 206。每個本地接觸被填充有導體材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。如下文詳細所述，可以在單次接觸形成過程中同時形成本地接觸中的一些或全部。
如圖2所示，除了本地接觸之外，3D記憶體元件200還可以包括接觸層242和互連層244作為其互連結構的部分。接觸層242可以包括介電層和介電層中的多個接觸246(例如，通孔)。互連層244可以形成在接觸層242上，並且可以包括另一個介電層和介電層中的多個互連接觸248(例如，互連線)。在本文中可以將本地接觸、接觸層242中的接觸246和互連層244中的互連接觸248統稱為3D 記憶體元件200的互連結構。
在一些實施例中，每個接觸246可以填充有導體材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。如下文詳細所述，可以在單次接觸形成過程中同時形成所有接觸246。
在一些實施例中，每個互連接觸248可以填充有導體材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。如下文詳細所述，可以在單次接觸形成過程中同時形成所有互連接觸248。
在一些實施例中，互連層244中的互連接觸248可以包括位元線250，其分別通過對應的接觸246和NAND串接觸236電連接到NAND串204。位元線250可以用於對對應的NAND串204進行單獨定址。互連接觸248還可以包括電連接到縫隙結構226(源極接觸)的源極線。此外，互連線可以通過相應的接觸246和WL接觸240電連接到TAC 234和階梯結構212中的WL 206。應當理解，3D記憶體元件200中的互連層的數量不受圖2中的示例的限制。可以形成具有接觸的(多個)額外互連層以提供用於3D記憶體元件200的結構的互連網路。
圖3是根據本公開的一些實施例的用於形成類似於3D記憶體元件200的3D記憶體元件的示例性方法300的流程圖。圖4-圖13將用於描述使用方法300形成3D記憶體元件的示例性製造過程。例如而非限制，利用方法300製造的3D記憶體元件可以是圖2中所示的3D記憶體元件200。應當理解，方法300中所示的步驟不是窮舉性的，並且可以在任何步驟之前、之後或之間執行其它步驟。例如，其它步驟可以包括濕式清潔步驟、乾式蝕刻步驟、微影步驟等。此外，方法300中的步驟的順序不是限制性的，並且可以同時或以不同次序執行一些步驟。
參考圖3和圖4，方法300開始於步驟302，其中在基底202上設置或通過其它方式沉積交替介電堆疊層400。出於舉例的目的，將在單晶Si的上、下文中描述方法300中的基底202。基於本文的公開，可以使用如上所述的其它材料。 這些材料在本公開的精神和範圍內。可以在基底202上形成多個第一介電層208和第二介電層402對，以形成交替介電堆疊層400。在一些實施例中，每個介電層對包括SiO2層和SiN層。例如，第一介電層208可以由SiO2製成(與圖2的交替的導體/介電堆疊層210的介電層230相同)，並且第二介電層402可以由SiN製成。交替介電堆疊層400可以由一種或多種薄膜沉積製程形成，包括但不限於化學氣相沉積(CVD)、電漿增強CVD(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電漿增強ALD(PEALD)或其任何組合。例如而非限制，介電堆疊層400的高度可以在大約4μm到大約30μm的範圍內。在一些實施例中，第二介電層402可以是犧牲層，其將在後續步驟中被導體替換，從而可以將交替介電堆疊層400轉換為交替的導體/介電堆疊層，類似於圖2的交替的導體/介電堆疊層210。
根據一些實施例，基底202包括隔離區域或結構，如圖4中所示的STI結構233。圖4中的STI結構233可以形成於基底202的頂部上。例如，可以在形成交替介電堆疊層400之前形成STI結構233。可以利用例如SiO2的介電材料填充STI結構。
方法300繼續進行步驟304，如圖3中所示，其中從交替介電堆疊層400的一部分形成階梯結構(例如圖2的階梯結構212)。在一些實施例中，可以在交替介電堆疊層400的至少一側(在橫向方向上，x方向)使用“修剪蝕刻”製程，以形成具有多個層級(例如，臺階)的階梯結構。例如而非限制，修剪蝕刻製程可以是多週期製程，其中每個週期包括一個或多個微影步驟，接著是蝕刻步驟。 在微影步驟期間，圖案化的光阻(PR)層掩蔽介電堆疊層400的一部分。後續第一蝕刻製程從介電堆疊層400的暴露部分去除預定數量的介電對，以形成介電堆疊層400中的第一臺階(例如，第一層級)。然後橫向修剪(例如，在x方向中凹陷)PR以暴露介電堆疊層400的額外部分。後續第二蝕刻從新暴露的介電堆疊層400和第一臺階去除預定數量的介電對。因此，形成了介電堆疊層400中的第二臺 階(例如，第二層級)。該階梯形成過程通過這種方式繼續(例如，PR修剪，接著是蝕刻步驟)，直到形成介電堆疊層400中的期望數量的臺階並完成階梯結構。 該過程的結果是每個層級可以包括任何期望數量的具有交替的第一介電層208和第二介電層402的介電層對。在階梯結構形成之後，利用濕式蝕刻製程去除(剝離)PR層。圖5示出了根據方法300的步驟304的描述的由交替介電堆疊層400製成的所得到的階梯結構500。
在一些實施例中，步驟304中使用的蝕刻製程可以是乾式蝕刻製程，其為介電層208和402使用單一蝕刻氣體化學試劑。替代地，步驟304中使用的蝕刻製程可以為每個介電層使用不同的蝕刻化學試劑。此外，根據蝕刻化學試劑的選擇性，蝕刻製程可以被定時、被設置終點或其組合。
在階梯結構形成之後，在階梯結構500和介電堆疊層400之上沉積介電層230。在一些實施例中，可以使用CMP或乾式蝕刻製程對介電層230的頂表面進行平坦化，如圖5中所示。例如而非限制，介電層230可以是通過PECVD、CVD或另一種適當沉積製程沉積的SiO2。交替介電堆疊層400之上的介電層230的厚度可以在大約10到大約1000nm的範圍內。在一些實施例中，介電層230與介電堆疊層400的介電層208相同，例如，SiO2。
方法300繼續進行步驟306，如圖3中所示，其中可以在基底202之上形成通道結構。然而，這並非限制，並且可以形成額外的通道結構。每個通道結構可以垂直延伸通過交替介電堆疊層400，如前所述。每個通道結構的製造可以開始於通過介電層230和交替介電堆疊層400蝕刻通道孔，直到通過通道孔暴露基底202。在填充通道孔之前，可以通過通道孔從基底202生長磊晶插塞222，如圖6所示。例如而非限制，磊晶插塞222可以是單晶Si。可以通過磊晶生長製程條件來控制磊晶插塞222的高度。接下來可以通過填充通道孔在磊晶插塞222上形成通道結構216。
例如而非限制，可以使用乾式蝕刻製程形成通道孔。在一些實施例中，通道結構216的製造工藝還包括沉積記憶體膜220和半導體通道218，從而可以在半導體通道218與交替介電堆疊層400的介電層對208和402之間插入記憶體膜220。半導體通道218可以包括半導體材料，例如多晶矽。記憶體膜220可以是介電層的複合堆疊層，包括隧穿層、存儲層和阻隔層的組合(圖6中未單獨示出)。
例如而非限制，隧穿層可以包括介電材料，例如SiO2、SiN、SiON、或其組合。來自半導體通道的電子或電洞可以通過隧穿層隧穿進入存儲層。存儲層可以包括用於存儲電荷的材料。存儲層材料包括但不限於SiN、SiON、SiO2和SiN的組合、或它們的組合。阻隔層可以包括例如SiO2的單一介電材料、或介電材料的堆疊層，例如SiO2/SiN/SiO2(ONO)。阻隔層還可以包括高k介電，例如氧化鋁(Al2O3)。半導體通道218和記憶體膜220可以通過一種或多種薄膜沉積製程來形成，所述薄膜沉積製程例如是ALD、CVD、PEALD、PECVD、任何其它適當的沉積製程或其組合。
在一些實施例中，與通道結構216同時形成虛設通道結構(圖4-圖13中未示出，例如，圖1A-圖1B中的虛設通道結構122)。虛設通道結構可以垂直延伸通過交替堆疊層，並且可以被填充有與通道結構216中的那些材料相同的材料。然而，不在虛設通道結構上形成本地接觸以提供與3D記憶體元件的其它部件的電連接。於是，虛設通道結構不能用於形成3D記憶體元件中的存儲單元，即，它們沒有電氣功能或不能通過其它方式操作。在一些實施例中，虛設通道結構被用作結構元件。
參考圖3，方法300繼續進行步驟308，並且在交替介電堆疊層中形成開口。形成開口涉及蝕刻介電層230和介電堆疊層400的部分，直到(例如，通過介電層230和介電堆疊層400的被蝕刻部分)暴露出基底202的STI結構233，如圖6所示。換言之，可以形成開口，以使其與STI結構233對準。在一些實施例中，開 口不能暴露超出STI結構233的區域。例如，開口不能暴露基底202的一部分和STI結構233。然而，開口能夠暴露STI結構233的一部分。這可以經由微影和蝕刻方法(圖案化)來完成。例如，微影可以用於在介電層230之上形成圖案化的光阻(PR)結構或圖案化的硬遮罩(HM)(圖6中未示出)。圖案化的PR結構或圖案化的HM可以具有暴露介電層230的區域的開口。圖案化的PR結構或圖案化的HM中的開口可以被定位為使其在下方STI結構233的區域之上。介電層230上不希望形成介電結構的區域被圖案化的PR結構或圖案化的HM覆蓋。後續乾式蝕刻製程例如通過圖案化的PR結構或圖案化的HM中的開口去除了介電層230和介電堆疊層400的暴露部分，直到暴露出基底202的STI結構233。在一些實施例中，乾式蝕刻製程可以是多步驟非等向性蝕刻，其能夠在暴露STI結構233時被終止(例如，停止)。例如而非限制，乾式蝕刻製程可以針對每層(例如，介電層230和交替介電堆疊層400)包括相同或不同的化學試劑。作為步驟308的結果，在STI結構233之上的介電堆疊層400中形成了寬度為600w的開口600，如圖6所示。如上所述，開口600的寬度600w可以等於或短於STI結構233的寬度233w(例如，600w
Figure 107122819-A0305-02-0023-1
233w)。在一些實施例中，開口600可以部分延伸到STI結構233中。換言之，用於形成開口600的蝕刻製程還可以去除(凹陷)STI結構233的頂表面的部分。要指出的是，圖6中所示的開口600還可以在y方向(圖6的視圖中未示出)延伸，並且其尺寸可以由圖案化的PR結構或圖案化的HM以及蝕刻製程期間的製程條件來界定。根據一些實施例，在任何方向上，開口600的面積可以等於或小於STI結構233的面積。此外，可以在方法300的步驟306期間在介電堆疊層400的其它區域中同時形成多個開口，例如開口600。此外，可以在STI結構233之上形成每個開口600。在一些實施例中，開口600的寬高比可以在從約0.1到約10的範圍內。
在一些實施例中，可以與通道結構216同時形成開口600。在替代實施例中，可以在形成通道結構216之後，或者在形成通道結構216之前，形成開口 600。前述步驟序列中的每個可能需要額外數量的微影、蝕刻或沉積步驟。在形成開口600之後，可以利用濕式蝕刻製程去除(剝離)圖案化的PR結構或圖案化的HM。
參考圖3和圖7，方法300繼續進行步驟310，其中可以利用介電層702填充開口600。在一些實施例中，介電層702包括SiO2層，可以通過CVD、可流動CVD(FCVD)、PECVD製程或能夠填充高寬高比結構的任何其它適當製程來沉積SiO2層。例如而非限制，介電層702可以與介電層230和/或介電層208相同。CMP製程或乾式蝕刻製程可以用於對介電層702進行平坦化，以使得介電層230和介電層702的頂表面共面，如圖7所示。結果，介電結構232形成於介電堆疊層400中。 在一些實施例中，介電結構232界定了圖1A-圖1C中所示的TAC區域120的邊界。
在一些實施例中，在通道結構216上形成蝕刻停止層。例如，介電層704可以沉積在介電層230和232之上，並且接下來被圖案化以形成插塞開口706，如圖7所示。可以接下來通過使用一種或多種薄膜沉積製程填充插塞開口706來在通道結構216上形成蝕刻停止插塞224，如圖8所示，所述薄膜沉積製程例如ALD、CVD、PVD、任何其它適當製程，或其任何組合。在一些實施例中，可以使用多晶矽填充插塞開口706，接著進行CMP製程以去除過量的多晶矽，以使得蝕刻停止插塞224可以與介電層704共面。在一些實施例中，可以沉積金屬堆疊層，例如Ti/TiN/W以填充插塞開口706，接著是CMP製程，以使蝕刻停止插塞224和介電層704的頂表面共面。在一些實施例中，蝕刻停止插塞224可以是犧牲性的，以使其能夠在後續步驟中被替換。例如，犧牲蝕刻停止插塞224可以包括氧化物而非多晶矽或金屬堆疊層。可以在稍晚步驟去除犧牲蝕刻停止插塞224並利用由多晶矽或金屬堆疊層製成的“永久”蝕刻停止插塞來替換。
在方法300的步驟312中，如圖3所示，可以在交替介電堆疊層400中形成一個或多個縫隙開口。例如，可以通過乾式蝕刻介電堆疊層400中的介電層208 和402(例如SiO2和SiN)來形成縫隙開口900，如圖9所示。在一些實施例中，接下來可以通過例如離子佈植和通過縫隙進行的熱擴散，在基底202中在每個縫隙之下形成摻雜區域228。替代地，根據一些實施例，可以在更早的製造階段期間，例如，在形成介電堆疊層400之前，形成摻雜區域228。
在方法300的步驟314中，圖9所示的縫隙開口900可以用於“閘極替換”製程(也稱為“WL替換”製程)，其中利用導體層206(圖10中所示，例如W)替換堆疊層400中的第二介電層402(圖9中所示，例如SiN)。結果，交替介電堆疊層400被轉換為圖2中所示的交替的導體/介電堆疊層210。
可以使用與第一介電層208(例如，SiO2)相比對第二介電層402(例如，SiN)具有高度選擇性(例如，選擇性等於或大於500：1)的濕式蝕刻製程實現利用導體層206替換第二介電層402。例如而非限制，濕式蝕刻化學試劑可以包括熱磷酸(H3PO4)。由於濕式蝕刻化學試劑對SiN是高度選擇性的，由氧化物(例如SiO2)製成的任何層或結構(包括第一介電層208和介電層702)將不會被蝕刻或去除(例如，將不受濕式蝕刻製程的影響)。
一旦第二介電層402被完全去除(例如，蝕刻)，就可以通過CVD、PECVD、ALD、PEALD或其組合沉積導體層，以通過縫隙開口900填充第一介電層208之間的空間。結果，可以在第一介電層208之間形成導體層206，如圖10中所示。例如而非限制，導體材料可以包括W、Co、Cu、Al、多晶矽、矽化物或其組合。在一些實施例中，還可以在沉積導體材料之前沉積黏合層或阻隔層(圖10中未示出)。在一些實施例中，可以利用沉積-蝕刻-沉積製程來沉積導體層206，以避免利用導體材料部分填充縫隙開口900。
在圖3所示的方法300的步驟316中，可以利用導體材料1004填充縫隙開口，以形成縫隙結構226，如圖10所示。在一些實施例中，導體材料1004可以與導體層206中的導體材料相同。例如，可以利用W、Co、Cu、Al、多晶矽、矽 化物或其組合填充縫隙結構226。在一些實施例中，為了將縫隙結構226的導體材料1004與導體層206電隔離，可以在其間沉積介電層1008(例如，SiO2)。CMP製程可以接下來去除介電層704之上的過量的導體材料，如圖10中所示。縫隙結構226的下端可以與摻雜區域228接觸。在一些實施例中，縫隙結構226可以充當通過基底202的摻雜區域228電連接到NAND串204的源極接觸。
參考圖11，可以跨基底202在介電層704之上均厚沉積介電層1100，從而可以在介電層1100中形成本地接觸。在一些實施例中，可以將接觸形成過程分成兩個獨立的微影/蝕刻步驟，以適應具有不同深度或高度的接觸的形成。例如，可以首先形成最短的本地接觸(例如，NAND串接觸、縫隙結構接觸和階梯結構的上WL接觸)，並且其次可以形成最高的本地接觸(例如，TAC和階梯結構的下WL接觸)。僅僅為了簡單起見，可以將前述較短的本地接觸統稱為第一本地接觸，並且將前述最高的本地接觸統稱為第二本地接觸。
可以通過一種或多種薄膜沉積製程形成介電層1100，所述薄膜沉積製程包括ALD、CVD、PVD、任何其它適當製程、或其組合。介電層1100可以包括介電材料，包括但不限於SiO2、SiN、SiON或其任何組合。可以通過首先蝕刻垂直開口(例如，利用乾式蝕刻)，接著通過使用ALD、CVD、PVD、任何其它適當製程、或其任何組合利用導體材料填充開口，來通過介電層1100形成第一本地接觸，例如NAND串接觸236、縫隙結構接觸238和上WL接觸240-1。例如而非限制，用於填充本地接觸的導體材料可以包括W、Co、Cu、Al、多晶矽、矽化物或其組合。在一些實施例中，在導體材料填充之前，可以利用阻隔層、黏合層和/或種子層填充開口。在一些實施例中，在填充開口之前，如上所述，可以利用由多晶矽或金屬堆疊層製成的永久蝕刻停止插塞替換氧化物犧牲蝕刻停止插塞224。
蝕刻介電層以形成第一本地接觸的開口可以經由被蝕刻層(例如， 介電層)和下方層(導體、氮化物或氧化物等)之間的“固有”蝕刻選擇性來控制。 例如，在NAND串接觸236的情況下，利用氮化物或與介電層1100不同的氧化物填充的蝕刻停止插塞224可以防止在形成第一本地接觸開口期間進一步蝕刻到NAND串204中。在縫隙結構接觸238和上WL接觸240-1的情況下，由於存在能夠充當乾式蝕刻製程的蝕刻停止層的導體材料1004和導體層206，可以防止進一步蝕刻。結果，能夠形成具有不同高度的第一本地接觸。
如前所述，可以在同一接觸形成過程中同時形成第一本地接觸，例如，NAND串接觸236、縫隙結構接觸238和上WL接觸240-1。第一本地接觸形成過程可以包括多種製程，例如，微影、蝕刻、薄膜沉積和CMP。在一些實施例中，接觸形成過程中的每個製程針對所有的第一本地接觸可以僅執行一次。例如，可以使用單次微影和蝕刻製程形成NAND串接觸236、縫隙結構接觸238和上WL接觸240-1的所有開口，並且可以執行單次沉積製程以利用相同的導體材料填充NAND串接觸236、縫隙結構接觸238和上WL接觸240-1的所有開口。在一些實施例中，CMP製程可以從介電層1100的頂表面去除過量的沉積材料。
參考圖3和方法300，可以在步驟318中形成TAC結構(和第二本地接觸的其餘部分)。參考圖12，並根據一些實施例，在形成第一組本地接觸(例如，NAND串接觸236、縫隙結構接觸238和上WL接觸240-1)之後，可以形成第二組本地接觸，包括接近基底202的TAC 234和下WL接觸240-2。可以通過首先蝕刻垂直開口(例如，通過乾式蝕刻)，接著使用ALD、CVD、PVD、任何其它適當製程、或其任何組合利用導體材料填充開口，來在介電層1100、704和232中形成TAC 234，以及在介電層1100、704和230中形成下WL接觸240-2。用於填充本地接觸的導體材料可以包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。在一些實施例中，在導體材料沉積之前，可以形成阻隔層、黏合層和/或種子層。
可以通過蝕刻穿過介電結構702的整個厚度來形成TAC 234。由於 TAC 234和下WL接觸240-2都形成於氧化物層(例如，介電層1100、704、232和230)中，在蝕刻化學試劑、蝕刻製程工具、總體製程集成和成本方面可以簡化總體蝕刻製程。例如而非限制，可以通過深度反應離子蝕刻(DRIE)製程或利用任何其它適當的非等向性蝕刻製程來形成用於TAC 234和下WL接觸240-2的開口。 在介電結構232中形成TAC 234可以簡化製造工藝並降低製造成本。這是因為甚至在閘極替換製程之後，也可以容易地在公共接觸形成過程中與其它本地接觸一起形成TAC 234。
在一些實施例中，TAC 234的下端可以形成在STI結構233中並與基底202接觸，如圖12所示。例如，TAC 234可以延伸通過STI結構233並停止於基底202上。每個下WL接觸240-2的下端可以與階梯結構中對應層級的對應頂部導體層206(WL)接觸，如圖12所示。所有本地接觸(包括第一和第二組本地接觸)的上端可以在介電層1100的頂表面處彼此共面。在形成第一組本地接觸之後，可以在同一接觸形成過程中同時形成第二組本地接觸(包括TAC 234和下WL接觸240-2)。亦即，如圖11和圖12所示，可以在兩個接觸形成過程中形成所有本地接觸(包括第一和第二組本地接觸)。
要理解的是，在一些實施例中，可以在單次接觸形成過程中同時形成所有本地接觸(包括第一和第二組本地接觸)。亦即，可以將圖11和圖12中所示的兩次接觸形成過程組合成單次接觸形成過程。在一些實施例中，接觸形成過程中的每個製程針對所有的NAND串接觸236、縫隙結構接觸238、TAC 234、上WL接觸240-1和下WL接觸240-2可以執行一次。例如，可以執行單次微影製程，接著是單次蝕刻製程以及單次沉積製程。
在一些實施例中，可以在本地接觸之上形成具有多個接觸的額外接觸層。如圖13所示，可以在介電層1100之上形成接觸層242(包括介電層1302和接觸246)。可以通過一種或多種薄膜沉積製程形成介電層1302，所述薄膜沉積製 程包括ALD、CVD、PVD、任何其它適當製程、或其組合。介電層1302可以包括介電材料，包括但不限於SiO2、SiN、SiON或其任何組合。可以通過首先蝕刻垂直開口(例如，使用乾式蝕刻)，接著使用ALD、CVD、PVD、任何其它適當製程或其任何組合利用導體材料填充開口，來通過介電層1302形成接觸246。用於填充接觸246的導體材料可以包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。在一些實施例中，在導體材料沉積之前，可以在接觸開口中沉積阻隔層、黏合層和/或種子層。
如圖13所示，每個接觸246的下端可以與對應本地接觸(例如NAND串接觸236、縫隙結構接觸238、TAC 1200或WL接觸240-1和240-2)的上端接觸。 在一些實施例中，可以在同一接觸形成過程中同時形成接觸層242中的所有接觸246。在一些實施例中，接觸層242的每個接觸246是通孔。此外，可以將接觸層242稱為3D記憶體元件200的互連結構的“通孔0(V0)”層級/底部層級。
隨後，可以形成互連層中的多個第三接觸。如圖13所示，可以在接觸層242上方形成互連層244(包括介電層1308和互連接觸248)。可以通過一種或多種薄膜沉積製程形成介電層1308，所述薄膜沉積製程例如ALD、CVD、PVD、任何其它適當製程、或其組合。介電層1308可以包括介電材料，包括但不限於SiO2、SiN、SiON或其任何組合。例如而非限制，可以通過首先蝕刻垂直開口(例如，利用乾式蝕刻製程)，接著使用ALD、CVD、PVD、任何其它適當製程或其任何組合利用導體材料填充開口，來通過介電層1308形成互連接觸248。用於填充互連接觸248的導體材料可以包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。在一些實施例中，在導體材料沉積之前，形成阻隔層、黏合層和/或種子層。
如圖13所示，每個互連接觸248的下端可以接觸接觸層242中的對應接觸246的上端，以使得每個互連接觸248可以電連接到對應存儲陣列結構，例如 NAND串204、縫隙結構226和WL接觸240-1和240-2。在一些實施例中，可以在同一接觸形成過程中同時形成互連層244中的所有互連接觸248。在一些實施例中，每個互連接觸248可以是互連線，並且可以將互連層244稱為3D記憶體元件200的互連結構的“金屬0(M0)”層級/底部層級。
根據一些實施例，可以在單次接觸形成過程中，例如在用於形成Cu接觸的雙鑲嵌製程中形成接觸246和互連接觸248。儘管如此，如圖13所示，可以在有限數量的製造步驟中形成包括本地接觸和接觸246和248的互連結構，以降低製造複雜性和成本。
根據本公開的各種實施例提供了用於存儲陣列的具有互連結構的3D記憶體元件。互連結構允許在有限數量的步驟(例如，在單次步驟或兩次步驟中)製造用於各種存儲陣列結構(例如，NAND串、閘極線縫隙、WL等)的接觸，由此降低了製程複雜性和製造成本。在一些實施例中，本文公開的互連結構可以包括頂部互連層中的位元線。這些位元線適合3D記憶體架構，其中陣列元件和週邊元件形成在不同的基底上，並且隨後以面對面配置通過混合鍵合來連結。
此外，本文公開的互連結構包括用於在堆疊的陣列元件和週邊元件之間提供垂直互連(例如，用於電源匯流排和金屬佈線)的TAC，由此減少金屬層級，改進封裝密度並減小裸晶尺寸。在一些實施例中，在介電結構中形成本文公開的互連結構中的TAC，與交替介電層的堆疊層或交替導體/介電層的堆疊層相比，該介電結構能夠容易被蝕刻以在其中形成貫穿孔。因此，可以降低製造複雜性和成本。可以在將介電的交替堆疊層轉換成導體/介電堆疊層之前形成介電結構。
在一些實施例中，3D記憶體元件包括半導體基底、設置於半導體基底上的交替堆疊層以及在基底的隔離區域上垂直延伸通過交替堆疊層的介電結 構。此外，交替堆疊層可以鄰接介電結構的側壁表面，並且介電結構由介電材料形成。3D記憶體元件可以額外包括垂直延伸通過介電和隔離區域的一個或多個TAC，以及垂直延伸通過交替堆疊層的一個或多個通道結構。
3D記憶體元件還包括形成於一個或多個通道結構中的每一個與半導體基底之間的磊晶層，設置於一個或多個通道結構中的每一個上的蝕刻停止插塞，設置於交替層中的階梯結構，以及設置於一個或多個TAC、通道結構和縫隙結構上的一個或多個接觸層。
在一些實施例中，介電結構鄰接TAC的側壁表面。
在一些實施例中，3D記憶體元件是NAND 3D記憶體元件。
在一些實施例中，交替層疊堆疊層包括介電層和導體層的交替對。
在一些實施例中，介電層包括氧化矽，並且導體層包括金屬。
在一些實施例中，導體層包括字元線。
在一些實施例中，介電材料是氧化矽。
在一些實施例中，介電結構包括氧化物。
在一些實施例中，介電結構在3D記憶體元件內界定了貫穿陣列接觸區域。
在一些實施例中，介電結構的面積等於或小於隔離區域的面積。
在一些實施例中，一種用於形成3D記憶體元件的方法包括：在基底上形成隔離結構；在基底上設置交替介電堆疊層，其中交替介電堆疊層包括第一介電層和第二介電層對，第二介電層與第一介電層不同。該方法還包括：形成在交替介電層中垂直延伸的通道結構；在交替介電堆疊層中形成開口，其中開口暴露隔離結構。該方法還包括：利用介電層填充開口以形成介電結構作為3D記憶體元件的TAC區域；去除介電結構和隔離結構的部分直到暴露出基底，以形成垂直延伸通過介電結構和隔離結構的TAC開口；以及利用導體填充TAC 開口以在TAC區域中形成TAC結構，其中TAC結構與基底接觸。
在一些實施例中，在形成TAC開口之前，該方法還包括：形成縫隙開口，其通過在交替介電層中垂直延伸而暴露基底的摻雜區域；利用導體層通過一個或多個縫隙開口替換第二介電層以將交替介電堆疊層轉換成交替的介電/導體層堆疊層；以及利用導體填充一個或多個縫隙開口以形成在交替的介電/導體層堆疊層中垂直延伸的一個或多個縫隙結構。
在一些實施例中，在形成通道結構之前，執行修剪蝕刻製程以在交替介電堆疊層中形成階梯結構。
在一些實施例中，去除交替介電堆疊層的部分包括執行乾式蝕刻製程。
在一些實施例中，利用介電層填充開口包括利用化學氣相沉積、電漿增強化學氣相沉積或物理氣相沉積製程沉積介電層。
在一些實施例中，利用介電層填充開口包括形成氧化物。
在一些實施例中，利用介電層填充開口包括形成氧化矽。
在一些實施例中，第一介電層包括氧化物，並且第二介電層包括氮化物。
在一些實施例中，第一介電層包括氧化矽，並且第二介電層包括氮化矽。
在一些實施例中，一種用於形成3D記憶體元件的方法包括在基底上設置交替介電堆疊層，其中交替介電堆疊層包括第一介電層和第二介電層對，第二介電層與第一介電層不同；形成垂直延伸通過交替介電層的通道結構；蝕刻交替介電堆疊層以形成開口，其中開口暴露基底中的隔離區域；利用介電層填充開口以形成介電結構作為TAC區域，該TAC區域等於或小於隔離區域；蝕刻通過介電結構和隔離區域以形成暴露基底的TAC開口；以及利用導體填充TAC 開口以在TAC區域中形成TAC結構。
在一些實施例中，一種用於形成3D記憶體元件的方法還包括形成垂直延伸通過交替介電層的縫隙開口，其中縫隙開口暴露基底的摻雜區域。該方法還包括：利用導體層通過縫隙開口替換第二介電層，以將交替介電堆疊層轉換成交替的介電/導體層堆疊層；利用導體填充縫隙開口以形成縫隙結構；在交替介電堆疊層中形成階梯結構，其中階梯結構包括層級。此外，該方法包括：在階梯結構的每個層級上形成字元線接觸，在通道和縫隙結構之上形成本地接觸，以及在本地接觸、每條字元線和每個TAC結構之上形成一個或多個接觸層。
在一些實施例中，在交替介電堆疊層中形成開口包括執行乾式蝕刻製程。
在一些實施例中，交替的介電/導體層堆疊層鄰接介電結構的側壁。
在一些實施例中，介電結構鄰接每個TAC結構的側壁表面。
在一些實施例中，一種3D記憶體元件包括：具有隔離結構的基底；設置於基底上的交替的導體/介電堆疊層；隔離結構之上的垂直延伸通過交替的導體/介電堆疊層的介電結構，其中交替的導體/介電堆疊層鄰接介電結構的側壁表面並且介電結構由介電材料形成；垂直延伸通過交替的導體/介電堆疊層的通道結構；以及垂直延伸通過介電質和隔離結構的貫穿陣列接觸。
在一些實施例中，3D記憶體元件還包括：設置於交替的導體/介電堆疊層中的階梯結構，其中階梯結構包括層級，每個層級在其上具有導體層；設置於階梯結構的每個導體層上的字元線接觸；以及設置於每個通道結構和縫隙結構上的本地接觸。
在一些實施例中，介電結構鄰接每個TAC的側壁。
在一些實施例中，介電結構包括3D記憶體元件的貫穿陣列接觸區域。
對特定實施例的上述說明將完全地展現本公開的一般性質，使得他 人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是出於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附權利要求。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下權利要求書及其等同物來進行限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
120:TAC區域
200:3D記憶體元件
202:基底
204:NAND串
206:導體層(WL)
208:介電層
210:交替的導體/介電堆疊層
212:階梯結構
214:層級
216:通道結構
218:半導體通道
220:記憶體膜
222:磊晶插塞
224:蝕刻停止插塞
226:縫隙結構
228:摻雜區域
230:介電層
232:介電結構
233:淺溝槽隔離(STI)結構
234:TAC
236:NAND串接觸
238:縫隙結構接觸
240:WL接觸
242:接觸層
244:互連層
246:接觸
248:互連接觸
250:位元線

Claims (20)

  1. 一種三維(3D)記憶體元件，包括：半導體基底；交替堆疊層，其設置於所述半導體基底上；介電結構，其在所述基底的隔離區域上並且垂直延伸通過所述交替堆疊層，其中，所述介電結構鄰接所述交替堆疊層的一垂直的側壁表面，並且所述介電結構由介電材料形成；一個或多個貫穿陣列接觸(TAC)，其垂直延伸通過所述介電結構和所述隔離區域；以及一個或多個通道結構，其垂直延伸通過所述交替堆疊層。
  2. 如請求項1所述的3D記憶體元件，還包括：磊晶層，其形成在所述一個或多個通道結構中的每一個與所述半導體基底之間；蝕刻停止插塞，其設置於所述一個或多個通道結構中的每一個上；階梯結構，其設置於所述交替層中；以及一個或多個接觸層，其設置於所述一個或多個TAC、所述一個或多個通道結構以及一個或多個縫隙結構上。
  3. 如請求項1所述的3D記憶體元件，其中，所述介電結構鄰接所述TAC的側壁表面。
  4. 如請求項1或2所述的3D記憶體元件，其中，所述3D記憶體元件是NAND 3D記憶體元件。
  5. 如請求項1所述的3D記憶體元件，其中，所述交替堆疊層包括介電層和導體層的交替對。
  6. 如請求項5所述的3D記憶體元件，其中，所述介電層包括氧化矽。
  7. 如請求項1或3所述的3D記憶體元件，其中，所述介電結構包括氧化物。
  8. 如請求項1所述的3D記憶體元件，其中，所述介電結構在所述3D記憶體元件內界定了貫穿陣列接觸區域。
  9. 如請求項1所述的3D記憶體元件，其中，所述介電結構具有等於或小於所述隔離區域的覆蓋區。
  10. 一種用於形成3D記憶體元件的方法，所述方法包括：在基底上成形隔離結構；在所述基底上設置交替介電堆疊層，所述交替介電堆疊層包括第一介電層和第二介電層對，所述第二介電層與所述第一介電層不同；形成在所述交替介電堆疊層中垂直延伸的通道結構；在所述交替介電堆疊層中形成開口，其中，所述開口暴露所述隔離結構；利用介電層填充所述開口，以形成介電結構作為所述3D記憶體元件的貫穿陣列接觸(TAC)區域；去除所述介電結構和所述隔離結構的部分，直到暴露所述基底，以形成垂 直延伸通過所述介電結構和所述隔離結構的TAC開口；以及利用導體填充所述TAC開口，以在所述TAC區域中形成TAC結構，其中，所述TAC結構接觸所述基底。
  11. 如請求項10所述的方法，其中，在形成所述TAC開口之前，所述方法還包括：形成在所述交替介電堆疊層中垂直延伸的縫隙開口，其中，所述縫隙開口暴露所述基底的摻雜區域；利用導體層通過所述一個或多個縫隙開口替換所述第二介電層，以將所述交替介電堆疊層轉換成交替的介電/導體層堆疊層；以及利用導體填充所述一個或多個縫隙開口，以形成在所述交替的介電/導體層堆疊層中垂直延伸的一個或多個縫隙結構。
  12. 如請求項10所述的方法，其中，在形成所述通道結構之前，執行修剪蝕刻製程以在所述交替介電堆疊層中形成階梯結構。
  13. 如請求項10所述的方法，其中，利用所述介電層填充所述開口包括利用化學氣相沉積、電漿增強化學氣相沉積或物理氣相沉積製程來沉積所述介電層。
  14. 如請求項10所述的方法，其中，利用所述介電層填充所述開口包括形成氧化物。
  15. 如請求項10所述的方法，其中，所述第一介電層包括氧化物，並且 所述第二介電層包括氮化物。
  16. 一種三維(3D)記憶體元件，包括：具有隔離結構的基底；設置於所述基底上的交替的導體/介電堆疊層；介電結構，其在所述隔離結構上並且垂直延伸通過所述交替的導體/介電堆疊層，其中，所述介電結構鄰接所述交替的導體/介電堆疊層的一垂直的側壁表面，並且所述介電結構由介電材料形成；通道結構，其垂直延伸通過所述交替的導體/介電堆疊層；以及貫穿陣列接觸(TAC)，其垂直延伸通過所述介電結構和所述隔離結構。
  17. 如請求項16所述的3D記憶體元件，還包括：階梯結構，其設置於所述交替的導體/介電堆疊層中，其中，所述階梯結構包括層級，在每個層級上具有導體層；字元線接觸，其設置於所述階梯結構的每個導體層上；以及本地接觸，其設置於每個通道結構和縫隙結構上。
  18. 如請求項16所述的3D記憶體元件，其中，所述介電結構鄰接每個TAC的側壁。
  19. 如請求項16所述的3D記憶體元件，其中，所述介電結構包括所述3D記憶體元件的貫穿陣列接觸區域。
  20. 如請求項16所述的3D記憶體元件，還包括： 蝕刻停止插塞，其插入在每個本地接觸和每個通道結構之間；以及磊晶層，其設置在每個通道結構和所述基底之間。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7121141B2 (ja) 2018-05-03 2022-08-17 長江存儲科技有限責任公司 ３次元メモリデバイスのスルーアレイコンタクト（ｔａｃ）
US10804293B2 (en) * 2018-10-25 2020-10-13 Samsung Electronics Co., Ltd. Nonvolatile memory device, vertical NAND flash memory device and SSD device including the same
WO2020147119A1 (en) * 2019-01-18 2020-07-23 Yangtze Memory Technologies Co., Ltd. Source contact structure of three-dimensional memory devices and fabrication methods thereof
US10811058B2 (en) * 2019-02-06 2020-10-20 Sandisk Technologies Llc Bonded assembly containing memory die bonded to integrated peripheral and system die and methods for making the same
KR102635202B1 (ko) 2019-02-18 2024-02-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d nand의 페이지 또는 블록 크기 및 성능을 개선하기 위한 채널 홀 및 비트 라인 아키텍처 및 방법
JP2020150214A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
CN111755455A (zh) * 2019-07-16 2020-10-09 长江存储科技有限责任公司 在三维存储器件中的自对准触点和用于形成该自对准触点的方法
CN110416222B (zh) * 2019-07-17 2020-08-14 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
JP7254956B2 (ja) * 2019-08-02 2023-04-10 長江存儲科技有限責任公司 三次元メモリデバイスおよびその製作方法
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
JP2021114519A (ja) * 2020-01-17 2021-08-05 キオクシア株式会社 半導体記憶装置
JP2022528707A (ja) 2020-01-21 2022-06-15 長江存儲科技有限責任公司 ３次元メモリデバイスの相互接続構造
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
US11380705B2 (en) * 2020-02-07 2022-07-05 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
CN111512439B (zh) 2020-03-19 2021-08-31 长江存储科技有限责任公司 用于形成在三维存储器件中的接触结构的方法
US11081443B1 (en) 2020-03-24 2021-08-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
CN111758159B (zh) * 2020-05-25 2021-04-27 长江存储科技有限责任公司 存储器件及其形成方法
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
KR20210149031A (ko) 2020-05-27 2021-12-08 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d 메모리 디바이스
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
TWI793434B (zh) * 2020-07-07 2023-02-21 大陸商長江存儲科技有限責任公司 用於形成三維記憶體元件的方法
KR20220017027A (ko) 2020-08-03 2022-02-11 삼성전자주식회사 반도체 장치
US11289130B2 (en) 2020-08-20 2022-03-29 Macronix International Co., Ltd. Memory device
TWI719927B (zh) * 2020-08-20 2021-02-21 旺宏電子股份有限公司 記憶體裝置
WO2022041103A1 (en) * 2020-08-28 2022-03-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming thereof
WO2022052040A1 (en) * 2020-09-11 2022-03-17 Yangtze Memory Technologies Co., Ltd. Method of forming top select gate trenches
US11985823B2 (en) * 2020-10-02 2024-05-14 Micron Technology, Inc. Microelectronic devices with slit structures including metal plugs and related systems
WO2022073205A1 (en) * 2020-10-09 2022-04-14 Yangtze Memory Technologies Co., Ltd. Memory device and fabrication method thereof
CN112289739B (zh) * 2020-10-28 2021-09-24 长江存储科技有限责任公司 一种三维存储器及其接触插塞的制造方法
US11424184B2 (en) * 2020-11-19 2022-08-23 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
JP2022127522A (ja) * 2021-02-19 2022-08-31 キオクシア株式会社 半導体記憶装置
WO2022257063A1 (en) * 2021-06-10 2022-12-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
JP2022191841A (ja) * 2021-06-16 2022-12-28 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
CN113707663B (zh) * 2021-08-26 2024-04-05 长江存储科技有限责任公司 半导体结构、三维存储器及其制备方法
CN114678366A (zh) * 2022-03-24 2022-06-28 福建省晋华集成电路有限公司 三维存储器件及其制作方法
TWI809855B (zh) * 2022-05-05 2023-07-21 旺宏電子股份有限公司 記憶體元件、半導體元件及其製造方法
CN114908326A (zh) * 2022-05-06 2022-08-16 北京北方华创微电子装备有限公司 半导体工艺设备及形成叠层薄膜结构的方法
CN117979688A (zh) * 2022-10-25 2024-05-03 长鑫存储技术有限公司 一种半导体结构及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201419449A (zh) * 2012-08-31 2014-05-16 Micron Technology Inc 三維記憶體陣列架構
TW201606388A (zh) * 2014-07-11 2016-02-16 英特爾公司 用於三維電路裝置之供導電通道用的氧化鋁著陸層
US20160071861A1 (en) * 2014-09-05 2016-03-10 Sandisk Technologies Inc. 3d semicircular vertical nand string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
TW201721921A (zh) * 2015-12-15 2017-06-16 旺宏電子股份有限公司 三維記憶體元件
US20170186758A1 (en) * 2015-05-21 2017-06-29 Samsung Electronics Co., Ltd. 3-dimensional semiconductor memory device and operating method thereof
US20170358593A1 (en) * 2016-06-08 2017-12-14 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004064159A1 (ja) * 2003-01-15 2004-07-29 Fujitsu Limited 半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法
JP5279560B2 (ja) * 2009-03-11 2013-09-04 株式会社東芝 不揮発性半導体記憶装置
US8247895B2 (en) * 2010-01-08 2012-08-21 International Business Machines Corporation 4D device process and structure
JP2012146861A (ja) 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
JP2014027104A (ja) 2012-07-26 2014-02-06 Toshiba Corp 半導体装置及びその製造方法
KR102190350B1 (ko) 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR102374110B1 (ko) * 2014-08-22 2022-03-14 삼성전자주식회사 쉴딩 구조를 갖는 이미지 센서
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
CN105826323B (zh) * 2015-01-06 2018-11-09 旺宏电子股份有限公司 存储器元件及其制作方法
KR20160118114A (ko) * 2015-03-31 2016-10-11 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US9620512B1 (en) * 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9728548B2 (en) * 2015-11-16 2017-08-08 Micron Technology, Inc. Vertical memory blocks and related devices and methods
US9818693B2 (en) * 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US9659956B1 (en) * 2016-01-06 2017-05-23 Sandisk Technologies Llc Three-dimensional memory device containing source select gate electrodes with enhanced electrical isolation
US10121794B2 (en) * 2016-06-20 2018-11-06 Sandisk Technologies Llc Three-dimensional memory device having epitaxial germanium-containing vertical channel and method of making thereof
CN106920794B (zh) * 2017-03-08 2018-11-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
CN107887395B (zh) 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
JP7121141B2 (ja) 2018-05-03 2022-08-17 長江存儲科技有限責任公司 ３次元メモリデバイスのスルーアレイコンタクト（ｔａｃ）

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201419449A (zh) * 2012-08-31 2014-05-16 Micron Technology Inc 三維記憶體陣列架構
TW201606388A (zh) * 2014-07-11 2016-02-16 英特爾公司 用於三維電路裝置之供導電通道用的氧化鋁著陸層
US20160071861A1 (en) * 2014-09-05 2016-03-10 Sandisk Technologies Inc. 3d semicircular vertical nand string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US20170186758A1 (en) * 2015-05-21 2017-06-29 Samsung Electronics Co., Ltd. 3-dimensional semiconductor memory device and operating method thereof
TW201721921A (zh) * 2015-12-15 2017-06-16 旺宏電子股份有限公司 三維記憶體元件
US20170358593A1 (en) * 2016-06-08 2017-12-14 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof

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CN114551463A (zh) 2022-05-27
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KR102608123B1 (ko) 2023-11-29

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