本開示の特徴および利点は、同様の参照文字が全体を通して対応する要素を識別する図面と併せて解釈されるとき、以下に記載される発明を実施するための形態からより明らかになるであろう。図面において、同様の参照番号は、一般に、同一の、機能的に同様の、および/または構造的に同様の要素を示す。更に、一般に、参照番号の左端の数字は、参照番号が最初に表示される図面を識別する。特に明記しない限り、本開示全体にわたって提供される図面は、原寸に比例する図面として解釈されるべきではない。
〔詳細な説明〕
特定の構成および配置について説明しているが、これは例示の目的でのみ行われていることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。当業者には、本開示が様々な他の用途にも用いることができることが明らかであろう。
本明細書における「一実施形態(one embodiment)」、「一実施形態(an embodiment)」、「典型的な実施形態」、「いくつかの実施形態」などへの言及は、記載された実施形態が特定の特徴、構造、または特性を含み得ることを示すが、すべての実施形態が特定の特徴、構造、または特性を必ずしも含むとは限らないことに留意すべきである。更に、そのような語句は、必ずしも同じ実施形態を指すとは限らない。更に、特定の特徴、構造、または特性が実施形態に関連して説明されている場合、明示的に説明されているかどうかにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性に影響を与えることは、当業者の知識の範囲内である。
一般に、用語は、少なくとも一部は文脈での使用から理解できる。例えば、本明細書で使用する場合、「1つ以上」という用語は、少なくとも一部は文脈に応じて、任意の特徴、構造、もしくは特性を単数の意味で説明するために使用され得るか、または特徴、構造、もしくは特性の組み合わせを複数の意味で説明するために使用され得る。同様に、「a」、「an」、または「the」などの用語は、少なくとも一部は文脈に応じて、単数の用法を伝える、または複数の用法を伝えると理解することができる。
本開示における「上(on)」、「上方(above)」、および「上(over)」の意味は、「上(on)」が何かの「直接上(directly on)」を意味するだけでなく、中間フィーチャまたはその間の層がある何かの「上(on)」の意味も含み、「上方(above)」または「上(over)」が何かの「上方(above)」または「上(over)」の意味を意味するだけでなく、中間フィーチャまたはその間の層がない何かの「上方(above)」または「上(over)」(すなわち、何かの直接上)の意味も含むように、最も広い意味で解釈されるべきであることが容易に理解されるべきである。
更に、「下(beneath)」、「下方(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」などの空間的に相対的な用語は、説明を容易にするために本明細書で使用されて、図に示されるように、ある要素または特徴と別の要素または特徴との関係を説明することができる。空間的に相対的な用語は、図に示されている向きに加えて、使用中または動作中のデバイスの様々な向きを包含することが意図されている。装置は他の方向に向けられてもよく(90度または他の向きに回転され)、本明細書で使用される空間的に相対的な記述子は同様にそれに応じて解釈されてもよい。
本明細書で使用する場合、「基板」という用語は、後続の材料層が上に追加されるか、または他の方法で「配置される」材料を指す。基板自体をパターン化することができる。基板の上に(例えば、上部に)配置された材料は、パターン化することも、パターン化せずに残すこともできる。更に、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウエハなどの非導電性材料から作ることができる。
本明細書で使用する場合、「層」という用語は、厚みのある領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができ、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。更に、層は、連続構造の厚さよりも薄い厚さを有する均一または不均一な連続構造の領域であり得る。例えば、層は、連続構造の上面と底面との間、または上面および底面にある任意の一対の水平面の間に配置することができる。本明細書で使用する場合、構造、層、または要素の「上面」または「前面」という用語は、後続の要素または構造がその上に形成され得る表面を指す。逆に、本明細書で使用する場合、「底面」または「裏面」という用語は、上面とは反対側の構造、層、または要素の側を指す。「上面」または「前面」および「底面」または「背面」という用語は、単に説明の目的で使用されており、要素、層、または構造の向きを限定するものではないことに留意されたい。層は、水平方向、垂直方向、および/またはテーパー面に沿って延在し得る。基材は、層であり得、その中に1つ以上の層を含み得、ならびに/またはその上、その上方、および/もしくはその下方に1つ以上の層を有し得る。層は複数の層を含んでもよい。例えば、相互接続層は、(コンタクト、相互接続ライン、および/またはビアが形成される)1つ以上の導体およびコンタクト層と、1つ以上の誘電体層とを含むことができる。
本明細書で使用する場合、「公称、名目上(nominal/nominally)」という用語は、製品またはプロセスの設計フェーズ中に設定される、構成要素またはプロセス動作の特性またはパラメータの所望の、または目標の値を指し、所望の値より上および/または下の値の範囲を伴う。値の範囲は、生産プロセスまたは許容誤差のわずかな変動が原因である可能性がある。本明細書で使用する場合、「約(about)」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化する可能性がある所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の10~30%(例えば、値の±10%、±20%、または±30%)以内で変化する所与の量の値を示すことができる。
本明細書で使用する場合、「3Dメモリデバイス」という用語は、横向きの基板上にメモリセルトランジスタの縦向きのストリング(本明細書ではNANDストリングなどの「メモリストリング」と呼ばれる)を有する半導体デバイスを指し、メモリストリングは、基板に対して垂直方向に延在する。本明細書で使用する場合、「垂直(vertical/vertically)」という用語は、基板の側面に名目上垂直であることを意味する。
本開示による様々な実施形態は、メモリアレイ(本明細書では「アレイデバイス」とも呼ばれる)用の相互接続構造を有する3Dメモリデバイスを提供する。相互接続構造により、様々なメモリアレイ構造(例えば、NANDストリング、ゲートラインスリット、ワードラインなど)へのコンタクトを限られた数のステップ(例えば、1ステップまたは2ステップ)で製造できるため、プロセスの複雑さと生産コストを低減することができる。いくつかの実施形態では、本明細書で開示される相互接続構造は、上部相互接続層にビットラインを含み、これは、アレイデバイスおよび周辺デバイスが異なる基板上に形成され、続いて、「対面」構成でハイブリッド結合によって接合される3Dメモリアーキテクチャに適している。
更に、本明細書で開示される相互接続構造は、積み重ねられたアレイデバイスと(例えば、電力バスおよび金属ルーティングのための)周辺デバイスとの間に垂直相互接続を提供するTAC構造を含むことができるため、金属レベルを低下させ、ダイサイズを縮小することができる。いくつかの実施形態では、相互接続構造の一部としてのTAC構造は、「単一材料」誘電体構造(例えば、交互誘電体層のスタックではなく単一の誘電体で作られた誘電体構造)内に形成される。いくつかの実施形態によれば、単一材料誘電体構造にTAC構造を形成することは、交互誘電体層のスタックにTAC構造を形成することと比較して、エッチング能力およびコストの観点から有利である。
いくつかの実施形態によれば、図1A~図1Cは、BLおよびWLとラベル付けされたそれぞれの軸によって示される、ビットライン(BL)およびワードライン(WL)方向に沿った3Dメモリデバイスの様々な例示的な領域の平面図である。例えば、図1Aは、3Dメモリデバイスの例示的なWL TAC領域102の平面図である。TAC領域102は、NANDストリング領域110、TAC領域120、および上部選択ゲート(TSG)階段領域130を含む。NANDストリング領域110は、それぞれが複数の積み重ねられたメモリセルを含むNANDストリング112のアレイを含むことができる。TSG階段領域130は、NANDストリング領域110の側部に配置され、平面図においてTAC領域120に隣接することができる。TSG階段領域130は、2つ以上のレベルを有する階段構造上に形成されたTSGコンタクト132のアレイを含むことができる。TSGコンタクト132は、図1Aには示されていない相互接続コンタクトのネットワークを介して、NANDストリング領域110内のNANDストリング112の上部選択ゲートに電気的に接触することができる。
いくつかの実施形態では、TAC領域120は、3DメモリデバイスのWL方向において2つのTSG階段領域130の間にある。TAC領域120は、単一材料の誘電体構造124によって定義することができる。多数のTAC構造126は、誘電体構造124のTAC領域120内に形成することができる。いくつかの実施形態では、ダミー(例えば、電気的に機能しない)チャネル構造122は、TAC領域120の外側に形成されて、メモリアレイ構造に機械的支持を提供する。限定ではなく例として、ダミーチャネル構造122は、例えば、TSG階段領域130に隣接するNANDストリング領域110の縁に沿って、TAC領域120の外側の任意の領域に形成することができる。図1Aに示すように、WL TAC領域102はまた、それぞれがWL方向に延在する複数のスリット構造114を含むこともできる。少なくともいくつかのスリット構造114は、NANDストリング領域110内のNANDストリング112のアレイのための共通ソースコンタクトとして機能することができる。いくつかの実施形態によれば、スリット構造114は、3Dメモリデバイスを多数のメモリブロックに分割することができる。
図1Bは、NANDストリング領域110およびTAC領域120を含む、3Dメモリデバイスの例示的なビットライン(BL)TAC領域104の平面図である。NANDストリング領域110は、それぞれが複数の積み重ねられたメモリセルを含むNANDストリング112のアレイを含むことができる。いくつかの実施形態では、TAC領域120は、3Dメモリデバイスのビットライン方向において2つのNANDストリング領域110の間に配置される(図1A~図1Cで「BL」とラベル付けされる)。TAC領域120は、単一材料の誘電体構造124によって定義することができる。図1Bに示すように、誘電体構造124内のTAC領域120に2つ以上のTAC構造126を形成することができる。更に、BL TAC領域104はまた、それぞれがWL方向に延在するスリット構造114を含むこともできる。少なくともいくつかのスリット構造114は、NANDストリング領域110内のNANDストリング112のアレイのための共通ソースコンタクトとして機能することができる。スリット構造114はまた、3Dメモリデバイスを多数のメモリブロックに分割することができる。いくつかの実施形態では、ダミー(例えば、電気的に機能しない)チャネル構造122は、NANDストリング領域110の一部、例えば、ビットライン方向でTAC領域120に隣接するメモリエリアに形成される。
図1Cは、NANDストリング領域110、階段領域140、およびTAC領域120を含む、3Dメモリデバイスの例示的な階段TAC領域106の平面図である。NANDストリング領域110は、それぞれが複数の積み重ねられたメモリセルを含むNANDストリング112のアレイを含むことができる。階段領域140は、階段構造と、階段構造上に形成されたWLコンタクト142のアレイと、を含むことができる。いくつかの実施形態では、TAC領域120は、階段領域140に形成することができる。TAC領域120は、単一材料の誘電体構造124によって定義される。多数のTAC構造126は、単一材料の誘電体構造124のTAC領域120内に形成することができる。図1Cに示すように、階段TAC領域106はまた、それぞれがWL方向に延在するスリット構造114を含むこともできる。少なくともいくつかのスリット構造114は、NANDストリング領域110内のNANDストリング112のアレイのための共通ソースコンタクトとして機能することができる。スリット構造114はまた、メモリデバイスを多数のメモリブロックに分割することができる。いくつかの実施形態では、ダミー(例えば、電気的に機能しない)チャネル構造が、TAC領域120の外側の階段領域140に形成される(図1Cには示されていない)。
図2は、本開示のいくつかの実施形態による、例示的な3Dメモリデバイス200の断面図である。3Dメモリデバイス200は基板202を含むことができる。基板202は、単結晶シリコン(Si)、または別の元素半導体、例えば、(i)ゲルマニウム(Ge);(ii)シリコンゲルマニウム(SiGe)、炭化シリコン(SiC)、ヒ化ガリウム(GaAs)、リン化ガリウム(GaP)、リン化インジウム(InP)、ヒ化インジウム(InAs)、および/もしくはアンチモン化インジウム(InSb)を含む化合物半導体;(iii)ヒ化リン化ガリウム(GaAsP)、ヒ化アルミニウムインジウム(AlInAs)、ヒ化アルミニウムガリウム(AlGaAs)、ヒ化ガリウムインジウム(GaInAs)、リン化ガリウムインジウム(GaInP)、および/もしくはヒ化リン化ガリウムインジウム(GaInAsP);もしくは(iv)それらの組み合わせを含むことができる。更に、基板202は、シリコンオンインシュレータ(SOI)またはゲルマニウムオンインシュレータ(GOI)などの「半導体オンインシュレータ」ウェハであり得る。例示の目的で、基板202は、単結晶Si(例えば、Siウェハ)との関連で説明される。本明細書の開示に基づいて、上記で論じたように、他の材料を使用することができる。これらの材料は、本開示の精神および範囲内にある。いくつかの実施形態では、基板202は、薄くされた基板であり得、これは、研削、ウェットおよび/またはドライエッチング、化学機械平坦化(CMP)、またはそれらの組み合わせによって薄くされた。
3Dメモリデバイス200は、基板202の上方(基板202の上面)にアレイデバイスを含むことができる。3Dメモリデバイス200内の様々なコンポーネント間の空間関係を更に示すために、x、y、およびz軸が図2に追加されていることに留意されたい。基板202は、x方向(横方向)およびy方向に横方向に延在する2つの水平面(例えば、上面および底面)を含む。本明細書で使用する場合、あるコンポーネント(例えば、層またはデバイス)が、半導体デバイス(例えば、3Dメモリデバイス200)の別のコンポーネント(例えば、層またはデバイス)の「上(on)」、「上方(above)」、または「下方(below)」であるかどうかは、基板を半導体デバイスのz方向の最も低い面に位置付ける場合、基板202に対してz方向(垂直方向)に決定される。空間関係を説明するために同じ概念が本開示全体にわたって適用される。更に、y方向は図2のページを指している。
限定ではなく例として、3Dメモリデバイス200は、非モノリシック3Dメモリデバイスの一部であり得、そのコンポーネント(例えば、周辺デバイスおよびアレイデバイス)は、異なる基板上に独立して製造され、次いで「対面」構成で結合され得る。いくつかの実施形態では、アレイデバイス基板(例えば、基板202)は、結合された非モノリシック3Dメモリデバイスの基板として残り、周辺デバイス(例えば、ページバッファ、デコーダ、およびラッチなどの3Dメモリデバイス200の動作を容易にするために使用される任意の適切なデジタル、アナログ、および/または混合信号周辺回路;図2には示されていない)は、ハイブリッド結合の前に3Dメモリデバイス200に面するように位置付ける。あるいは、いくつかの実施形態では、3Dメモリデバイス200は、ハイブリッド結合の前に、周辺デバイス(明確にするために図2には示されていない)に面するように位置付ける。アレイデバイス基板(例えば、基板202)は、薄くされた基板であり得、非モノリシック3Dメモリデバイスの配線(BEOL)相互接続は、薄くされたアレイデバイス基板202の裏面(例えば、底面)上に形成され得る。
いくつかの実施形態では、3Dメモリデバイス200は、周辺デバイスに対するその相対位置(例えば、上または下)に関係なく、非モノリシック3Dメモリデバイスの一部であり得る。参照を容易にするために、図2は、基板202が非モノリシック3Dメモリデバイスの基板または非モノリシック3DメモリデバイスのBEOL相互接続層が形成された薄くされた基板であるかどうかに関係なく、基板202(アレイデバイス基板)がxy平面においてアレイデバイスの下に位置付けられた3Dメモリデバイス200の状態を示す。
いくつかの実施形態では、3Dメモリデバイス200は、メモリセルが基板202の上方に垂直に延在するNANDストリング204のアレイの形で提供されるNANDフラッシュメモリデバイスである。アレイデバイスは、複数の導体層206および誘電体層208のペアを通って延在する複数のNANDストリング204を含むことができる。複数の導体/誘電体層ペアは、本明細書では「交互導体/誘電体スタック」210とも呼ばれる。いくつかの実施形態では、交互導体/誘電体スタック210内の導体/誘電体層ペアの数(例えば、32、64、または96)は、3Dメモリデバイス200内のメモリセルの数を定義する。交互導体/誘電体スタック210内の導体層206および誘電体層208は、垂直方向に(例えば、z軸に沿って)交互になっている。言い換えれば、交互導体/誘電体スタック210の上部または底部の層を除いて、各導体層206は、両側で2つの誘電体層208によって隣り合うことができるか、または各誘電体層208は、両側で2つの導体層206によって隣り合うことができる。導体層206は、各々が同じ厚さまたは異なる厚さを有することができる。同様に、誘電体層208は、各々が同じ厚さまたは異なる厚さを有することができる。限定ではなく例として、各導体層206の厚さは約25nmから約40nmの範囲とすることができ、各誘電体層208の厚さは約20nmから約35nmの範囲とすることができる。
限定ではなく例として、導体層206は、タングステン(W)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、ドープされた多結晶Si(ポリシリコン)、ドープされた単結晶Si、シリサイド、またはそれらの任意の組み合わせなどの導電性材料を含むことができる。誘電体層208は、酸化シリコン(SixOy、以降は「SiO2」)、窒化シリコン(SixNy、以降は「SiN」)、酸窒化シリコン(SiON)、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、導体層206は、Wなどの金属層を含み、誘電体層208は、SiO2を含む。
図2に示すように、横方向の(例えば、x軸に沿った)少なくとも一方の側で、交互導体/誘電体スタック210は、階段構造212を含むことができる。階段構造212の各「レベル」または「ステップ」214は、互いに積み重ねられた上部に1つまたは複数の導体/誘電体層ペアを含むことができる。各導体/誘電体層のペアは、それぞれ導体層206および誘電体層208を含む。階段構造212の各レベル214の最上層は、垂直方向(例えば、z軸に沿う)の相互接続に利用可能な導体層206である。いくつかの実施形態では、階段構造212のレベル214は、同じ高さを有する。更に、階段構造212の隣接するレベル214は、x方向に名目上同じ距離だけ互いにオフセットされている。より具体的には、階段構造212の2つの隣接するレベル214ごとに、基板202に近い第1のレベルは、第2のレベルよりも横方向に更に延在することができるため、垂直方向(例えば、z軸に沿う)の相互接続用に第1のレベルに「着地エリア」または「接続点」を形成する。
図2に示すように、各NANDストリング204は、交互導体/誘電体スタック210を通って延在するチャネル構造216を含む。チャネル構造216は、半導体材料(例えば、半導体チャネル218として)および誘電体材料(例えば、メモリフィルム220として)で充填される。いくつかの実施形態では、半導体チャネル218は、アモルファスSi、ポリシリコン、単結晶SiなどのSiなどを含む。いくつかの実施形態では、メモリフィルム220は、トンネル層、記憶層(「電荷トラップ/記憶層」としても知られる)、およびブロッキング層を含む複合層スタックである。各NANDストリング204は、円筒形状(例えば、柱形状)を有することができる。いくつかの実施形態によれば、半導体チャネル218、トンネル層、記憶層、およびブロッキング層は、この順序で中心から柱の外面に向かう方向に沿って配置される。トンネル層は、SiO2、SiN、またはそれらの任意の組み合わせを含むことができる。記憶層は、SiN、SiON、シリコン、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、SiO2、SiN、高比誘電率(high-k)誘電体(例えば、比誘電率が3.9超)、またはそれらの任意の組み合わせを含むことができる。
いくつかの実施形態では、NANDストリング204は、複数の制御ゲート(各々がWLの一部である)を含む。交互導体/誘電体スタック210内の導体層206は、NANDストリング204内のメモリセルの制御ゲートとして作用することができる。更に、各導体層206は、階段構造212で終了するWLとして横方向に(例えば、xy平面に沿って)延在することができる、多数のNANDストリング204の制御ゲートとして作用することができる。
いくつかの実施形態では、各NANDストリング204は、図2に示すように、NANDストリング204の底部および上部それぞれにエピタキシャル層222およびエッチング停止プラグ224を含む。各NANDストリング204について、エピタキシャル層222は、本明細書では「エピタキシャルプラグ」と呼ばれる。エピタキシャルプラグ222およびエッチング停止プラグ224のそれぞれは、チャネル構造216のそれぞれの端部と接触することができる。エピタキシャルプラグ222は、例えば、基板202からエピタキシャル成長した半導体材料(例えば、単結晶Si)を含むことができる。エッチング停止プラグ224は、半導体材料(例えば、ポリシリコン)または導体材料(例えば、金属)を含むことができる。いくつかの実施形態では、エッチング停止プラグ224は、チタン/窒化チタンスタック(バリア層および接着層)およびW(導体)で充填された開口部を含む。その名前が示唆するように、エッチング停止プラグ224は、後続のエッチング動作中に、SiO2およびSiNなどのチャネル構造216内の誘電体のエッチングを防止するエッチング停止層である。いくつかの実施形態では、エッチング停止プラグ224は、NANDストリング204のドレインとして作用する。
いくつかの実施形態では、アレイデバイスは、スリット構造226を更に含む。各スリット構造226は、交互導体/誘電体スタック210を通って垂直に(例えば、z軸に沿って)延在することができる。スリット構造226はまた、y軸に沿って延在して、図1A~図1Cについて前述したように、交互導体/誘電体スタック210を多数のブロックに分離する。スリット構造226は、W、Co、Cu、Al、シリサイド、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料で充填される。スリット構造226は更に、スリット構造226内の導体と交互導体/誘電体スタック210との間に挿入され、交互導体/誘電体スタック210の周囲の導体層からスリット構造内の導体材料を電気的に絶縁する誘電体層を含む。いくつかの実施形態では、スリット構造226は、同じメモリブロックに配置されたNANDストリング204のソースコンタクトとして作用する。その結果、スリット構造226は、メモリブロック内の多数のNANDストリング204の「共通ソースコンタクト」として機能することができる。
いくつかの実施形態では、基板202は、所望のドーピングレベルでp型またはn型ドーパントを有するドープされた領域228を含む。図2に示すように、各ドープされた領域228は、それぞれのスリット構造226と接触している。いくつかの実施形態では、スリット構造226は、ドープされた領域228を介してNANDストリング204に電気的に結合される。
NANDストリング204およびスリット構造226は、交互導体/誘電体スタック210の上に配置される誘電体層230に部分的に形成されることに留意しなければならない。いくつかの実施形態では、誘電体層230は、交互誘電体層のスタックであるのではなく、単一誘電体材料で作られた層スタックとすることができる。限定ではなく例として、誘電体層230はSiO2などの酸化物層である。言い換えれば、誘電体層230は誘電体層208と同じであり得る。更に、図2に示すように、誘電体層230は階段構造212上に延在する。
図2に示すように、誘電体導体/誘電体スタック210は、x方向に沿って(および図2には示されていないy方向に沿って)単一材料誘電体構造232(以降は「誘電体構造232」)によって「中断」される。いくつかの実施形態では、誘電体構造232は、TAC領域120の境界、形状、およびサイズを定義する(例えば、図1A~図1Cに示される)。その結果、図1A~図1Cの平面図に示すように、誘電体構造232は、導体/誘電体スタック210によって取り囲まれ得る。更に、誘電体構造232は、xy平面に延在し、誘電体層230と同一平面にあることができる(例えば、誘電体構造232および誘電体層230の上面は、面一である)。いくつかの実施形態では、誘電体構造232は、下にある分離構造または領域233(以降は「浅いトレンチ分離(STI)構造233)」の少なくとも一部と整列するか、または覆うように形成される。STI構造233は例示的なものであり、限定的なものではないことに留意されたい。したがって、他の分離構造を使用することができる。更に、誘電体構造232はSTI構造233と接触している。限定ではなく例として、STI構造233は、基板202の上部に形成され、例えば、SiO2を含むがこれに限定されない誘電体材料で充填される。いくつかの実施形態では、誘電体構造232のフットプリントは、STI構造233のフットプリントよりも小さいかまたは等しい。例えば、いくつかの実施形態では、誘電体構造232は、STI構造233の一部のみを覆うことができる。
いくつかの実施形態では、誘電体構造232は、誘電体層230および/または誘電体層208と同じ材料を含む。例えば、誘電体構造232はSiO2を含むことができる。しかし、これは限定的ではなく、したがって、誘電体構造232は、誘電体層208または誘電体層230とは異なる材料を含むことができる。いくつかの実施形態では、誘電体構造232は、異なる形状を有することができる。例えば、図1A~図1Cの平面図に示すように、TAC領域120は、長方形または正方形の形状を有することができる。しかし、これらの形状は限定的ではなく、誘電体構造232は、設計レイアウトに従って任意の形状を有することができる。更に、誘電体構造232のような多数の誘電体構造が、基板202にわたって可能である。
図2に示すように、3Dメモリデバイス200は、誘電体構造232を通って垂直に延在するTAC234を更に含む。いくつかの実施形態によれば、誘電体構造232を通るエッチングは、同じ全体の厚さを有する交互層のスタックを通るエッチングと比較して有利であり得る(例えば、より少ないエッチング動作を含む)。例えば、約6μm以上の厚さを有する交互層スタックでのTAC234の形成(例えば、64層3Dメモリデバイスの場合)は、多数のエッチングおよび充填動作を必要とするため、製造コストが増加する。各TAC234は、誘電体構造232の厚さ全体を通して延在することができ、基板202内のSTI構造233の少なくとも一部を通して延在することができる。
TAC234は、電力バスの一部などの短い相互接続ルーティングで、3Dメモリデバイス200との間で電気信号を運ぶことができる。いくつかの実施形態では、TAC234は、3Dメモリデバイス200と周辺デバイス(例えば、CMOSチップ上;図2には示されていない)との間および/またはBEOL相互接続(図2には示されていない)と周辺デバイスとの間に電気接続を提供することができる。各TAC234は、W、Co、Cu、Al、ドープされたSi、シリサイド、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料で充填される。TAC234は誘電体構造232に埋め込まれるので、導体材料を絶縁するために追加の誘電体層が必要とされない。
いくつかの実施形態では、3Dメモリデバイス200は、NANDストリング204、スリット構造226、および階段構造212の導体層またはWL206などの、本明細書で開示される様々なメモリアレイ構造と物理的および電気的に接触する複数の「ローカルコンタクト」を含む。コンタクトは、メモリアレイ構造と直接接触しているため、更には誘電体層230内に形成されているため、本明細書では「ローカルコンタクト」と呼ばれる。図2に示すように、ローカルコンタクトは、NANDストリングコンタクト236、スリット構造コンタクト238、およびWLコンタクト240を含むことができる。いくつかの実施形態では、TAC234はまた、ローカルコンタクトと見なされる。本明細書で使用する場合、「コンタクト」という用語は、垂直相互接続アクセス(ビア)ラインおよび横方向ライン(相互接続ライン)を含む任意の好適な種類の相互接続を広く含むことができる。
いくつかの実施形態では、各ローカルコンタクトは、例えば、ローカルコンタクトが形成される誘電体層230(およびTAC234の誘電体構造232)の上面で、互いに同一平面にある。各ローカルコンタクトの下端部は、それぞれのメモリアレイ構造と直接接触することができる。例えば、NANDストリングコンタクト236の下端部は、NANDストリング204のエッチング停止プラグ224と接触することができ、スリット構造コンタクト238の下端部は、スリット構造226の上端部と接触することができる。各WLコンタクト240の下端部は、階段構造212のそれぞれのレベルの上部導体層またはWL206と接触することができる。各ローカルコンタクトは、W、Co、Cu、Al、シリサイド、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料で充填される。以下に詳細に説明されるように、ローカルコンタクトの一部またはすべてを単一のコンタクト形成プロセスで同時に形成することができる。
図2に示すように、ローカルコンタクトに加えて、3Dメモリデバイス200は、その相互接続構造の一部として、コンタクト層242および相互接続層244を更に含むことができる。コンタクト層242は、誘電体層と、誘電体層内の複数のコンタクト246(例えば、ビア)と、を含むことができる。相互接続層244は、コンタクト層242上に形成することができ、別の誘電体層と、誘電体層内の複数の相互接続コンタクト248(例えば、相互接続ライン)と、を含むことができる。ローカルコンタクト、コンタクト層242内のコンタクト246、および相互接続層244内の相互接続コンタクト248は、本明細書では集合的に3Dメモリデバイス200の相互接続構造と呼ぶことができる。
いくつかの実施形態では、各コンタクト246は、W、Co、Cu、Al、シリサイド、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料で充填することができる。以下に詳細に説明されるように、コンタクト246すべてを単一のコンタクト形成プロセスで同時に形成することができる。
いくつかの実施形態では、各相互接続コンタクト248は、W、Co、Cu、Al、シリサイド、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料で充填することができる。以下に詳細に説明されるように、相互接続コンタクト248すべてを単一のコンタクト形成プロセスで同時に形成することができる。
いくつかの実施形態では、相互接続層244内の相互接続コンタクト248は、対応するコンタクト246およびNANDストリングコンタクト236によって、それぞれNANDストリング204に電気的に接続されるビットライン250を含むことができる。ビットライン250を使用して、対応するNANDストリング204を個別にアドレス指定することができる。相互接続コンタクト248は、スリット構造226(ソースコンタクト)に電気的に接続されるソースラインを更に含むことができる。更に、相互接続ラインは、それぞれのコンタクト246およびWLコンタクト240を介して、階段構造212内のTAC234およびWL206に電気的に接続することができる。3Dメモリデバイス200内の相互接続層の数は、図2の例によって限定されないことを理解されたい。コンタクトを有する1つまたは複数の追加の相互接続層を形成して、3Dメモリデバイス200の構造の相互接続ネットワークを提供することができる。
図3は、本開示のいくつかの実施形態による、3Dメモリデバイス200と同様の3Dメモリデバイスを形成する例示的な方法300のフロー図である。図4~図13は、方法300を使用して3Dメモリデバイスを形成するための例示的な製造プロセスを説明するために使用される。限定ではなく例として、方法300で製造された3Dメモリデバイスは、図2に示されている3Dメモリデバイス200とすることができる。方法300に示されている動作は網羅的ではなく、他の動作が、動作のいずれかの前、後、または間に実行できることを理解されたい。例えば、他の動作としては、ウェットクリーン動作、ドライエッチング動作、フォトリソグラフィ動作などがあげられ得る。更に、方法300における動作のシーケンスは限定的ではなく、いくつかの動作は、同時にまたは異なる順序で実行されてもよい。
図3および図4を参照すると、方法300は、基板202上に交互誘電体スタック400を配置または他の方法で堆積させる動作302で始まる。例示の目的で、方法300の基板202は、単結晶Siとの関連で説明される。本明細書の開示に基づいて、上記で論じたように、他の材料を使用することができる。これらの材料は、本開示の精神および範囲内にある。複数の第1の誘電体層208および第2の誘電体層402のペアを基板202上に形成して、交互誘電体スタック400を形成することができる。いくつかの実施形態では、各誘電体層ペアは、SiO2層およびSiN層を含む。例えば、第1の誘電体層208は、SiO2(図2の交互導体/誘電体スタック210の誘電体層230と同じ)で作ることができ、第2の誘電体層402は、SiNで作ることができる。交互誘電体スタック400は、化学蒸着(CVD)、プラズマ促進CVD(PECVD)、物理蒸着(PVD)、原子層堆積(ALD)、プラズマ促進ALD(PEALD)、またはそれらの任意の組み合わせを含むがこれらに限定されない1つまたは複数の薄膜堆積プロセスによって形成され得る。限定ではなく例として、誘電体スタック400の高さは、約4μm~約30μmの範囲とすることができる。いくつかの実施形態では、第2の誘電体層402は、後続の動作で導体と置き換えられる犠牲層であり得、それにより、交互誘電体スタック400は、図2の交互導体/誘電体スタック210と同様に、交互導体/誘電体スタックに変換され得る。
いくつかの実施形態によれば、基板202は、図4に示されているSTI構造233のような分離領域または構造を含む。図4のSTI構造233は、基板202の上部に形成することができる。例として、STI構造233は、交互誘電体スタック400を形成する前に形成することができる。STI構造は、例えばSiO2などの誘電体材料で充填することができる。
方法300は、動作304に続き、図3に示されるように、階段構造(図2の階段構造212のような)が、交互誘電体スタック400の一部から形成される。いくつかの実施形態では、交互誘電体スタック400の少なくとも一方の側(横方向、x方向)で「トリムエッチング」プロセスを使用して、多数のレベル(例えば、ステップ)を有する階段構造を形成することができる。限定ではなく例として、トリムエッチングプロセスは、各サイクルが1つまたは複数のフォトリソグラフィ動作とそれに続くエッチング動作とを含むマルチサイクルプロセスとすることができる。フォトリソグラフィ動作の間、パターン化されたフォトレジスト(PR)層は、誘電体スタック400の一部をマスクする。後続の第1のエッチングプロセスは、誘電体スタック400の露出部分から所定数の誘電体ペアを取り除いて、誘電体スタック400に第1のステップ(例えば、第1のレベル)を形成する。次いで、PRを横方向にトリミングして(例えば、x方向に引っ込める)、誘電体スタック400の追加の部分を露出させる。後続の第2のエッチングは、新たに露出された誘電体スタック400および第1のステップから所定数の誘電体ペアを取り除く。したがって、誘電体スタック400に第2のステップ(例えば、第2のレベル)が形成される。このステップ形成プロセスは、誘電体スタック400内に所望の数のステップが形成されて階段構造が完成するまで、この手法(例えば、PRトリミングとそれに続くエッチング動作)で継続する。このプロセスの結果として、各レベルは、第1の誘電体層208と第2の誘電体層402とが交互になっている所望の数の誘電体層ペアを含むことができる。階段構造の形成後、PR層はウェットエッチングプロセスで取り除かれる(ストリップされる)。図5は、方法300の動作304の説明に従って、交互誘電体スタック400から作られた、得られる階段構造500を示す。
いくつかの実施形態では、動作304で使用されるエッチングプロセスは、誘電体層208および402の両方に単一のエッチングガス化学物質を使用するドライエッチングプロセスであり得る。あるいは、動作304で使用されるエッチングプロセスは、各誘電体層に対して異なるエッチング化学物質を使用することができる。更に、エッチング化学物質の選択性に応じて、エッチングプロセスは、時限、エンドポイント、またはそれらの組み合わせであることができる。
階段構造の形成後、誘電体層230は、階段構造500および誘電体スタック400の上に堆積される。いくつかの実施形態では、図5に示すように、CMPまたはドライエッチングプロセスを使用して、誘電体層230の上面を平坦化することができる。限定ではなく例として、誘電体層230は、PECVD、CVD、または別の好適な堆積プロセスによって堆積されたSiO2であり得る。交互誘電体スタック400上の誘電体層230の厚さは、約10~約1000nmの範囲であり得る。いくつかの実施形態では、誘電体層230は、誘電体スタック400の誘電体層208と同じ、例えば、SiO2である。
方法300は、動作306に続き、図3に示されるように、チャネル構造を基板202上に形成することができる。しかしながら、これは限定的ではなく、追加のチャネル構造を形成することができる。前述したように、各チャネル構造は、交互誘電体スタック400を通って垂直に延在することができる。各チャネル構造の製造は、基板202がチャネルホールを通して露出されるまで、誘電体層230および交互誘電体スタック400を通してチャネルホールをエッチングすることから始まる。図6に示すように、チャネルホールを充填する前に、基板202からチャネルホールを通してエピタキシャルプラグ222を成長させることができる。限定ではなく例として、エピタキシャルプラグ222は単結晶Siとすることができる。エピタキシャルプラグ222の高さは、エピタキシャル成長プロセス条件によって制御することができる。続いて、チャネルホールを充填することにより、チャネル構造216をエピタキシャルプラグ222上に形成することができる。
限定ではなく例として、ドライエッチングプロセスを使用して、チャネルホールを形成することができる。いくつかの実施形態では、チャネル構造216の製造プロセスは、メモリフィルム220を半導体チャネル218と交互誘電体スタック400の誘電体層ペア402および402との間に挿入できるように、メモリフィルム220および半導体チャネル218を堆積することを更に含む。半導体チャネル218は、ポリシリコンなどの半導体材料を含むことができる。メモリフィルム220は、トンネル層、記憶層、およびブロッキング層(図6には個別に示されていない)の組み合わせを含む誘電体層の複合スタックであり得る。
限定ではなく例として、トンネル層は、SiO2、SiN、SiON、またはそれらの組み合わせなどの誘電体材料を含むことができる。半導体チャネルからの電子または正孔は、トンネル層を通って記憶層にトンネルすることができる。記憶層は、電荷を蓄積するための材料を含むことができる。記憶層材料としては、SiN、SiON、SiO2とSiNとの組み合わせ、またはそれらの組み合わせが挙げられるが、これらに限定されない。ブロッキング層は、SiO2などの単一誘電体材料、またはSiO2/SiN/SiO2(ONO)などの誘電体材料のスタックを含むことができる。ブロッキング層は、酸化アルミニウム(Al2O3)などのhigh-k誘電体を更に含むことができる。半導体チャネル218およびメモリフィルム220は、ALD、CVD、PEALD、PECVD、任意の他の好適な堆積プロセス、またはそれらの組み合わせなどの1つまたは複数の薄膜堆積プロセスによって形成することができる。
いくつかの実施形態では、ダミーチャネル構造(図4~図13には示されていない;例えば、図1A~図1Bのダミーチャネル構造122)は、チャネル構造216と同時に形成される。ダミーチャネル構造は、交互層スタックを通って垂直に延在することができ、チャネル構造216と同じ材料で充填することができる。ただし、ローカルコンタクトは、3Dメモリデバイスの他のコンポーネントとの電気的接続を提供するためのダミーチャネル構造には形成されない。したがって、ダミーチャネル構造は、3Dメモリデバイス内にメモリセルを形成するために使用することができず、すなわち、それらは、電気的に機能しないか、またはそうでなければ動作しない。いくつかの実施形態では、ダミーチャネル構造は、構造要素として使用される。
図3を参照すると、方法300は、動作308に続き、交互誘電体層スタックにおいて開口部を形成する。図6に示すように、開口部の形成は、基板202のSTI構造233が(例えば、誘電体層230および誘電体スタック400のエッチングされた部分を通して)露出されるまで、誘電体層230および誘電体スタック400の一部をエッチングすることを含む。言い換えれば、開口部は、STI構造233と整列するように形成することができる。いくつかの実施形態では、開口部は、STI構造233を超えるエリアを露出することができない。例えば、開口部は、STI構造233および基板202の一部を露出させることができない。しかし、開口部は、STI構造233の一部を露出させることができる。これは、フォトリソグラフィとエッチング法(パターニング)により実現できる。例えば、フォトリソグラフィを使用して、誘電体層230上にパターン化されたPR構造またはパターン化されたハードマスク(HM)(図6には示されていない)を形成することができる。パターニングされたPR構造またはパターニングされたHMは、誘電体層230のエリアを露出させる開口部を有することができる。パターン化されたPR構造またはパターン化されたHMの開口部は、下にあるSTI構造233のエリアの上にあるように位置付けることができる。誘電体構造の形成が望ましくない誘電体層230のエリアは、パターン化されたPR構造またはパターン化されたHMによって覆われる。後続のドライエッチングプロセスは、基板202のSTI構造233が露出されるまで、例えば、パターン化PR構造またはパターン化HMの開口部を通して、誘電体層230および誘電体スタック400の露出部分を取り除く。いくつかの実施形態では、ドライエッチングプロセスは、STI構造233が露出されたときに終了する(例えば、停止する)ことができるマルチステップの異方性エッチングとすることができる。限定ではなく例として、ドライエッチングプロセスは、各層(例えば、誘電体層230および交互誘電体スタック400)に対して同じまたは異なるエッチング化学物質を含むことができる。動作308の結果として、幅600wの開口部600が、図6に示すように、STI構造233上の誘電体スタック400に形成される。上記で論じたように、開口部600の幅600wは、STI構造233の幅233wと等しいかまたはそれより短くすることができる(例えば、600w≦233w)。いくつかの実施形態では、開口部600は、STI構造233内に部分的に延在することができる。言い換えれば、開口部600を形成するために使用されるエッチングプロセスは、STI構造233の上面の一部を(凹ませて)取り除くこともできる。図6に示される開口部600は、y方向にも延在することができ(図6の図には示されていない)、そのサイズは、パターン化されたPR構造またはパターン化されたHMおよびエッチングプロセス中のプロセス条件によって定義できることに留意されたい。いくつかの実施形態によれば、任意の方向において、開口部600の面積は、STI構造233の面積と等しいかまたはそれよりも小さくてよい。更に、開口部600のような多数の開口部は、方法300の動作306中に、誘電体スタック400の他のエリアに同時に形成することができる。更に、各開口部600は、STI構造233の上に形成することができる。いくつかの実施形態では、開口部600のアスペクト比は、約0.1~約10の範囲であり得る。
いくつかの実施形態では、開口部600は、チャネル構造216と同時に形成することができる。代替的実施形態では、開口部600は、チャネル構造216の形成後、またはチャネル構造216の形成前に形成することができる。前述の一連の動作のそれぞれは、追加の数のフォトリソグラフィ、エッチング、または堆積動作を必要とする場合がある。開口部600の形成後、パターン化されたPR構造またはパターン化されたHMは、ウェットエッチングプロセスで取り除かれ得る(ストリップされ得る)。
図3および図7を参照すると、方法300は動作310に続き、開口部600を誘電体層702で充填することができる。いくつかの実施形態では、誘電体層702は、CVD、流動性CVD(FCVD)、PECVDプロセス、または高アスペクト比構造を充填できる任意の他の好適なプロセスによって堆積できるSiO2層を含む。限定ではなく例として、誘電体層702は、誘電体層230および/または第1の誘電体層208と同じであり得る。CMPプロセスまたはドライエッチングプロセスを使用して、誘電体層702を平坦化し、図7に示すように、誘電体層230および誘電体層702の上面が同一平面になるようにすることができる。その結果、誘電体構造232は誘電体スタック400に形成される。いくつかの実施形態では、誘電体構造232は、図1A~図1Cに示されるTAC領域120の境界を定義する。
いくつかの実施形態では、エッチング停止層が、チャネル構造216上に形成される。例えば、誘電体層704は、誘電体層230および232の上に堆積され、続いて、パターン化されて、図7に示すように、プラグ開口部706を形成することができる。エッチング停止プラグ224は、図8に示すように、ALD、CVD、PVD、任意の他の好適なプロセス、またはそれらの任意の組み合わせなどの1つまたは複数の薄膜堆積プロセスを使用してプラグ開口部708を充填することにより、チャネル構造216上に続いて形成することができる。いくつかの実施形態では、ポリシリコンを使用してプラグ開口部706を充填し、続いてCMPプロセスを行って過剰なポリシリコンを取り除くことにより、エッチング停止プラグ224を誘電体層704と同一平面にすることができる。いくつかの実施形態では、Ti/TiN/Wなどの金属スタックを堆積させてプラグ開口部706を充填し、続いてCMPプロセスを行ってエッチング停止プラグ224の上面および誘電体層704を同一平面にすることができる。いくつかの実施形態では、エッチング停止プラグ224は、後続の動作で置き換えできるように犠牲にすることができる。例えば、犠牲エッチング停止プラグ224は、ポリシリコンまたは金属スタックの代わりに酸化物を含むことができる。犠牲エッチング停止プラグ224は、後の動作で取り除かれ、ポリシリコンまたは金属スタックで作られた「永久」エッチング停止プラグで置き換えることができる。
方法300の動作312では、図3に示されるように、1つまたは複数のスリット開口部を交互誘電体スタック400に形成することができる。例えば、スリット開口部900は、図9に示すように、誘電体スタック400の誘電体層208および402(例えば、SiO2およびSiN)をドライエッチングすることによって形成され得る。いくつかの実施形態では、ドープされた領域228は、例えば、スリットを通るイオン注入および熱拡散によって、各スリットの下の基板202に続いて形成することができる。あるいは、いくつかの実施形態によれば、ドープされた領域228は、例えば誘電体スタック400の形成前の、より早い製造段階中に形成することができる。
方法300の動作314では、図9に示されるスリット開口部900は、スタック400内の第2の誘電体層402(図9に示される;例えば、SiN)が導体層206(図10に示される;例えばW)で置き換えられる「ゲート置換」プロセス(「WL置換」プロセスとしても知られる)に使用できる。その結果、交互誘電体スタック400は、図2に示される交互導体/誘電体スタック210に変換される。
第2の誘電体層402を導体層206で置き換えることは、第1の誘電体層208(例えば、SiO2)と比較して、第2の誘電体層402(例えば、SiN)に対して選択性が高い(例えば、500:1以上の選択性)ウェットエッチングプロセスを使用して達成できる。限定ではなく例として、ウェットエッチング化学物質は、熱リン酸(H3PO4)を含むことができる。ウェットエッチング化学物質はSiNに対して非常に選択的であるため、酸化物(例えば、SiO2)で作られた層または構造(第1の誘電体層208および誘電体構造702を含む)は、エッチングされないまたは取り除かれない(すなわち、ウェットエッチングプロセスの影響を受けない)。
第2の誘電体層402が完全に取り除かれる(例えば、エッチングされる)と、導電性層をCVD、PECVD、ALD、PEALD、またはそれらの組み合わせによって堆積させて、スリット開口部900を通して第1の誘電体層208間の空間を充填することができる。その結果、図10に示すように、導体層206を第1の誘電体層208の間に形成することができる。限定ではなく例として、導体材料は、W、Co、Cu、Al、ポリシリコン、シリサイド、またはそれらの組み合わせを含むことができる。いくつかの実施形態では、接着層またはバリア層(図10には示されていない)もまた、導体材料の堆積の前に堆積され得る。いくつかの実施形態では、導体層206は、堆積-エッチング-堆積プロセスで堆積させて、スリット開口部900を導体材料で部分的に充填することを回避することができる。
図3に示される方法300の動作316において、スリット開口部は、図10に示すように、導体材料1004を充填して、スリット構造226を形成することができる。いくつかの実施形態では、導体材料1004は、導体層206の導体材料と同じであり得る。例えば、スリット構造226は、W、Co、Cu、Al、ポリシリコン、シリサイド、またはそれらの組み合わせで充填することができる。いくつかの実施形態では、スリット構造226の導体材料1004を導体層206から電気的に絶縁するために、それらの間に誘電体層1008(例えば、SiO2)を堆積させることができる。CMPプロセスは、その後、図10に示すように、誘電体層704上の過剰な導体材料を取り除くことができる。スリット構造226の下端部はドープされた領域228と接触することができる。いくつかの実施形態では、スリット構造226は、基板202のドープされた領域228を通ってNANDストリング204に電気的に接続されるソースコンタクトとして機能することができる。
図11を参照すると、誘電体層1100は、基板202にわたって誘電体層704上にブランケット堆積され得、その結果、ローカルコンタクトが誘電体層1100内に形成され得る。いくつかの実施形態では、コンタクト形成プロセスは、異なる深さまたは高さのコンタクトの形成に対応するために、2つの別個のフォトリソグラフィ/エッチング動作に分割することができる。例えば、最短のローカルコンタクト(例えば、NANDストリングコンタクト、スリット構造コンタクト、および階段構造の上部WLコンタクト)を最初に形成することができ、最も高いローカルコンタクト(例えば、TACおよび階段構造の下部WLコンタクト)を2番目に形成することができる。単に簡略化のために、前述のより短いローカルコンタクトを集合的に第1のローカルコンタクトと呼ぶことができ、前述の最も高いローカルコンタクトを集合的に第2のローカルコンタクトと呼ぶことができる。
誘電体層1100は、ALD、CVD、PVD、任意の他の好適なプロセス、またはそれらの任意の組み合わせなどの1つまたは複数の薄膜堆積プロセスによって形成することができる。誘電体層1100は、SiO2、SiN、SiON、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。NANDストリングコンタクト236、スリット構造コンタクト238、上部WLコンタクト240-1などの第1のローカルコンタクトは、最初に開口部を垂直にエッチングして(例えば、ドライエッチングで)、その後、ALD、CVD、PVD、任意の他の好適なプロセス、またはそれらの任意の組み合わせを使用して開口部を導体材料で充填することにより、誘電体層1100を通して形成することができる。限定ではなく例として、ローカルコンタクトを充填するために使用される導体材料は、W、Co、Cu、Al、ポリシリコン、シリサイド、またはそれらの組み合わせを含むことができる。いくつかの実施形態では、導体材料を充填する前に、開口部をバリア層、接着層、および/またはシード層で充填することができる。いくつかの実施形態では、開口部を充填する前に、酸化物犠牲エッチング停止プラグ224は、上記で論じたように、ポリシリコンまたは金属スタックで作られた永久エッチング停止プラグで置き換えることができる。
第1のローカルコンタクトの開口部を形成するための誘電体層のエッチングは、エッチングされた層(例えば、誘電体層)および下にある層(導体、窒化物、または酸化物など)の間の「固有の」エッチング選択性によって制御できる。例えば、NANDストリングコンタクト236の場合、誘電体層1100とは異なる酸化物または窒化物で充填されたエッチング停止プラグ224は、第1のローカルコンタクト開口部の形成中にNANDストリング204への更なるエッチングを防ぐことができる。スリット構造コンタクト238および上部WLコンタクト240-1の場合、ドライエッチングプロセスのエッチング停止層として作用することができる導体材料1004および導体層206の存在により、更なるエッチングを防ぐことができる。その結果、高さの異なる第1のローカルコンタクトの形成が可能になる。
前述したように、NANDストリングコンタクト236、スリット構造コンタクト238、および上部WLコンタクト240-1などの第1のローカルコンタクトは、同じコンタクト形成プロセスで同時に形成することができる。第1のローカルコンタクト形成プロセスは、多数のプロセス、例えば、フォトリソグラフィ、エッチング、薄膜堆積、およびCMPを含むことができる。いくつかの実施形態では、コンタクト形成プロセスの各プロセスは、すべて第1のローカルコンタクトに対して一度だけ実行することができる。例えば、単一のリソグラフィおよびエッチングプロセスを使用して、NANDストリングコンタクト236、スリット構造コンタクト238、および上部WLコンタクト240-1のすべての開口部を形成することができ、単一の堆積プロセスを実行して、NANDストリングコンタクト236、スリット構造コンタクト238、および上部WLコンタクト240-1のすべての開口部を同じ導体材料で充填することができる。いくつかの実施形態では、CMPプロセスは、誘電体層1100の上面から過剰な堆積材料を取り除くことができる。
図3および方法300を参照すると、動作318において、TAC構造(および残りの第2のローカルコンタクト)の形成を形成することができる。図12を参照すると、いくつかの実施形態によれば、ローカルコンタクトの第1のセット(例えば、NANDストリングコンタクト236、スリット構造コンタクト238、および上部WLコンタクト240-1)を形成した後、基板202に近いTAC234および下部WLコンタクト240-2を含む、ローカルコンタクトの第2のセットを形成することができる。TAC234は、誘電体層1100、704、および232に形成することができ、下部WLコンタクト240-2は、最初に開口部を垂直にエッチングして(例えば、ドライエッチングで)、その後、ALD、CVD、PVD、任意の他の好適なプロセス、またはそれらの任意の組み合わせを使用して開口部を導体材料で充填することにより、誘電体層1100、704、および230に形成することができる。ローカルコンタクトを充填するために使用される導体材料としては、W、Co、Cu、Al、ポリシリコン、シリサイド、またはそれらの任意の組み合わせが挙げられるが、これらに限定されない。いくつかの実施形態では、導体材料の堆積の前に、バリア層、接着層、および/またはシード層を形成することができる。
TAC234は、誘電体構造702の厚さ全体を通してエッチングすることによって形成することができる。TAC234と下部WLコンタクト240-2の両方が酸化物層(例えば、誘電体層1100、704、232、および230)に形成されているため、全体的なエッチングプロセスは、エッチング化学物質、エッチングプロセスツール、全体的なプロセス統合、およびコストの点で、エッチングプロセス全体を簡略化できる。限定ではなく例として、TAC234および下部WLコンタクト240-2の開口部は、ディープ反応性イオンエッチング(DRIE)プロセスによって、または任意の他の好適な異方性エッチングプロセスを用いて形成することができる。誘電体構造232にTAC234を形成することにより、製造プロセスを簡略化し、製造コストを低減することができる。これは、共通コンタクト形成プロセスにおいて、他のローカルコンタクトと一緒にゲート置換プロセスを行った後でも、TAC234を容易に形成できるためである。
いくつかの実施形態では、TAC234の下端部は、図12に示すように、STI構造233に形成され、基板202と接触することができる。例えば、TAC234は、STI構造233を通って延在し、基板202で停止することができる。各下部WLコンタクト240-2の下端部は、図12に示すように、階段構造の対応するレベルの対応する上部導体層206(WL)と接触することができる。すべてのローカルコンタクト(ローカルコンタクトの第1および第2のセットの両方を含む)の上端部は、誘電体層1100の上面で互いに同一平面にすることができる。第2のセットのローカルコンタクト(TAC234および下部WLコンタクト240-2を含む)は、第1のセットのローカルコンタクトの形成後、同じコンタクト形成プロセスで同時に形成することができる。すなわち、すべてのローカルコンタクト(ローカルコンタクトの第1および第2のセットの両方を含む)は、図11および図12に示されるように、2つのコンタクト形成プロセスで形成できることが理解される。
いくつかの実施形態では、すべてのローカルコンタクト(ローカルコンタクトの第1および第2のセットの両方を含む)は、単一のコンタクト形成プロセスで同時に形成できることが理解される。すなわち、図11および図12に示される2つのコンタクト形成プロセスは、単一のコンタクト形成プロセスに組み合わせることができる。いくつかの実施形態では、コンタクト形成プロセスの各プロセスは、NANDストリングコンタクト236、スリット構造コンタクト238、TAC234、上部WLコンタクト240-1、および下部WLコンタクト240-2のすべてに対して一度実行することができる。例えば、単一のリソグラフィプロセスを実行し、その後に単一のエッチングプロセスおよび単一の堆積プロセスを実行することができる。
いくつかの実施形態では、複数のコンタクトを有する追加のコンタクト層を、ローカルコンタクトの上に形成することができる。図13に示されるように、(誘電体層1302およびコンタクト246を含む)コンタクト層242を誘電体層1100の上に形成することができる。誘電体層1302は、ALD、CVD、PVD、任意の他の好適なプロセス、またはそれらの任意の組み合わせを含む1つまたは複数の薄膜堆積プロセスによって形成することができる。誘電体層1302は、SiO2、SiN、SiON、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。コンタクト246は、最初に開口部を垂直にエッチングして(例えば、ドライエッチングを使用して)、その後、ALD、CVD、PVD、任意の他の好適なプロセス、またはそれらの任意の組み合わせを使用して開口部を導体材料で充填することにより、誘電体層1302を通して形成することができる。コンタクト246を充填するために使用される導体材料としては、W、Co、Cu、Al、ポリシリコン、シリサイド、またはそれらの任意の組み合わせが挙げられるが、これらに限定されない。いくつかの実施形態では、導体材料の堆積の前に、バリア層、接着層、および/またはシード層をコンタクト開口部に堆積させることができる。
図13に示すように、各コンタクト246の下端部は、対応するローカルコンタクト、例えば、NANDストリングコンタクト236、スリット構造コンタクト238、TAC1200、またはWLコンタクト240-1および240-2の上端部と接触することができる。いくつかの実施形態では、コンタクト層242内のすべてのコンタクト246は、同じコンタクト形成プロセスで同時に形成することができる。いくつかの実施形態では、コンタクト層242の各コンタクト246はビアである。更に、コンタクト層242は、3Dメモリデバイス200の相互接続構造の「ビア0(V0)」レベル/底部レベルと呼ぶことができる。
続いて、相互接続層内に複数の第3のコンタクトを形成することができる。図13に示されるように、(誘電体層1308および相互接続コンタクト248を含む)相互接続層244をコンタクト層242の上方に形成することができる。誘電体層1308は、ALD、CVD、PVD、任意の他の好適なプロセス、またはそれらの任意の組み合わせなどの1つまたは複数の薄膜堆積プロセスによって形成することができる。誘電体層1308は、SiO2、SiN、SiON、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。限定ではなく例として、相互接続コンタクト248は、最初に開口部を垂直にエッチングして(例えば、ドライエッチングプロセスで)、その後、ALD、CVD、PVD、任意の他の好適なプロセス、またはそれらの任意の組み合わせを使用して開口部を導体材料で充填することにより、誘電体層1308を通して形成することができる。相互接続コンタクト248を充填するために使用される導体材料としては、W、Co、Cu、Al、ポリシリコン、シリサイド、またはそれらの任意の組み合わせが挙げられるが、これらに限定されない。いくつかの実施形態では、導体材料の堆積の前に、バリア層、接着層、および/またはシード層を形成する。
図13に示すように、各相互接続コンタクト248の下端部は、コンタクト層242内の対応するコンタクト246の上端部と接触することができ、それにより、各相互接続コンタクト248は、NANDストリング204、スリット構造226、ならびにWL240-1および240-2のような対応するメモリアレイ構造に電気的に接続することができる。いくつかの実施形態では、相互接続層244内のすべての相互接続コンタクト248は、同じコンタクト形成プロセスで同時に形成することができる。いくつかの実施形態では、各相互接続コンタクト248は相互接続ラインであり得、相互接続層244は3Dメモリデバイス200の相互接続構造の「金属0(M0)」レベル/底部レベルと呼ぶことができる。
いくつかの実施形態によれば、コンタクト246および相互接続コンタクト248は、Cuコンタクトを形成するためのデュアルダマシンプロセスなどの単一のコンタクト形成プロセスで形成することができる。それにもかかわらず、図13に示されるように、ローカルコンタクトならびにコンタクト246および248を含む相互接続構造は、限られた数の製造ステップで形成され、製造の複雑さおよびコストを低減することができる。
本開示による様々な実施形態は、メモリアレイ用の相互接続構造を有する3Dメモリデバイスを提供する。相互接続構造により、様々なメモリアレイ構造(例えば、NANDストリング、ゲートラインスリット、WLなど)へのコンタクトを限られた数の動作(例えば、1回の動作または2回の動作)で製造できるため、プロセスの複雑さと生産コストを低減することができる。いくつかの実施形態では、本明細書で開示される相互接続構造は、上部相互接続層にビットラインを含むことができる。これらのビットラインは、アレイデバイスおよび周辺デバイスが異なる基板上に形成され、続いて、対面構成でハイブリッド結合によって接合される3Dメモリアーキテクチャに適している。
更に、本明細書で開示される相互接続構造は、積み重ねられたアレイデバイスと(例えば、電力バスおよび金属ルーティングのための)周辺デバイスとの間に垂直相互接続を提供するTACを含むため、金属レベルが低下し、パッキング密度が向上し、ダイサイズが小さくなる。いくつかの実施形態では、本明細書で開示される相互接続構造のTACは、交互誘電体層のスタックまたは交互導体/誘電体層のスタックと比較して、容易にエッチングしてその中にスルーホールを形成できる誘電体構造に形成される。これにより、製造の複雑さとコストを低減できる。誘電体構造は、誘電体の交互層スタックを導体/誘電体層スタックに変換する前に形成することができる。
いくつかの実施形態では、3Dメモリデバイスは、半導体基板と、半導体基板上に配置された交互層スタックと、基板の分離領域上の誘電体構造(交互層スタックを通って垂直に延在する)と、を含む。更に、交互層スタックは誘電体構造の側壁表面に接することができ、誘電体構造は誘電体材料で形成される。3Dメモリデバイスは更に、誘電体および分離領域を通って垂直に延在する1つまたは複数のTACと、交互層スタックを通って垂直に延在する1つまたは複数のチャネル構造と、を含む。
3Dメモリデバイスは、1つまたは複数のチャネル構造のそれぞれと半導体基板との間に形成されたエピタキシャル層と、1つまたは複数のチャネル構造のそれぞれの上に配置されたエッチング停止プラグと、交互層内に配置された階段構造と、1つまたは複数のTAC、チャネル構造、およびスリット構造上に配置された1つまたは複数のコンタクト層と、を更に含む。
いくつかの実施形態では、誘電体構造はTACの側壁表面に接する。
いくつかの実施形態では、3DメモリデバイスはNAND3Dメモリデバイスである。
いくつかの実施形態では、交互層スタックは誘電体層と導体層との交互ペアを含む。
いくつかの実施形態では、誘電体層は酸化シリコンを含み、導体層は金属を含む。
いくつかの実施形態では、導体層はワードラインを含む。
いくつかの実施形態では、誘電体材料は酸化シリコンである。
いくつかの実施形態では、誘電体構造は酸化物を含む。
いくつかの実施形態では、誘電体構造は3Dメモリデバイス内のスルーアレイコンタクト領域を定義する。
いくつかの実施形態では、誘電体構造の面積は、分離領域の面積と等しいかまたはそれよりも小さい。
いくつかの実施形態では、3Dメモリデバイスを形成する方法は、基板上に分離構造を形成することと、基板上に交互誘電体層スタックを配置することであって、交互誘電体層スタックは、第1の誘電体層と、第1の誘電体層とは異なる第2の誘電体層とのペアを含む、配置することと、を含む。本方法は、交互誘電体層内で垂直に延在するチャネル構造を形成することと、交互誘電体層スタック内に開口部を形成することであって、開口部は分離構造を露出させる、開口部を形成することと、を更に含む。本方法はまた、開口部を誘電体層で充填して、3DメモリデバイスのTAC領域として誘電体構造を形成することと、基板が露出して、誘電体構造および分離構造を通って垂直に延在するTAC開口部を形成するまで、誘電体構造および分離構造の一部を取り除くことと、TAC開口部を導体で充填して、TAC領域内にTAC構造を形成することであって、TAC構造は、基板と接触している、TAC構造を形成することと、を含む。
いくつかの実施形態では、TAC開口部を形成する前に、本方法は、交互誘電体層スタック内に垂直に延在することによって、基板のドープされた領域を露出させるスリット開口部を形成することと、1つまたは複数のスリット開口部を通る第2の誘電体層を導体層で置き換えて、交互誘電体層スタックを交互誘電体/導体層スタックに変換することと、1つまたは複数のスリット開口部を導体で充填して、交互誘電体/導体層スタック内で垂直に延在する1つまたは複数のスリット構造を形成することと、を更に含む。
いくつかの実施形態では、チャネル構造を形成する前に、トリムエッチングプロセスを実行して、交互誘電体層スタック内に階段構造を形成する。
いくつかの実施形態では、交互誘電体層スタックの一部を取り除くことは、ドライエッチングプロセスを実行することを含む。
いくつかの実施形態では、開口部を誘電体層で充填することは、化学蒸着、プラズマ促進化学蒸着、または物理蒸着プロセスで、誘電体層を堆積することを含む。
いくつかの実施形態では、開口部を誘電体層で充填することは、酸化物を形成することを含む。
いくつかの実施形態では、開口部を誘電体層で充填することは、酸化シリコンを形成することを含む。
いくつかの実施形態では、第1の誘電体層は酸化物を含み、第2の誘電体層は窒化物を含む。
いくつかの実施形態では、第1の誘電体層は酸化シリコンを含み、第2の誘電体層は窒化シリコンを含む。
いくつかの実施形態では、3Dメモリデバイスを形成する方法は、基板上に交互誘電体層スタックを配置することであって、交互誘電体層スタックは、第1の誘電体層と、第1の誘電体層とは異なる第2の誘電体層とのペアを含む、配置することと、交互誘電体層を通って垂直に延在するチャネル構造を形成することと、交互誘電体層スタックをエッチングして、開口部を形成することであって、開口部は基板内の分離領域を露出させる、開口部を形成することと、開口部を誘電体層で充填して、分離領域と等しいかまたはそれよりも小さいTAC領域として誘電体構造を形成することと、誘電体構造および分離領域を通ってエッチングして、基板を露出するTAC開口部を形成することと、TAC開口部を導体で充填して、TAC領域内にTAC構造を形成することと、を含む。
いくつかの実施形態では、3Dメモリデバイスを形成する方法は、交互誘電体層を通って垂直に延在するスリット開口部を形成することであって、スリット開口部は基板のドープされた領域を露出させる、スリット開口部を形成することを更に含む。本発明は、スリット開口部を通る第2の誘電体層を導体層で置き換えて、交互誘電体層スタックを交互誘電体/導体層スタックに変換することと、スリット開口部を導体で充填して、スリット構造を形成することと、交互誘電体層スタック内に階段構造を形成することであって、階段構造は複数のレベルを含む、階段構造を形成することと、を更に含む。更に、本方法は、階段構造のレベルのそれぞれにワールドラインコンタクトを形成することと、チャネルおよびスリット構造の上にローカルコンタクトを形成することと、ローカルコンタクト、各ワードライン、および各TAC構造上に1つまたは複数のコンタクト層を形成することと、を含む。
いくつかの実施形態では、交互誘電体層スタック内に開口部を形成することは、ドライエッチングプロセスを実行することを含む。
いくつかの実施形態では、交互誘電体/導体層スタックは誘電体構造の側壁に接する。
いくつかの実施形態では、誘電体構造は各TAC構造の側壁表面に接する。
いくつかの実施形態では、3Dメモリデバイスは、分離構造を有する基板と、基板上に配置された交互導体/誘電体層スタックと、分離構造上の交互導体/誘電体層スタックを通って垂直に延在する、誘電体構造であって、交互導体/誘電体層スタックは誘電体構造の側壁表面に接し、誘電体構造は誘電体材料で形成される、誘電体構造と、交互導体/誘電体層スタックを通って垂直に延在するチャネル構造と、誘電体および分離構造を通って垂直に延在するスルーアレイコンタクトと、を含む。
いくつかの実施形態では、3Dメモリデバイスは、交互導体/誘電体層スタック内に配置された階段構造であって、階段構造は複数のレベルを含み、各レベルはその上に導体層を有する、階段構造と、階段構造の各導体層上に配置されたワードラインコンタクトと、各チャネル構造およびスリット構造上に配置されたローカルコンタクトと、を更に含む。
いくつかの実施形態では、誘電体構造は各TACの側壁に接する。
いくつかの実施形態では、誘電体構造は、3Dメモリデバイスのスルーアレイコンタクト領域を含む。
特定の実施形態の前述の説明は、本開示の一般的な性質を完全に明らかにするので、他の人は、当業者の知識内で知識を適用することにより、過度の実験なしに、本開示の一般的な概念から逸脱することなく、特定の実施形態のような様々な用途に容易に修正および/または適合することができる。したがって、そのような適合および変更は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の同等物の意味および範囲内であることが意図されている。本明細書の専門用語(phraseology)または用語(terminology)は、限定ではなく説明を目的とし、これにより、本明細書の用語または専門用語が教示およびガイダンスに照らして当業者によって解釈されることを理解されたい。
本開示の実施形態は、指定された機能およびそれらの関係の実装を示す機能的ビルディングブロックを用いて上記で説明されてきた。これらの機能的ビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能およびその関係が適切に実行される限り、代替境界を定義できる。
概要および要約のセクションは、発明者によって企図される本開示の典型的な実施形態のすべてではなく、1つ以上を述べることがあり、したがって、本開示および添付の特許請求の範囲を決して限定することを意図しない。
本開示の幅および範囲は、上記の典型的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの同等物に従ってのみ定義されるべきである。